Somador de 4 bits

Implementao Full Custom

Valentina Montserrat

Filipe Peracchi Pisoni

Instituto de Informtica
UFRGS
Porto Alegre
vmontserrat@inf.ufrgs .br

Institu to de Informtica
UFRG S
Porto Alegre
fppison i@inf.ufrg s.br

Resumo Este relatrio apresenta o projeto de

implementao de um somador de 4 bits em formato Full
Custom, com clculos relativos aos tempos de propagao,
energia e potncia consumida.
Palavras-chave Somador; implementao; full custom;
somador completo.
I.

I NTRODUO

Atravs do software Virtuo so da empresa Cadence,

demonstrada a imp lementao de um somador de 4 bits,
formado pela integrao de 4 somadores completo s de 1 bit,
em CMOS. Esta implementao um projeto Full Cu stom desde o circuito eltrico at leiaute; e uma srie de avaliaes
comportamentais do circu ito, com o intuito de estimar
resultados prx imo s ao de uma concepo real do circuito
integrado.
Para este projeto so seguidas as regras da tecnologia
CMOS 0.35um da AMS, e dimensionamento respeitando
Esforo Lgico e altura total da clula de 14um.
Ao fim do projeto poss vel ob servar os valores de
po tncia mdia e energ ia mdia consumida; tempos de resposta
e avaliao do caminho crtico, onde todas as avaliaes so
realizadas com extrao dos parasitas do circuito. Tambm
po ssvel fazer avaliao grfica sobre os resultados esperados
do somador.
II. PARMETROS DO ESQUEMA ELTRICO E DADOS DE
IMPLEMENTAO

A. E squema eltrico e pa rmetro s

Fig 1. Somador de 1 bit

B. Dimen sionamento dos trans isto res

Os transistores seguem dimensionamento de acordo com o
esforo lgico para minimizar atrasos de propagao. Os
transis tores do tipo PMO S (tratados como Wp) respeitam, em
realao aos transistores NMOS(tratados como Wn), a seguinte
equao:
Wp = Wn * 1.5

(1)

Na tabela possv el ob servar o tamanho de todos os

transis tores que compoem o s omador de 1 bit, n omeados em
relao ao esquema eltrico o nde para cada MPx, x
representa o nmero correspondente e de forma anloga para
cada MNx.
O conjunto de 4 somadores de 1 bit formam o somador de
4 bits, ou seja, trata-se rigorosamente do mesmo
dimensionamento para cada instncia de somador que integram
o somador de 4 bits.
TABELA I .

DIMENSES DOS TRANSIS TORES

Numerao no esquemtico

Wp(m)

Wn(m)

10

11

4.5

12

4.5

13

4.5

14

15

TABELA II TABELA VERDADE DO SOMADOR DE 1 BIT

C. E squemtico transie nte para medies

Atravs do esquemtico transiente, que pode ser
v isualizado abaixo na Fig.2, realizou-se a comprovao de
funcionamento do somador, potncia mdia consumida,
energia mdia consumida, e com variaes nas fontes de
entrada obtiveram-se os resultad os de testes de tempos de
propagao dos sinais de sada em relao s entradas. Por
consequncia, a obteno do caminho crtico do circuito.

Cin

Sum

Cout

I V. MEDIES
A. Po tncia mdia e energia md ia
A potncia mdia dada atravs de ferramenta dispon vel
no Virtuos o. O valor encontrado obtido aps a extrao de
parasitas.
A energia mdia calculada segundo a frmula
Emed = Pmed * T

(2)

onde Emed a energia mdia, P med a potncia mdia e T

o maior perodo no circuito.
Fig.2 Esquemtico transiente do somador de 4 bits

TABELA III. P OTN CIA E ENEGIA

III. COMPORTAMENTO ESPERADO

O comportamento do circuito pode ser comprovado atravs
da anlise d o grfico e comparando com a tabela verdade. A
avaliao foi realizada para o somador de 1 bit.
As linhas verde, vermelho e rosa representam
respectivamente os sinais de entradas A, B e Cin; as linhas a zul
e vio leta representam respectivamente os sinais de sada Sum e
Cout.

MDIA

Pmed

489.2W

Emed

489.2 W * 1.28 s
= 626.176 pJ

B. Tempos de respos ta
Nas tabelas abaixo esto organizados os valores obtidos de
tempos de resposta, considerando apenas a anlise aps a
extrao de elementos parasitas.
Os tempos foram medidos de acordo com os grficos
traados pelo Virtuo so, e podem ser denomidados como:

Fig 3. Grfico do funcionamento do somador de 1 bit

TpHL - Quando a onda tem o comportamento de 0

para 1 (low - high), consid erando 50% do valor de
VDD, levando em conta a relao entre a entrada e
sada nesse ponto
TpLH - anlogo ao anterior, com verificao de 1
para 0(high-low)
Tp - valor mdio de propagao, entre TpHL e TpLH
Tr (rise) : O atraso na subida da onda de sada ( de 0
para 1), considerando o tempo entre 10% e 90% da
curva.
Tf (fall) O atraso na descida da onda de sada (de 1
para 0), considerando o tempo entre 10% e 90% da
curva.

TABELA VII. MEDINDO A2:A1, A3, A4, CIN = 0 ; B1 = 0; B2, B3, B4 = 1

As medies foram realizadas com a variao das entradas

deixando-as fixas em VDD ( 1 lg ico) ou GND (0 lgico) de
acordo com a necessidade de teste; e a fonte em uso na entrada
do teste correspondente manteve-se em 200MH z. Estes valores
so indicados nas tabelas.
Todos os tempos esto em picosegundos (ps):

TABEL A IV . MEDINDO CIN: A1, A2, A3, A4 = 0 ; B1, B2, B3, B4 = 1

CIN

SUM1

SUM2

SUM3

SUM4

COUT

Tp LH

56 2.2

934.2

1307.26

1680.50

1477.20

Tp HL

536.87

861.76

861.76

1529.60

1307.00

Tp

549.53

897.98

897.98

1605.05

1392.10

Trise

283.15

284.17

284.43

284.48

282.53

Tfall

228.07

227.39

226.94

226.35

225.83

A2

SUM2

SUM3

SUM4

COUT

Tp LH

603.90

956.30

1329.20

1126.00

Tp HL

532.18

898.82

1431.80

1005.80

Tp

568.04

927.56

1380.50

1 065.90

Trise

284.50

284.40

284.50

281.59

Tfall

228.20

228.80

228.20

225.60

TABELA VIII. MEDINDO B2: A1, A3, A4, CIN = 0 ; A2 = 1; B1 = 0; B2, B3,
B4 = 1
B2

SUM2

SUM3

SUM4

COUT

Tp LH

629.81

971.79

1344.77

1141.54

Tp HL

497.27

868.75

1201.8

1075.74

Tp

563.54

920.273

1201.8

1108.64

Trise

289.31

284.44

284.46

281.78

Tfall

228.07

228.83

228.36

225.56

TABE LA V . MEDINDO A1:A2, A3, A4, CIN = 0 ; B1, B2, B3, B4 = 1

A1

SUM1

SUM2

SUM3

SUM4

COUT

Tp LH

594.82

945.17

1317.81

1690.60

1341.60

Tp HL

535.13

897.93

1232.38

1566.00

1487.40

Tp

564.97

921.55

1275.09

1628.30

1414.50

A4

SUM3

SUM4

COUT

Trise

284.30

284.10

284.50

284.60

282.00

Tp LH

604.12

956.57

671.00

Tfall

229.73

228.29

227.80

227.30

225.50

Tp HL

580.01

893.37

753.32

Tp

592.06

924.97

712.16

Trise

283.65

284.53

281.31

Tfall

229.12

229.27

225.24

TABELA VI. MEDINDO B1:A2, A3, A4, CIN = 0 ; A1 = 1; B2, B3, B4 = 1

B1

SUM1

SUM2

SUM3

SUM4

COUT

Tp LH

619.30

958.30

1331.00

1703.80

1311.20

Tp HL

499.71

868.13

1202.40

1535.90

1500.60

Tp

559.50

913.21

1266.70

1619.85

1405.90

Trise

281.90

291.10

284.10

284.40

284.60

Tfall

225.50

227.97

228.41

228.00

227.40

TABELA IX. MEDINDO A3: A1, A2, A4, CIN = 0; B3 = 1; B1, B2, B4 = 0

TABELA X. MEDINDO B3:A1, A2, A4, CIN = 0; A3 = 1; B1, B2, B4 = 0

B3

SUM3

SUM4

COUT

Tp LH

630.11

972.11

640.55

Tp HL

495.92

862.90

768.95

Tp

563.02

917.51

704.75

Trise

289.51

284.50

281.34

Tfall

228.35

229.29

225.75

TABELA XI. M EDINDO A4: A1, A2, A3, CIN = 0 ; B1, B2, B3 = 0 ; B4 = 1
A4

SUM4

COUT

Tp LH

229.35

379.92

Tp HL

283.55

336.47

Tp

256.45

358.19

Trise

283.55

282.27

Tfall

229.4

225.33

O leiaute do somador completo de 1 bit foi implementado

com a gerao automatica dos transistores de acordo com o
esquemtico e as conexes foram realizadas manualmente.
Fe z-se necessrio o uso de 3 camadas de metal, respeitando
as normas de projeto da empresa AMS para 0.35 m, com
altura de 14 m e lin has de alimentao de 2m.

TABELA XII. MEDINDO B4: A1, A2, A3, CIN = 0;A4 = 1; B1, B2, B3 = 0
B4

SUM4

COUT

Fig.4. Leiaute do somador de 1 bit

Tp LH

495.78

397.27

A. Dimenses de leia ute

Tp HL

630.00

306.00

Tp

562.50

351.64

Altura

14 m

Trise

289.50

282.34

Largura

128.6 m

Tfall

228.64

217.12

rea

1.8004 nm

C. Caminho crtic o
Por caminho crtico para o somador entende-se o sinal de
sada que teve o maior atraso, ou seja, o s inal de sada q ue teve
em relao ao s inal de entrada um tempo maior. Usa-se como
referncia de tempo de propagao

B. Testes de leiaute
No teste de DRC a imagem comprova no haver erros de
desig n de acordo com as regras do fabricante

O caminho crtico do somador deu-se no ltimo dgito da

soma, a sada SUM4, como p ode ser vista na tabela em que o
tempo de propagao de SUM4 o maior tempo de
propagao entre tod os os outros medidos, com valor 16 28.30
ps .
V. L EIAUTE
A montagem do leiaute d o somador de 4 bits se deu por
incremento de instncia do componente somador, criado
previamente com inteno exclusiva para este somador
completo de 4 bits .

Fig 5. DRC -leiaute

Fig 6. leiaute completo

No teste de LV S verificamos a inexistncia de erros na

comparao leiaute vs esquemtico. O teste ind icou warnings
que no pudemos detectar.

Fig. 7. LVS

A ferramenta QRC responsvel pela extrao dos parasitas,

que foi concluida com sucesso permitind o a obteno das
medies de tempos j apresentadas.

Fig. 8. QRC

REFERNCIA
Alm dos tutorias desenvolv idos para a disciplina de
Concepo de Circuitos Integrados, foram pesqu isados o
modelo de normalizao de artigos da ieee padro de duas
colunas e o livro:
[1] Rabaey, J., Chandrakasan, A., Nikolic, B.,
Digital Integrated
Circuits A Design Perpective, Prentice Hall, 2a edio, 2003.