CIRCUITOS DIGITALES 2, PRACTICA NUMERO: 6, FECHA: 18/03/2016

Diseo de un circuito secuencial en FPGA

Marn Ortiz Oscar, Snchez Martnez Oscar, Albarrn Vargas Jos ngel.
Universidad Autnoma del Estado de Morelos.
Estudiantes de Ingeniera Elctrica de la Facultad de Ciencias Qumicas e Ingeniera.
Resumen:
La prctica consisti en realizar el diseo secuencial para el llenado de un tanque de agua, con dos sensores de nivel, que
activan una bomba cuando el nivel del tanque esta vaco y desactiva la bomba cuando el nivel del tanque est lleno.
Palabras claves; Diseo Secuencial, Sensores, Flip-Flop, Compuertas AND, OR, NOT.

I. INTRODUCCIN
No resulta fcil deducir el funcionamiento de un circuito
secuencial a partir de un diagrama de puertas lgicas. De la
misma manera, dada la descripcin funcional de un circuito
secuencial, no es trivial obtener el diagrama que represente la
implementacin del mismo.
Los sistemas secuenciales se caracterizan por el hecho de que
sus salidas dependen no slo de las entradas actuales, sino de
toda la secuencia de entradas anteriores. Toda esta secuencia
de entradas anteriores da lugar a lo que se denomina el estado
del circuito, que est almacenado en componentes de
memorizacin.
II. METODOLOGA
A. Experimental / diseo de muestreo
El problema a resolver es, realizar el llenado de un tanque
automticamente, y que la bomba que llena el tanque se
encienda solo cuando el sensor 1 se active, y que cuando el
sensor 2 se active la bomba se apague. Se muestra el esquema
en la Fig. 1.
Lo que se realiz primero fue tratar de disear un circuito
combinacional, para resolver la situacin para el llenado del
tanque, pero se demostr que el circuito combinacional no
funciona para lo que se requiere, ya que la bomba siempre
estara activada cuando rebase el sensor 2, por este motivo se
requiere resolverlo como diseo secuencial.
Para la realizacin del diseo secuencial se realizan los
siguientes pasos:
1.- Se realiza el diagrama de estados, que se basa en poner
todas las entradas, los estados intermedios y las salidas
correspondientes. Cuando se encuentra en el estado 1 (Benc),
se tienen cuatro estados intermedios que son; 00/1= el tanque
esta vaco y se enciende la bomba, 01/1= el nivel de agua
rebaso el sensor 1 y la bomba sigue encendida, 10/d= este
estado no se toma en cuenta porque nunca suceder que el
sensor 2 este activado y el sensor 1 desactivado, 11/0= el nivel
del agua rebaso el sensor 2 y por lgica el sensor 1 y la bomba
se apaga, ahora cuando se encuentra en el estado 0 (Bapa), se
tienen cuatro estados intermedios que son; 11/0= el nivel del
agua rebaso l sensor 2 y por lgica el sensor 1 y la bomba se
apaga, 01/0= el nivel del agua bajo del sensor 2 pero no del

sensor 1 y la bomba sigue apagada, 10/d= este estado no se

tomara en cuenta ya que nunca suceder, 00/1= el nivel del
agua ya disminuyo hasta abajo y se enciende la bomba para
llenar el tanque. Se muestra el diagrama de estados en la Fig.
2.
2.- Se realiza una tabla donde se colocan las entradas (S1 y
S2), los estados presentes (Qn), los prximos estados (Qn +1),
la tabla de excitacin para el Flip-Flop tipo JK que es el que se
va a utilizar para esta prctica, y la salida, se muestra en la
(Tabla 1). En el caso de la tabla de excitacin (Tabla 2), se
realiza tomando en cuenta los estados presentes y los
prximos estados, para encontrar las entradas para J y K del
Flip-Flop.
3.- Se realiza la minimizacin con mapas de karnaugh, para
las entradas del Flip-Flop tipo JK y las salidas, utilizando las
entradas y los estados presentes, estos mapas de karnaugh son
para minimizar J (Fig. 3), K (Fig. 4), y B (Fig. 5).

4.- Una vez habiendo minimizado las entradas J y K del FlipFlop, y la salida B, se realiza el armado del circuito digital,
con las compuertas bsicas OR, NOT, AND, y EL Flip-Flop
tipo JK, en el Flip-Flop JK se le va ingresar una seal de reloj,
que es una seal de onda cuadrada y que funciona para
sincronizar los eventos. Para el diseo secuencial de la
prctica, se muestra el circuito armado en la Fig. 6.
B. Anlisis de Datos
Se analizara a continuacin, el procedimiento para llevar a
cabo del diseo del circuito, en el programa Quartus II para la
generacin del circuito.
A) Primero se crea una carpeta nueva en la computadora, para
el uso exclusivo de los diseos a elaborar para la tarjeta
FPGA.
B) Teniendo la carpeta nueva, en esta se guardaran los
proyectos a disear, para la tarjeta FPGA.
C) En el programa Quartus II se crea un nuevo proyecto, y se
establecen todos los parmetros para su diseo como lo son: la
direccin en donde se va a guardar y el nombre del proyecto
que se va a crear, despus se selecciona el tipo de proyecto

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que se va a crear, en este caso se escoge la primer opcin de

proyecto libre, despus en la opcin de agregar archivos no se
le agregara ningn archivo por lo cual se continua, ahora en la
opcin de entorno familiar y dispositivos, aqu se agrega la
familia de la tarjeta a utilizar, el dispositivo que en este caso es
un Cyclon V, y se agrega el nombre de la tarjeta a utilizar, que
en este caso es 5CSEMA4U23C6, y en la opcin de ajustes de
herramienta se deja la que da por defecto y se termina el
registro de los datos.
D) A continuacin se realiza un nuevo archivo y se le da en la
opcin de Diagrama de Bloques/ Esquema de archivos y se
procede a armar el circuito que se dise anteriormente.
E) Una vez armado el circuito se procede a compilar el
archivo creado, para revisar que no se tengan errores.

V. CONCLUSIONES
El desarrollo de esta prctica de laboratorio ha sido de
gran utilidad, pues los conocimientos tericos se han
comprobado mediante el desarrollo de cada uno de los
circuitos en la tarjeta FPGA.

VI. RECOMENDACIONES
Tomar en cuenta no solo la eficiencia del circuito, sino
tambin el uso que se le va a dar al mismo, para poder realizar
el diseo adecuado y eficiente del circuito secuencial.
REFERENCIAS
[1]

http://www.electronicasi.com/ensenanzas/electronicaavanzada/electronica-universitaria/electronica-digital/diseno-y-analisisde-sistemas-secuenciales/
http://www.monografias.com/trabajos55/circuitos-logicoscombinacionales/circuitos-logicos-combinacionales2.shtml
http://jagarza.fime.uanl.mx/Enero2014/PFinal/M2yM3/PFED28.pdf.

F) Despus que se compila el archivo, se da en la opcin de

compilar los pines que se utilizaran en la tarjeta para el
funcionamiento del circuito, se asignan entradas y salidas del
circuito.

[2]

G) Cuando ya se asignaron los pines se procede nuevamente a

compilar el archivo, para verificar que no se tengan errores.

En las siguientes imgenes se aprecia el diseo esquemtico

del circuito que se dise para esta prctica.

[3]

APNDICE

H) Y para finalizar se procede a programar el dispositivo, se

conecta la tarjeta a la computadora, y se le carga el programa
realizado. Y se procede a demostrar el funcionamiento
correcto del diseo creado.
III. RESULTADOS
Se cumpli de acuerdo a la tabla de verdad que se muestra a
continuacin, con el prendido de un led (que simula la bomba
que llenara el tinaco), al hacer las distintas combinaciones.
Nota: x no se toma en cuenta ya que este estado nunca
suceder.
Sensor1
Sensor 2
Bomba
0
0
1
0
1
1
1
0
X
1
1
0
0
0
1
0
1
1
1
0
X
1
1
0

IV. DISCUSIN

Fig. 1. Esquema del problema a resolver para el diseo

secuencial.

Fig. 2. Diagrama de estados.

Durante la prctica se dio cuenta de lo importante que es la

tarjeta FPGA (as como su programacin) en la industria, y en
las practicas siguientes que se tendrn, ya que no se necesita
armar un circuito en la protoboard, solo se debe declarar en la
tarjeta (ya que esta trae todo lo necesario para poder realizar
las practicas ms sencillas a partir de un lenguaje de
programacin VHDL o un diagrama esquemtico).
Fig. 3. Mapa de karnaugh para minimizar J.

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Fig. 5. Mapa de karnaugh para minimizar B.

Fig. 4. Mapa de karnaugh para minimizar K

Entradas

Edos.
Presentes

Prximos
Estados

Tabla de
Excitacin
F.F. JK

Salida

Fig. 6. Circuito diseado.

Qn
0
0
1
1

Qn+1
J
0
0
1
1
0
X
1
X
TABLA 1
Tabla de excitacin Flip-Flop JK.

K
X
X
1
0

Fig. 7. S1 y S2 en estado bajo, indican que prenda la

bomba.

S1
0
0
1
1
0
0
1
1

S2
0
1
0
1
0
1
0
1

Qn
0
0
0
0
1
1
1
1

Qn+1
K
J
B
1
1
X
1
0
0
X
1
X
X
X
X
0
0
X
0
1
X
0
1
1
X
0
1
X
X
X
X
0
X
1
0
TABLA 2
Tabla de verdad para el diseo secuencial.

Fig. 8. S1 en estado alto y S2 en estado bajo, le dice a la

bomba que permanezca prendida (ya que se esta
llenando).

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Fig. 9. S1 y S2 en estado alto, le indica a la bomba que se

apague porque est completamente llena.

Fig. 10. S1 en estado bajo y S2 en estado alto, le indica

que se est descargando y hasta que S1 est en estado alto
junto con S2, esta prendera (ya que estar completamente
vaca).