SISTEMAS COMBINACIONALES

SESION 3 y 4
Euler Deza Figueroa

Fernando Helmer Montenegro Daz

DECODIFICADOR

74139:

2 decodificadores en un integrado
Salidas activas a nivel bajo y entradas activas a nivel alto
Seal de activacin Enable, activa a nivel bajo
1er. codificador

Enable

2do. codificador

DECODIFICADOR: BCD A 7 SEGMENTOS

IMPLEMENTACIN DE FUNCIONES
CON MDULOS COMBINACIONALES

IMPLEMENTACIN DE FUNCIONES CON

DECODIFICADORES

Decodificador = generador de minitrminos

Suma de productos = suma de minitrminos

B A

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

1
0
1
0
0
0
1
1

0
1
0
1
0
1
0
1

A
B
C

0
1
2

DEC
3x8

0
1
2
3
4
5
6

Se necesitan puertas de tantas entradas como 1s hay

IMPLEMENTACIN DE FUNCIONES
CON DECODIFICADORES

Si una funcin tiene muchos 1s, es

preferible implementar la funcin
complementaria, que tendr pocos 1s, y
finalmente complementar la
complementaria.
En la prctica equivale a coger un puerta
NOR (OR seguida de inversor) con los 0s

IMPLEMENTACIN DE FUNCIONES
CON DECODIFICADORES

Salidas activas a nivel bajo => generador de maxitrminos

Producto de sumas = producto de maxitrminos

C
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1

F
1
0
1
0
0
0
1
1

1 0
1 1
0 1

A
B
C

0
1
2

DEC
3x8

0
1
2
3
4
5
6
7

1
1
1
0

1
1
1
1

1 1
1 1
1 0
1 1

11
11
10
11

F
0 1

Implementacin de funciones
con decodificadores
Si una funcin tiene muchos 1s, es
preferible implementar la funcin
complementaria, que tendr pocos 1s,
y finalmente complementar la
complementaria.
En la prctica equivale a coger un
puerta AND (NAND seguida de inversor)
con los 0s

IMPLEMENTACIN DE FUNCIONES
CON MULTIPLEXORES
F(A,B,C) = m0 + m2 + m6 + m7
n variables = seales de control

A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

F
1
0
1
0
0
0
1
1

1
0
1
0
0
0
1
1

0
1
2
3
4
5
6
7

8:1
MUX

S2 S1 S0
A

0
C
C
0
n variables > seales de control 1

ojo con el orden de las variables!!!

0
1
2
3

4:1
MUX
S1
A

S0
B

SISTEMAS COMBINACIONALES
Circuito Combinacional su salida depende slo de sus entradas
Clasificacin segn escala de integracin:

SSI
MSI
LSI
VLSI

mx. 10 puertas lgicas (100 xtores)*

mx. 100 puertas lgicas (1000 xtores)**
mx. 1000 puertas lgicas (10000 xtores)
> 1000 puertas lgicas (>10000 xtores)

Circuitos de
Comunicacin
Circuitos MSI
Circuitos
Aritmticos

Multiplexores
Codificadores
Decodificadores (Demultiplexores)
Convertidores de cdigo
Comparadores
Sumadores
Restadores
Multiplicadores

MDULOS COMBINACIONALES BSICOS (MSI)

Bloques funcionales ms complejos que las
puertas lgicas que realizan una funcin
determinada
Podemos obtenerlos a partir de puertas lgicas
bsicas
Se pueden utilizar para la implementacin de
funciones booleanas
MSI, circuitos entre 10 y 100 puertas
Pueden disponer de seales de control para
controlar su funcionamiento
Tipos:
codificador
decodificador
multiplexor
demultiplexor

CODIFICADOR

Codificador binario:

Dispone de 2n entradas y n salidas

la salida muestra el cdigo equivalente al nmero de
orden de la entrada
Nomenclatura: COD 2n x n para n salidas

CODIFICADOR

Implementacin con puertas lgicas

D
4

D
5

D
6

D
7
Y

D
2

D
3

D
6

D
7
Z

D
1

D
3

D
5

D
7

CODIFICADORES - CI

74147

conversor 10 entradas a cdigo BCD (binary coded

decimal)
OJO!! entradas y salidas activas a nivel bajo

APLICACIN TECLADO SIMPLE

DECODIFICADOR

Decodificador binario

Funcin inversa al codificador

n entradas y 2n salidas
Transforma el cdigo binario de entrada en la
activacin de la salida cuyo nmero de orden
coincide con el cdigo
Nomenclatura: DEC n x 2n

DECODIFICADOR

MULTIPLEXOR

Dispone de 2n entradas, n seales de control y

una salida
Su funcin es seleccionar la entrada indicada
por las seales de control
Entradas
E0
E1
E2
E3

Salida
S

C1 C0 Control

MULTIPLEXOR

MULTIPLEXOR -74151

DEMULTIPLEXOR

El demultiplexor es un mdulo combinacional que enva el valor binario de su

entrada a la salida que se seleccione con las lneas de seleccin.

Realiza la funcin inversa del multiplexor.

Tiene slo una entrada y 2n salidas, con n lneas de seleccin.

DEMULTIPLEXOR

REDES DE MDULOS
COMBINACIONALES

REDES MODULARES: CODIFICADORES

Codificador 8x3 a partir de dos 4x2

S es una salida de control que se activa cuando se usa un
determinado COD 4x2 ms uno 2x1

REDES MODULARES:
DECODIFICADORES
Decodificador 3x8 a partir de decodificadores 2x4

REDES MODULARES: MULTIPLEXORES

Multiplexor 8x1 a partir de multiplexores 4x1 y 2x1

v1: 2 MUX 4x1 / 1 MUX 2x1

v2:1 MUX 4x1 / 2 MUX 2x1
I0

I1

1 S
C

I2

I3

1 S

0
1

C
I

I5

2
3 S1

S0

1 S
C

I6

I7

1 S
C

SEMISUMADOR (HALF ADDER)

La operacin de suma aritmtica tiene como
resultado suma y acarreo
No podemos propagar acarreos con semisumadores
A B

C S

0
0
1
1

0
0
0
1

0
1
0
1

0
1
1
0

S = A B Propagacin (Pi)
C = A B Generacin (Gi)

SUMADOR COMPLETO (FULL ADDER)

Funcionamiento similar al semisumador aadiendo
el acarreo de entrada

Ai Bi Ci Ci+1 Si
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
1
1
1

0
1
1
0
1
0
0
1

Si = Ai Bi Ci
= Pi Ci

Ci+1 = (Ai + Bi) Ci + (Ai Bi)

=(Ai Bi) Ci + (Ai Bi)
= Pi Ci + Gi

SUMADOR COMPLETO
Podemos disearlo a partir de dos semisumadores

SUMADOR COMPLETO
Cul ser el camino crtico?

semisumador

semisumador

SUMADOR COMPLETO
tpo. retardo por puerta = 5 ns
La salida Si llega 10 ns de retardo
respecto a las entradas A y B y slo 5
ns respecto a la entrada C

camino crtico
semisumador semisumador

La salida Ci+1 llega 15 ns de retardo

respecto a las entradas A y B y slo
10 ns respecto a la entrada C

SUMADOR PARALELO CON

ACARREO SERIE
An-1 Bn-1

A2 B2

A1 B1

A0 B0

Cn

FA

Sn

Sn-1

Cn-1

C3

C2

C1

C0

FA

FA

FA

S2

S1

S0

SUMADOR PARALELO CON ACARREO

SERIE
Cada sumador completo realiza una suma
Genera un acarreo que se le transmite al
sumador siguiente
Los tiempos se van acumulando
Si ts es el tiempo para realizar una suma y tc el
tiempo para realizar un acarreo, resulta:
Dato en S0
Tiempo ts

C1
tc

S1
ts + tc

C2 Sn-1
Sn = Cn
2 tc ts + (n-1) tc
n tc

SUMADOR CON ACARREO ANTICIPADO

Los acarreos se evalan anticipadamente con lgica de 2
niveles de puertas
Las sumas se realizan posteriormente en paralelo
En primer lugar se obtienen los trminos de generacin y
propagacin
Pi = Ai Bi
Gi = Ai Bi

Todos los trminos se calculan en

paralelo desde el primer momento

SUMADOR CON ACARREO ANTICIPADO

Clculo del acarreo
desarrollando la frmula iterativa Ci+1 = Pi Ci + Gi todos los
acarreos dependen de propagaciones, generaciones y acarreo
inicial
C1 = P0 C0 + G0
C2 = P1 C1 + G1 = P1 (P0 C0 + G0) + G1 = P1P0C0 + P1G0 + G1
C3 = P2 C2 + G2 = P2P1P0C0 + P2P1G0 + P2G1 + G2
C4 = P3 C3 + G3 = P3P21P0C0+P3P2P1G0+P3P2G1+P3G2+G3
cualquier funcin booleana puede expresarse con lgica de 2
niveles de puertas

Clculo de las sumas

Si = Pi Ci

SUMADOR CON ACARREO ANTICIPADO

t

1.- Propagacin y
Generacin

3.- Sumas

2t

2.- Acarreos

SUMADORES DE 4 BITS

SUMADOR / RESTADOR
El uso del complemento a 2 permite realizar sumas y
restas con un sumador y un poco de lgica adicional
A3 A2 A1 A0

B3

B2

B1

B0
S/R
S/R = 0 suma
S/R = 1 resta

sumador

S4

S3 S2 S1 S0

Complementador a 2

CDIGO BCD

El cdigo BCD es un cdigo de 4 bits que representa

los 10 dgitos decimales como si fueran binarios
naturales
Cada dgito decimal se sustituye por sus cuatro bits
El cdigo BCD, al igual que el binario, es un cdigo
ponderado de pesos 8 4 2 1
Puede haber otros cdigos BCD con otra relacin de
ponderacin o, incluso, no ponderados

SUMADOR BCD
Suma nmeros codificados en BCD, y genera otro BCD

Si el resultado es > 10 es necesario corregir restando 10

A3 A2 A1 A0

B3 B2 B1 B0

sumador
correccin
Z4

Z3 Z2 Z1 Z0

corregir?
0

sumador
S4

S3 S2 S1 S0

corregir = 0 0000
corregir = 1 0110

ltimos 4 bits de +6 =
ltimos 4 bits de -10

MULTIPLICADORES
La multiplicacin aritmtica coincide con el producto lgico

FA

FA

FA

FA

FA

FA

COMPARADORES
Comparan dos nmeros en binario, activando
nicamente la salida que corresponda

COMPARADOR
7485(comparador de 4 bits)

COMPARADOR
Diseo de un comparador de 8 bits a partir de dos 7485

GENERADOR DE PARIDAD
Paridad par: Nmero par de unos, incluyendo P
Paridad impar: Nmero impar de unos, incluyendo I

Para 3 variables

Para 3 variables

Para 4 variables

Para 4 variables

P x1 x2 x3 x4

I x1 x2 x3 x4

CONVERSORES DE CDIGO

Pueden haber conversores para cualquier pareja de cdigos

Se pueden construir con un codificador y un decodificador

Ejemplo:

CONVERSORES DE CDIGO
74184. Conversor de un nmero en BCD de 6 bits (hasta 39) a binario

21
1 0

F E

B A

74184
X5 X4 X3

X2 X1 X0

DISEO DE UNA ALU ELEMENTAL

Trataremos de disear una unidad aritmtico-lgica
sencilla
Caractersticas:
Datos de entrada: A y B de 4 bits
4 lneas de seleccin (hasta 16 operaciones diferentes)
Operaciones lgicas y aritmticas

4
5

ALU
B

S3

S2

S1

S0

DISEO DE UNA ALU ELEMENTAL

Operaciones:

S3 = 0 LGICA
S2
0
0
1
1

S1
0
1
0
1

Operacin
A and B
A or B
NOT A
A xor B

S3 = 1 ARITMTICA
S2
0
0
0
0
1
1
1
1

S1
0
0
1
1
0
0
1
1

S0
0
1
0
1
0
1
0
1

Operacin
A+B
A+B+1
A-1
A+1111+1
A
A+1
A-B-1
A-B

DISEO DE UNA ALU ELEMENTAL

Diagrama de bloques de la ALU

DISEO DE UNA ALU ELEMENTAL

Parte lgica,

para cada bit

A
B

and

A
B

or

not

A
B

xor

MUX
4x1

1 0
S2 S1

DISEO DE UNA ALU ELEMENTAL

Parte aritmtica:

b3

b2

b1

b0

BLOQUE
B

S2
S1

C0 = S0
d3

d2

d1

d0

S2

S1

SUMAR

1111

0000

BLOQUE B

S2 S1 bi di
0

S1bi
S2
0

00

01

11

10

di S2 bi S1bi

Para i desde 0 hasta 3

BLOQUE B