Prueba Especial Programada 2

Organizacion de Computadores
Profesores: Erika Rosas / Nicolas Hidalgo / Felipe Garay
Ayudantes: Ariel Meri
no / Ian Mejias
1 de Octubre 2015
Responda cada pregunta en una hoja separada. Tiempo: 90 minutos.

1. Manejo de Conceptos (15 puntos)

1. Cu
al es la utilidad de la unidad de commit en un procesador multiple issue dinamico?
2. Cu
ales son los requerimientos de un procesador para permitir la emision de 2 instrucciones por ciclo
(2-issue) en vez de una? Explique en relacion al cache, camino de datos y unidad de control.
3. Explique que cambios en el dise
no de cache explotan la localidad temporal y cuales explotan la localidad
espacial.
4. Los caches de primer nivel priorizan el tiempo de hit y los de segundo la baja tasa de miss. Cree que
esta afirmaci
on es correcta? Justifique.
5. En que afecta la poltica de reemplazo en cache? Entregue dos ejemplos de polticas y explique cu
ando
son u
tiles cada una por sobre la otra.

2. Paralelismo a nivel de Instrucciones (10 puntos)

Considere el siguiente loop en C:
for (i = 0; i < N; i++)
B[i] = A[i] + C;
El cual se puede traducir a MIPS de la siguiente manera:
#
#
#
#

f1, f2, f3 son punto flotante

add.s es una instrucci\on que suma valores de punto flotante
r1 es la direccion de A[i]
r2 es la direccion de B[i]

loop: lw f1, 0(r1)

addiu r1, 4
add.s f2, f0, f1
sw f2, 0(r2)
addiu r2, 4
bne r1, r3, loop

1. Planifique este loop en un procesador VLIW que posee 6-issue con: 2 unidades ALU con latencia de 1
ciclo (para branch y operaciones aritmeticas), 2 unidades de memoria (load y store) con latencia de 3
ciclos y 2 unidades para operaciones de punto flotante con latencia de 4 ciclos. Cual es la utilizaci
on
del procesador?
2. Aplique loop unrolling de 4 iteraciones. No reusar registros ni tener computacion redundante.
3. Planifique las instrucciones con loop unrolling en el mismo procesador mencionado en el primer punto.
Cu
al es la utilizaci
on del procesador?

3. Memoria (20 puntos)

Considere que la siguiente lista de referencias a direcciones de memoria, entregadas como direcciones de
palabras, son referenciadas en un procesador con un cache de 16 palabras:
8 - 11 - 61 - 24 - 40 - 9 - 94 - 20 - 8 - 68 - 70 - 69 - 41 - 93 - 95 - 25 - 33 - 57 - 24 - 31
Asumiendo que en un inicio el cache se encuentra totalmente vaco y que se utiliza una poltica de
reemplazo tipo LRU, responda las siguientes preguntas:
1. Muestre el contenido del cache paso a paso para un dise
no 2 asociativo con bloques de 2 palabras.
Cu
al es la tasa de miss?
2. Proponga un dise
no de cache que disminuya la tasa de miss para estas referencias, mostrando igualmente el contenido final y la tasa de miss alcanzada, manteniendo el tama
no del cache. Explique
claramente cu
al es el cambio en el dise
no que usted realizo y porque se mejora el rendimiento para este
caso.
3. Considere el cache de 16 palabras, 4 asociativo de dos bloques y otro dise
no que duplique el tama
no del
cache, pero a la vez duplique el tiempo de acceso, pasando de 1 ciclo a 2 ciclos. Que dise
no entrega
mejor rendimiento, considerando un tiempo de acceso de memoria de 100 ciclos?