2.6.4.

1 Metode de micorarea a timpului de propagare n sumatoarele complete

Cum n circuitele combinaionale, semnalul trebuie s se propage prin pori pn la obinerea sumei
corecte, acest timp de propagare este egal cu suma timpilor de propagare a porilor traversate de
semnal. Timpul cel mai lung de propagare l are semnalul de transport. Fiecare bit al ieirii depinde de
valoarea semnalului de transport de pe intrare, aa nct valoarea sumei se va obine correct la ieire
dup ce Ci s-a propagate prin toate porile. Timpul de propagare este un factor de lmitare a vitezei cu
care dou numere sunt adunate i din acest motiv s-au imaginat diferite tehnici de reducere a timpului de
propagare. n figura 2.23 sunt prezentate operaiile de sumare n cazul n care semnalul de transport se
propag de la primul la ultimul bit n structura de conectare n cascad a celulelor sumatoare complete
pentru fiecare bit.

Figura 2.23 Exemplu de operaie de sumare pe patru bii i structura clasic de conectare a celulelor de sumare

A. Sumatorul cu transport anticipat

O metod de micorare a timpilor de propagare const n generarea semnalului de transport n
paralel cu operaia de sumare, plecndu-se de la urmatoarele observaii:
-

dac xi=yi=1, se genereaz semnal de transport la ieire, indiferent de semnalul de transport

de la intrare
dac xiyi=10 sau xiyi=01, semnalul de transport se propag
dac xi=yi=0 nu se genereaz semnal de transport

Pe baza acestor observaii se noteaz cu Gi semnalul de transport generat i cu Pi semnalul de transport

propagat, acestea avnd urmtoarele expresii: Gi xi y i i Pi x i y i . Transportul spre bitul i+1 va
avea expresia (2.21):
ci 1 xi y i ci ( xi y i ) Gi ci Pi
(2.21)

Figura 2.24 Inlocuirea modului clasic de adunare pe un bit cu cel n care se genereaz semnalele Gi i Pi

Astfel, n metoda de sumare cu transport anticipat, n loc s se genereze Cout, blocul de anticipare a
transportului va genera semnalele P i G pe baza semnalelor de intrare. P propag semnalul Cin ctre
urmtorul bit, G genereaz Cout, independent de Cin ctre urmtorul bloc. Semnalele P i G sunt
generate cu 1t (ntrzierea unei pori) i S este generat cu 2t, dupa ce se obine Cin. Schema unei
astfel de celule este prezentat n figura 2.25.

Fig. 2.25 Schema circuitului de generare-propagare

Acest algoritm se poate extinde pentru sumarea unor numere exprimate pe mai mult de 1 bit, dar datorit
complexitii funciilor care rezult algoritmul se limiteaz la numere pe patru bii. Considerndu-se
ecuaiile pentru 1 bit (2.22), se calculeaz expresiile semnalelor de transport de pe nivelele 1 pn la 4,
(2.23). n figura 2.26 este prezentat sumatorul pe 4 bii cu generator de transport anticipat..
S i Pi Ci
Semnalul care se propag: Pi X i Yi
Semnalul care se genereaz: Gi X i Yi Ci 1 Gi Pi Ci

(2.22a)
(2.22b)

C1 G0 P0 C0
C2 G1 P1C1 G1 P1 (G0 P0 C0 ) G1 P1G0 P1 P0 C0

(2.23a)
(2.23b)
(2.23c)
(2.23d)

C3 G2 P2 C2 G2 P2 (G1 P1C1 ) G2 P2 G1 P2 P1G0 P2 P1 P0 C0

C4 G3 P3C3 G3 P3 (G2 P2 C2 ) G3 P3G2 P3 P2 G1 P3 P2 P1G0 P3 P2 P1 P0 C0

C4

C0

Generator Transport Anticipat

X3 Y3

C3

(+)

X2 Y2

C2

(+)

P3 G3
S3

P2 G2

X1 Y1

C1

(+)

(+)

P1 G1
S2

X0 Y0

S1

P0 G0

S0

Fig. 2.26 Circuitul sumator cu generator de transport anticipat

Astfel fiind dai X i Y toi Pi Gi sunt generai n parallel cu1t. Pi i Gi dai, toi Ci sunt generai n
paralel cu 2t. Dai toi Ci, Si sunt generai n paralel n 2t. Circuite din familia TTl care implementeaz
circuitele descrise sunt: 74182 i 74183, prezentate n continuare
B) Cu selecie prin semnalul de transport
Se calculeaz n paralel dou rezultate pentru cele dou cazuri n care se poate gsi semnalul de
transport. Rezultatul corect se selecteaz prin intermediul unui multiplexor chiar de semnalul de transport.
Reduce ntrzierea la timpul de propagare prin multiplexor. Schema circuitului este prezentat n figura
2.27.

Fig. 2. 27 Schema sumatorului cu selecie prin semnalul de transport

2.6.5 Arii de pori logice programabile

Structurile logice programabile sunt structuri logice combinaionale cu dou nivele: o matrice de
pori AND i o matrice de pori OR, figura 2.28.

Figura 2.28 Structura generala a unei arii de pori logice programabile

Constructiv se clasific n urmtoarele tipuri:

- PROM (Programmable Read Only Memory) Matricea AND fix i matricea OR programabil
- PLA (Programmable Logic Array) Matricea AND programabil i matricea OR programabil.
Numrul funciilor AND este independent de numrul intrrilor i numrul funciilor OR este
independent att de numrul intrrilor ct i de numrul de funcii AND.
- PAL (Programmable Area Logic) Matricea AND programabil matricea OR fix, figura 2.29.
Structurile PLA sunt mai flexibile dect cele PAL, au o vitez mai mare de operare, deoarece
conexiunile hardware au timp de comutaie mai mici n comparaie cu cele programabile. Deaorece
au viteze mari de operare i sunt ieftine sunt cele mai utilizate structuri logice programabile.

Figura 2.29 Structura PAL

Una din metodele de programare a structurilor se face prin sigurane care se ard, vezi figura 2.30.

Figura 2.30 Structura logic nainte a) i dup b) programare.

Un exemplu de implementare a unor funcii logice utiliznd aceste structuri se prezint n figura 2.31.

Figura 2.31 Structura unui PLA i un exemplu de implementare a dou funcii logice

2.6.6 Comparatoare
Circuitele numerice de comparaie sunt exemple de circuite combinaionale care au funcia de a
determina valoarea relativ a dou numere binare. Mrimile de intrare sunt cei n bii ai fiecruia dintre
cele dou numere A, B i rezultatul comparaiei anterioare, G (A>B), E (A=B) i L (A<B). n figura 2.32 se
prezint o variant de comparator numeric care compar dou numere pe un bit, lundu-se n considerare
rezultatul comparaiei anterioare.

Figura 2.32 Circuit comparator pe 1 bit

Pentru a nelege algoritmul de implementare, se elaboreaz tabelul de adevr al celulei de

comparare pe 1 bit, tabelul 2.10 i se determin funciile logice de ieire.

Tabelul 2.10. Tabelul de adevr al circuitului

de comparare pe 1 bit
Ai

Bi

Gi

Ei

Li

Gi+1

Ei+1

Li+1

0
0
0

0
0
0

0
0
1

0
1
0

1
0
0

0
0
1

0
1
0

1
0
0

0
0
0
1
1
1
1
1
1

1
1
1
0
0
0
1
1
1

0
0
1
0
0
1
0
0
1

0
1
0
0
1
0
0
1
0

1
0
0
1
0
0
1
0
0

0
0
0
1
1
1
0
0
1

0
0
0
0
0
0
0
1
0

1
1
1
0
0
0
1
0
0

Funciile de ieire sunt date de expresiile (2.24a-c), pe baza crora rezult schema cu pori logice din
figura 2.33. n scopul comparrii unor numere pe mai mult de 1 bit, celulele elementare se conecteaz n
serie ca n figura 2.33.
Gi 1 Ai Bi ' Ai Gi Bi 'Gi
(2.24a)
Ei 1 Ai 'Bi 'Ei Ai Bi Ei
(2.24b)
Li 1 Ai 'Bi Bi Li Ai 'Li
(2.24c)

Figura 2.33 Implementarea circuitului de comparare a dou numere pe un bit i cascadarea circuitelor
pentru comparaia a dou numere de n bii

Un alt algoritm care exploateaz regularitatea cu care se desfoar procesul de comparare este
urmtorul. Fie n=4 i cele do numere: A A3 A2 A1 A0 B B3 B2 B1 B0 . Definim funcia i simbolul egal
prin: xi Ai Bi Ai Bi Ai ' Bi ' , unde i=0,1,2,3. Funciile de ieire se calculeaz cu relaiile (2.25a-c)
E( A B) x3 x 2 x1 x0
G( A B) A3 B3 ' x3 A2 B2 ' x3 x 2 A1 B1 ' x3 x 2 x1 A0 B0 '
L( A B) A3 ' B3 x3 A2 ' B2 x3 x 2 A1 ' B1 x3 x 2 x1 A0 ' B0

(2.25a)
(2.25b)
(2.25c)

Algoritmul poate fi extins uor la numere pe n bii. Un exemplu de circuit numeric de comparaie pe
4 bii, realizat n tehnologie TTL este circuitul 7485. n figura 2.34 se prezint terminalele circuitului i
diagrama logic, iar n tabelul 2.11 este prezentat modul de funcionare sub forma tabelului de adevr.

Figura 2.34 Reprezentarea capsulei circuitului i diagrama sa logic

Tabelul 2.11 Tabelul de adevr al circuitului 7485

2.7 Circuite numerice secveniale

Circuitele secveniale reprezint o alt clas de circuite numerice, distinct de cea a circuitelor
combinaionale, prin faptul c ieirea circuitelor secveniale depinde att de semnalele numerice de
intrare ct de semnalele memorate intern de ctre circuit, figura 2.35.

Fig. 2.35 Structura unui circuit secvenial

Circuitele de memorare sunt dispozitive capabile s stocheze informaia binar. Informaia binar stocat
n elementele de memorie poart definete starea circuitului secvenial. Intrarea i starea prezent a
elementelor de memorie determin ieirea circuitului. Starea urmtoare a elementelor de memorare este
deasemenea o funcie de intrrile externe i starea prezent. Un circuit secvenial este specificat printr-o
secven temporal de intrri, ieiri i stri interne. Sunt dou tipuri de circuite secveniale dup modul de
evoluie n timp a acestora: circuite secveniale asincrone i circuite secveniale sincrone.
Circuitele secveniale asincrone sunt circuite secveniale la care ieirea depinde numai de
ordinea n care se schimb variabilele de intrare i schimbarea poate avea loc n orice moment de timp.
Sistemele asincrone cu pori sunt la baz circuite combinaionale care prezint reacii interne. Din cauza

acestor reacii dintre pori, sistemul poate deveni oricnd instabil. Din acest motiv acest tip de sisteme
este rar folosit.
Circuite secveniale sincrone folosesc elemente de memorare care i schimb valoarea
binar numai la anumite momente de timp. Sistemele secveniale sincrone sunt formate din pori logice i
circuite bistabile. Acestea au ca intrare n plus fa de circuitele precedente un semnal de ceas (clock).
Toate tranziiile strilor acestor circuite au loc fie cnd semnalul este 0 sau 1 logic fie cnd frontul
semnalului de clock este cresctor sau descresctor. Semnalul de clock este un semnal dreptunghiular
care comut periodic din 1 logic n 0 i invers. Durata n care semnalul este n 1 logic poate fi diferit de
durata n care semnalul este n 0 logic. Circuitele secveniale sincrone sunt stabile i pot fi analizate la
momente discrete de timp.
2.7.1 Circuite bistabile
2.7.1.1 Bistabilul RS (Set-Reset)
Circuitele care au dou stri interne poart numele de circuite bistabile. Studiul acestor tipuri de
circuite secveniale ncepe cu bistabilul RS, rezultatele obinute fiind apoi particularizate pentru alte tipuri
de circuite bistabile. Schema acestuia este prezentat n figura 2.36

Figura 2.36 Schema circuitului bistabil RS

Ecuaiile circuitului sunt date n (2.26).

Q1 (S 'Q2 )' S Q2 '

(2.26a)
(2.26b)

Q2 ( R'Q1 )' R Q1 '

Dac S=1 atunci Q1=1. Q2=0 ct timp Q1=1 i R=0. n consecin dac S=0, Q1 va rmne n
starea Q1=1. Dac R=1 atunci Q2=1. Q1=0 ct timp Q1=1 i S=0. Astfel, chiar dac R=0, Q2 va rmne
n starea Q2=1. n concluzie circuitul se comport ca o memorie. Starea circuitului nu depinde numai de
valorile actuale ale intrrilor R i S, ci i de strile anterioare ale ieirilor Q1 i Q2. Diagrama de stare,
incluznd i comportatrea circuitului n starea interzis S=R=1 este prezentat n figura 2.37.
S=0 R=0
Q1=1 Q2=0

S=0

R=1

S=1
S=1 R=0
Q1=1 Q2=0

R=1
R=0

S=0
S=1 R=1
Q1=1 Q2=1

S=1

S=0 R=1
Q1=1 Q2=0

S=1
R=1

R=0
S=0 R=0
Q1=0 Q2=1

Figura 2.37 Diagrama de stare a bistabilului RS

Deoarece se dorete ca ieirea Q2=Q1, atunci intrarea R=S=1 este considerat interzis. Funcionarea
bistabilului este sintetizat n tabelul 2.12.

Tabelul 2.12 Tabelele de adevr i caracteristic ale bistabilului RS

R
0
0
1
x

Qt+1
Qt
0
1
-

S
0
1
0
x

Qt+1
Qt
1
0
-

Qt
0
0
1

Qt+1
0
1
0

R
0
1
0

S
0
0
1

O aplicaie tipic a circuitului bistabil const n eliminarea oscilaiilor semnalului electric de intrare la
utilizarea comutatoarelor mecanice. Schema circuitului este urmtoarea prezentat n figura 2.38.

Figura 2.38 Circuitul bistabil RS utilizat ca filtru a oscilaiilor contacte mecanice

A. Bistabilul RS cu poart
Bistabilulul RS prezentat este de tip asincron. Varianta sincron se obine prin introducerea la intrare pe lng
semnalele R i S a semnalului de clock CK, figura 2.39. Ieirea bistabilului se poate schimba doar cnd semnalul de
poart G este 1, tabelul 2.13.

Figura 2.39 Bistabilul RS sincron i diagrama de semnale

Tabelul 2.13 Tabelul de adevr al bistabilului RS sincron

R
0
0
0
0
1
1
1

S
0
0
1
1
0
0
1

CK
0
1
0
1
0
1
0

Qt+1
Qt
Qt
Qt
1
Qt
0
Qt

Qt+1
Qt
Qt
Qt
0
Qt
1
Qt

B. Bistabilul RS Master-Slave
Este o variant a bistabilului RS sincron la care, cnd CK este n starea 0, primul bistabil este
sensibil la semnalul de intrare, iar cnd CK este n starea 1, starea primului bistabil este transferat ctre
cel de-al doilea bistabil, figura 2.40.

Figura 2.40 Bistabilul RS Master-Slave

C. Bistabilul RS Master-Slave cu intrri asincrone

Bistabilul are n plus fa de varianta sincron dou intrri asincrone, PRESET i CLEAR active n
stare logic 0, figura 2.41.

Figura 2.41 Schema bistabilului RS cu intrri asincrone

2.7.1.2 Bistabilul de tip D

Bistabilul D, provine din bistabilul RS printr-o transformare care elimin intrarea interzis a bistabilului RS.
Acesta are o singur intrare i ieirile sunt ntotdeauna complementare. n figura 2.42 este prezentat
varianta sincron. Bistabilul D sincron care comut pe nivelul semnalului de clock poart numele de
bistabil D de tip latch. n figura 2.42 este prezentat simbolul bistabilului D de tip latch.

Figura 2.42 Schema bistabilului sincron de tip D latch i simbolul acestuia

Ecuaia caracteristic a circuitului este (2.27).

Q t 1 D

(2.27)

Funcionarea circuitului este descris prin tabelul de adevr prezentat n tabelul 2.14.
Tabelul 2.14 Tabelul de adevr al bistabilului D i tabelul caracteristic
D
0
1

Q
0
1

Q
1
0

Qt
0
0
1
1

Qt+1
0
1
0
1

D
0
1
0
1

Varianta sincron a bistabilului Master-Slave D cu intrri asincrone de PRESET i CLEAR este

prezentat n figura 2.43.

Figura 2.43 Bistabilul Master-Slave de tip D cu intrri asincrone

O alt variant de bistabil D sincron este cel care comut pe front, numit bistabil D de tip flip-flop. La
acest tip de bistabil semnalul de clock se aplic prin intermediul circuitului din figura 2.44, care asigur
comutarea bistabilului pe frontul pozitiv al clockului, fapt ce este indicat prin triunghiul din simbol.

10

Figura 2.44 Circuitul de clock al bistabilului D flip-flop i simbolul corespunztor

Funcionarea bistabilului este descris de tabelul de adevr 2.15.

Tabelul 2.15 Tabelul de adevr al bistabilului D cu tranziie pe front
D
x
x
x
0
1
x

CK
x
x
x

CLEAR
0
1
0
1
1
1

PRESET
1
0
0
1
1
1

Qt+1
0
1
1
0
1
Qt

Qt+1
1
0
1
1
0
Qt

Qt

Qt

2.7.1.3 Bistabilul JK
Se compune dintr-un bistabil de tip D i un circuit combinaional cu dou intrri J i K care realizeaz
funcia logic (2.28):
D J Q' K 'Q

(2.28)

Schema i simbolul bistabilului sunt prezentate n figura 2.45.

Figura 2.45 Schema bistabilului JK i simbolul

Funcionarea este escris n tabelul 2.16.

Tabelul 2.16 Tabelul de adevr i caracteristic al bistabilului JK
J K Qt+1 Qt+1
Qt Qt+1 J K
t
t
0 0 Q
Q
0 0
0 x
0 1 0
1
0 1
1 x
1 0 1
0
1 0
x 1
1 1 Qt
Qt
1 1
x 0

11

2.7.1.4 Exemple de circuite integrate bistabile

a) 7474 - 2 bistabile de tip D

b) 7473, 7476 - 2 bistabile JK

12