06 Electrónica 1 Unidad 3 Introduccion FET

INSTITUTO TECNOLGICO DE ORIZABA
DEPARTAMENTO DE INGENIERA ELCTRICA-ELECTRNICA

(REA ELECTRNICA)
1. INTRODUCCIN A LA TEORA DEL TRANSISTOR DE EFECTO DE CAMPO, FET.
1.1 Descripcin bsica y caractersticas de los FETs.
Los transistores estudiados hasta ahora reciben el nombre genrico de bipolares debido a
que basan su funcionamiento en dos tipos de portadores: electrones y huecos. Existen otros
transistores cuyos portadores son de un solo tipo y por tanto, se llaman unipolares; son los
transistores de efecto de campo, FET (por sus siglas en ingls de field effect transistor) y dependen
nicamente de la conduccin, o bien, de electrones (canal n) o de huecos (canal p). Son llamados as
porque el control de la corriente se ejerce mediante la influencia de un campo elctrico que se
establece mediante las cargas presentes que controlarn la trayectoria de conduccin del circuito de
salida, sin la necesidad de un contacto directo entre las cantidades controladoras y controladas.
Los smbolos grficos para los FET de canal n y de canal p se presentan en la figura 1.1.1.
Observe que la flecha se encuentra apuntando hacia adentro para el dispositivo de canal n, figura
1.1.1a, con el objeto de representar una direccin en la cual fluye IG si la unin p-n tuviera
polarizacin directa. La nica diferencia en el smbolo es la direccin de la flecha para el dispositivo
de canal p, figura 1.1.1b.
Figura 1.1.1 Smbolos del FET: a) De canal n; b) De canal p.
Las terminales citadas en la figura 1.1.1 son:
Fuente o surtidor, S (source): Terminal por donde entran los portadores provenientes de
la fuente externa de polarizacin.
M. C. Fernando Vera Monterrosas

(REA ELECTRNICA)
Drenaje, D (drain): Terminal por donde salen los portadores procedentes de la fuente y
que atraviesan el canal.
Compuerta, G (gate): Terminal constituida por regiones fuertemente impurificadas a

ambos lados del canal y que controla en ste la cantidad de portadores que lo atraviesan.
A lo largo de este captulo se presentarn dos tipos de FET:
FET (Transistor de Efecto de Campo de Unin, Junction Field Effect Transistor).
MOSFET (Transistor de Efecto de Campo Metal-Oxido Semiconductor, Metal-Oxide

Semiconductor Field Effect Transistor).
La categora MOSFET se desglosa despus en los tipos decremental e incremental.
1.2 Construccin y polarizacin de los FETs.
Para el FET, el dispositivo de canal n aparece como el dispositivo importante, as como

para el BJT lo fue el npn. El FET de canal p slo se analiza como el complemento y nicamente
haciendo una referencia comparativa con el de canal n.
Un FET de canal n est constituido por una barra de semiconductor tipo n llamada canal,
que presenta dos terminales al exterior conectadas por medio de un contacto hmico: fuente y
drenaje, con dos regiones de material tipo p a ambos lados, unidas entre s formando la terminal de
compuerta, tal como se observa en la figura 1.2.1.
Durante la ausencia de cualquier potencial aplicado al FET, este tiene dos uniones p-n sin
polarizar. El resultado es una regin de agotamiento en cada unin, como se muestra en la figura
1.2.1, la cual se asemeja a la regin de un diodo sin polarizacin. Esta regin de agotamiento no
presenta portadores libres y es incapaz de soportar la conduccin a travs de la regin.

(REA ELECTRNICA)
Figura 1.2.1 Estructura interna simplificada del FET de canal n.
La forma habitual de polarizar al FET se muestra en la figura 1.2.2. Por otra parte, la figura
1.2.3 indica los voltajes y corrientes en un FET de canal n, desprecindose IG, ya que a travs de la
unin p-n inversamente polarizada circula una corriente inversa de fuga que, por su bajo valor, no se
tendr en cuenta en lo sucesivo.
VDS
VDS
VGS
VGS
(a)
(b)
Figura 1.2.2 Polarizacin del FET, a) De canal p, b) De canal n.

(REA ELECTRNICA)
Figura 1.2.3 Voltajes y corrientes en un FET de canal n.
Su principio de funcionamiento se basa fundamentalmente en los efectos producidos por la

regin agotada que se crea en las proximidades de toda unin p-n cuando sta se polariza
inversamente.
1.2.1 Polarizacin del FET canal n.
Si inicialmente se hace VGS = 0 V y se aplica un voltaje positivo VDS a travs del canal, los
electrones sern atrados a la terminal de drenaje, establecindose la corriente convencional ID con la
direccin definida en la figura 1.2.4. La trayectoria del flujo de carga revela que las corrientes de
drenaje y fuente son equivalentes (ID = IS). Esta corriente ID depende fundamentalmente del valor
del voltaje VDS, de la resistencia intrnseca del canal y de su geometra, de esta forma, la unin p-n se
polariza inversamente.
Es importante notar que las regiones agotadas presentan forma de cua, esto se debe a que
en la parte superior la regin de agotamiento es ms amplia y esto sucede porque la unin est ms

(REA ELECTRNICA)
inversamente polarizada que en la parte inferior puesto que el voltaje va cayendo progresivamente a
lo largo del canal. Para entender esto, suponga una resistencia uniforme en el canal n, y que esta se
puede separar en varias partes. La corriente ID establece los niveles de voltaje a travs de cada parte
del canal. Esto resulta en que la regin superior del material tipo p est ms inversamente polarizado
que la regin inferior. El hecho de que la regin p-n este polarizada inversamente a travs de todo el
canal ocasiona una corriente de entrada, IG, de cero amperes, lo cual es una caracterstica importante
del FET.
Figura 1.2.4 Estrechamiento del canal por efecto de VDS, VGS = 0 y VDS > 0 V.
En cuanto el voltaje VDS se incremente la corriente aumenta y la grfica de ID en funcin de

VDS aparece de acuerdo con la figura 1.2.5. Para la regin de valores pequeos de VDS, la resistencia
del canal es en esencia constante. A medida que VDS se eleva y se acerca al nivel referido como VP,
las regiones de agotamiento de la figura 1.2.4 se hacen ms amplias y el canal efectivo de paso de
portadores, electrones en este caso, se ver reducido. La trayectoria de conduccin reducida causa
que se incremente la resistencia del canal, lo que ocasiona la curva que se presenta en la figura 1.2.5.
Cuanto ms horizontal sea la curva mayor es la resistencia, lo que da a entender que la resistencia
del canal est alcanzando un nmero infinito de ohms en la regin horizontal.

(REA ELECTRNICA)
Figura 1.2.5 ID en funcin de VDS para VGS = 0 V.
Si se alcanza un valor de VDS en que ambas zonas cierren el canal casi por completo, como
se observa en la figura 1.2.6, resultar una condicin llamada estrechamiento o estrangulamiento y
se denomina VP o V(P)GS (pinch-off). Dicha coincidencia no debe sorprender ya que en ambos casos
se ha aplicado una polarizacin inversa a la unin, aunque en cada uno se haya producido una
geometra distinta de las regiones agotadas.
A pesar de la casi obstruccin total del canal, sigue circulando corriente ID debido al efecto
de campo elctrico provocado por VDS capaz de inyectar electrones en las zonas de vaciamiento y
recogerlos en el drenador, ID mantiene entonces un nivel de saturacin definido como IDSS (corriente
de drenaje fuente con una conexin de corto circuito) en la figura 1.2.5.
Mientras VDS se incremente ms all de VP, la zona de contacto entre las dos regiones de
agotamiento incrementa su tamao a lo largo del canal, pero el nivel de ID permanece constante. Por
tanto, una vez que VDS > VP, el FET tiene las caractersticas de una fuente de corriente. Esta corriente
est fija en ID = IDSS, pero el voltaje VDS (para aquellos valores > VP) est determinado por el valor de
la carga aplicada.

(REA ELECTRNICA)
Figura 1.2.6 Estrechamiento (VGS = 0 V, VDS = VP ).
Se puede concluir entonces que IDSS es la corriente mxima de drenaje para un FET y
est definida mediante las condiciones VGS = 0 V y VDS > |VP|.
Si ahora se aplica un voltaje negativo entre la compuerta y la fuente con un nivel bajo de
VDS como en la figura 1.2.7, cuando VGS sea pequea, las regiones agotadas sern de pequeo
espesor, y a medida que VGS aumente negativamente lo har tambin el espesor de dichas regiones
hasta que, llegado un determinado valor, se produzca la unin de ambas. Se dice entonces que el
canal se ha cortado o estrangulado y esto ocurre a un voltaje denominado de estrangulamiento
(pinch-off), designado por VP o V(P)GS.
El resultado de aplicar una polarizacin negativa en la compuerta es alcanzar un nivel de
saturacin a un nivel menor de VDS como se muestra en la figura 1.2.8. El nivel resultante de
saturacin para ID se reduce y de hecho se sigue reduciendo mientras VGS se hace todava ms
negativo. Observe en la figura 1.2.8 que el voltaje de estrangulamiento cae en una trayectoria
parablica conforme VGS se hace ms negativo.

(REA ELECTRNICA)
Figura 1.2.7 Estrechamiento del canal por efecto de VGS, VGS < 0 V.
Figura 1.2.8 Caractersticas del FET de canal n con IDSS = 8 mA y VP = - 4 V.

(REA ELECTRNICA)
Cuando VGS = - VP, VGS ser lo suficientemente negativo como para establecer un nivel de
saturacin que ser de 0 mA, que para propsitos prcticos significa que el dispositivo ha sido
apagado.
En conclusin, el nivel de VGS que da por resultado ID = 0 mA se encuentra definido por

VGS = - VP, siendo VP un voltaje negativo para los dispositivos de canal n y un voltaje positivo
para los FET de canal p.
Generalmente, los dos procesos expuestos anteriormente se presentan de forma simultnea

aunque, es usual mantener constante VDS y provocar el estrechamiento del canal mediante la
variacin de VGS. Ntese que un cambio de la anchura del canal modifica la corriente de drenador ID
debido al cambio de la resistencia efectiva del canal; por tanto, al contrario que en los transistores
bipolares, si se considera la corriente de drenado como de salida, esta es controlada por cambios de
voltaje en vez de por cambios de corriente.
En la mayor parte de las hojas de especificaciones, el voltaje de estrangulamiento se

encuentra especificado como VGS(apagado) en vez de VP.
La regin a la derecha de los valores de estrechamiento de la figura 1.2.8 es la regin
empleada normalmente en los amplificadores lineales (amplificadores con una mnima distorsin de
la seal aplicada), y se le llama como la regin de corriente constante, saturacin o regin de
amplificacin lineal.
La regin a la izquierda de los valores de estrechamiento de la figura 1.2.8 es conocida

como la regin hmica o de resistencia controlada por voltaje. En esta regin al FET se le utiliza
como una resistencia variable (posiblemente para un sistema de control de ganancia automtica)
cuya resistencia se encuentra controlada por medio del voltaje de la compuerta a la fuente. De la
figura 1.2.8 note que la pendiente para cada curva, resistencia del dispositivo entre el drenaje y la
fuente para VDS < VP, es una funcin del voltaje aplicado VGS. Mientras que VGS se hace ms
negativo, la pendiente de cada curva se hace ms horizontal, correspondiente a un nivel de aumento

(REA ELECTRNICA)
en la resistencia. La ecuacin 1.2.1 ofrece una buena y primera aproximacin del nivel de resistencia
en trminos del voltaje aplicado VGS,
rd =
ro
VGS
1
VP
Ec. 1.2.1
donde ro es la resistencia con VGS = 0 V y rd es la resistencia en un nivel particular de VGS.
Para un FET de canal n con ro = 10 k (VGS = 0 V y VP = - 6 V), la ecuacin 1.2.1 dar por
resultado 40 k en VGS = - 3 V.
1.2.2 Polarizacin del FET canal p.
El FET de canal p est construido exactamente de la misma manera que el dispositivo de

canal n de la figura 1.2.1 con una inversin de los materiales tipo p y tipo n, como se muestra en la
figura 1.2.9.
Las direcciones de corriente definidas estn invertidas, como las polaridades reales para los
voltajes VGS y VDS. Para el dispositivo de canal p, ste ser estrangulado mediante voltajes crecientes
positivos de la compuerta a la fuente, y la notacin de doble subndice para VDS, por tanto, dar
como resultado voltajes negativos para VDS sobre las caractersticas de la figura 1.2.10, la cual tienen
una IDSS de 6 mA y un voltaje de estrangulamiento de VGS = + 6 V. No confundir con el signo menos
de VDS. ste slo indica que la fuente se encuentra a un potencial mayor que el drenador.
Observe que en los niveles altos de VDS las curvas suben repentinamente a niveles que
parecen ilimitados. Este crecimiento vertical es un indicio de que ha sucedido una ruptura y que la
corriente a travs del canal ahora est limitada nicamente por el circuito externo. Aunque no
aparece en la figura 1.2.8 para el dispositivo de canal n, sucede cuando se aplica suficiente voltaje.
10

(REA ELECTRNICA)
Esta regin puede evitarse si el nivel de VDsmx, de las hojas de especificaciones, y el diseo es tal,
que el nivel verdadero de VDS es menor que el valor mximo para todos los valores de VGS.
Figura 1.2.9 FET de canal p.
Figura 1.2.10 Caractersticas del FET de canal p con IDSS = 6 mA y VP = + 6 V.
11

(REA ELECTRNICA)
De lo expuesto se pueden obtener las siguientes conclusiones:
La resistencia de entrada del FET es mucho ms elevada que la de un transistor bipolar, ya

que la nica corriente que circula por la compuerta es la corriente inversa de fuga (al estar
inversamente polarizada la unin) y del orden de nanoamperios. Dicha resistencia suele ser
de algunas decenas o centenas de megaohms.
La ganancia de voltaje de un FET es mucho menor que la de un transistor bipolar, ya que las
variaciones de VGS para conseguir la mxima variacin de ID y, por tanto, de VDS han de ser
de algunos volts.
Al igual que los transistores bipolares se pueden distinguir tres regiones de trabajo.
Saturacin, tambin llamada regin ohmica, es la determinada por los valores de VDS
comprendidos entre en origen y el correspondiente al codo de la curva caracterstica.
Activa o lineal, que comprende la porcin horizontal de la curva caracterstica.
Corte, determinada por valores de VGS V(P)GS.
1.3 Caractersticas de transferencia.
Una caracterstica importante del FET es la llamada curva de transconductancia o

caracterstica de transferencia, figura 1.3.1. Dicha figura presenta la curva de ID en funcin de VGS
tomando como parmetro VDS y es una porcin de la parbola definida por la ecuacin de Shockley1.
V
I D = I DSS 1 GS
V
( P )GS
Ec. 1.3.1
para valores de VGS comprendidos entre 0 y V(P)GS.

El trmino cuadrtico de la ecuacin da por resultado una relacin no lineal entre ID y VGS,
produciendo una curva que crece exponencialmente con las magnitudes decrecientes de VGS.
1
William Bradford Shockley formul la teora de efecto de campo que se utiliz en el desarrollo de los FET.
12

(REA ELECTRNICA)
Por tanto, conociendo IDSS (correspondiente al parmetro VDS) y V(P)GS se puede predecir
con facilidad el valor de ID correspondiente a una VGS determinada.
Generalmente en las hojas de especificaciones de los FET se ofrece una sola curva para un
valor determinado de VDS.
Figura 1.3.1 Caractersticas de transferencia del FET.
En la figura 1.3.1 se presentan dos grficas con la misma escala vertical. Una es una grfica
de ID en funcin de VDS, mientras que la otra es de ID en funcin de VGS. Trazando un recta
horizontal desde la regin de saturacin de la curva (grfica derecha) denotada VGS = 0 V al eje ID,
el nivel resultante de corriente para ambas grficas es IDSS. Esto es, cuando VGS = 0 V, ID = IDSS. Por
otra parte, cuando VGS = VP (negativo), ID = 0 mA. Estos dos puntos forman parte de la curva de
transferencia (grfica izquierda).
La curva de transferencia de la figura 1.3.1 tambin puede obtenerse a partir de la ecuacin

de Shockley (Ec. 1.3.1), simplemente dando los valores de IDSS y VP. Los niveles de IDSS y VP definen
los lmites de la curva sobre ambos ejes y dejan la necesidad de encontrar slo unos cuantos puntos
intermedios. El formato de la ecuacin es tal, que los niveles especficos de VGS darn niveles de ID
13

(REA ELECTRNICA)
que podrn ser memorizados para proporcionar los puntos necesarios con objeto de graficar la curva
de transferencia. Estos puntos son:
Si VGS = 0 V,
V
I D = I DSS 1 GS
VP
= I DSS 1 P
VP
= I DSS (1 1)2 = 0 A.
Si VGS = 0.5 VP (negativo),

V
I D = I DSS 1 GS
VP
= I DSS (1 0)2 = I DSS .
Si VGS = VP (negativo),
V
I D = I DSS 1 GS
VP
0
= I DSS 1
VP
0.5 VP
= I DSS 1
VP
= I DSS (1 0.5)2 = I DSS (0.5)2 = 0.25 I DSS A.
Si VGS = 0.3 VP (negativo),

V
I D = I DSS 1 GS
VP
0.3 VP
= I DSS 1
VP
= I DSS (1 0.3)2 = I DSS (0.7 )2 0.5 I DSS A.
Pueden determinarse puntos adicionales, pero la curva de transferencia puede trazarse con
un nivel satisfactorio de precisin utilizando los cuatro puntos definidos arriba y que se concentran
en la tabla 1.3.1.
Tabla 1.3.1 VGS en funcin de ID utilizando la ecuacin de Shockley.
VGS
ID
IDSS
0.3 VP
0.5 IDSS
0.5 VP
0.25 IDSS
VP
0
14

(REA ELECTRNICA)
Ejemplo 1.3.1: Trazar la curva definida por IDSS = 12 mA y VP = - 6 V.

Los puntos a graficar se muestran en la tabla 1.3.2, de acuerdo con la tabla 1.3.1.
Tabla 1.3.2 Puntos para graficar la curva de transferencia para VP = - 6 V e IDSS = 12 mA.
VGS
VGS (Volts)
ID
ID (mA)
IDSS
12
0.3 VP
- 1.8
0.5 IDSS
0.5 VP
- 3.0
0.25 IDSS
VP
-6.0
La figura 1.3.2 muestra la curva de transferencia del ejemplo 1.3.1, en esta se observa que
los cuatro puntos determinados estn bien definidos sobre ella.
/ -/ 01
I DSS
Bnqqhdmsd cd cqdm` cnq
/ -/ 0
/ -/ / 7
/ -/ / 5
/ -/ / 3
/ -/ / 1
,6
,5
U
O
,4
,3
,2
Unks` id bnl ot dqs` et dmsd
,1
,0
Figura 1.3.2 Curva de transferencia del ejemplo 1.3.1.
Para los dispositivos de canal p, la ecuacin 1.3.1 puede aplicarse tal cual. En este caso,
tanto VP como VGS sern positivos, y la curva tendr la imagen en espejo de la curva de transferencia
que se obtuvo para un dispositivo de canal n y los mismos valores limitantes.
15

(REA ELECTRNICA)
Ejemplo 1.3.2: Trazar la curva de transferencia para un dispositivo de canal p definida para
IDSS = 4 mA y VP = 3 V.
Los puntos a graficar se muestran en la tabla 1.3.3, de acuerdo con la tabla 1.3.1.
Tabla 1.3.3 Puntos para graficar la curva de transferencia de un dispositivo de canal p para VP = 3 V e IDSS = 4 mA.
VGS
VGS (Volts)
ID
ID (mA)
IDSS
0.3 VP
0.9
0.5 IDSS
0.5 VP
1.5
0.25 IDSS
VP
3.0
La figura 1.3.3 muestra la curva de transferencia del ejemplo 1.3.2, en esta se observa que
los cuatro puntos determinados estn bien definidos sobre ella.
3-4
w 0/
,2
DSS 3
2-4
2
1-4
1
0-4
0
/ -4
/
/ -4
0-4
1
1-4
2-4
VP
Figura 1.3.3 Curva de transferencia para el dispositivo de canal p del ejemplo 1.3.2.
Otro parmetro importante del FET es la llamada transconductancia o conductancia mutua

y se define como
gm =
I D
VGS
VDS Constante
Ec. 1.3.2
16

(REA ELECTRNICA)
y aplicado a corriente alterna,
gm =
id
v gs
v ds Constante
Ec. 1.3.3
Ntese que dicha expresin es el inverso de una resistencia siendo sus unidades:
A( Amperio)
= Siemens o Mho
V (Volt )
y comnmente se emplean sus submltiplos mS y S o mA/V y A/V.
Es usual encontrar este parmetro gm en las hojas de datos expresados como yfs.
Conocida la transconductancia gm0 para VGS = 0, se puede averiguar su valor para otro
concreto de VGS mediante la expresin.
V
g m = g m 0 1 GS
V
( P )GS
Ec. 1.3.4
1.4 Hojas de especificaciones del FET.
Aunque el contenido general de las hojas de especificaciones puede variar desde el mnimo
absoluto hasta una gran cantidad de grficas y tablas, existen unos cuantos parmetros
fundamentales que proporcionan todos los fabricantes, de entre los que destacan los siguientes:
VDS : Voltaje drenaje-fuente.
VDG : Voltaje drenaje-compuerta.
VGSR : Voltaje inverso compuerta-fuente.
17

(REA ELECTRNICA)
IG : Corriente de compuerta.
PD : Disipacin total del dispositivo @ TA = 25 C.
V(P)GS o VGS(apagado) : Voltaje de corte compuerta fuente, o voltaje de estrangulamiento entre

compuerta y fuente. Especificada para una VDS y una ID determinadas en las que se considera
cortado el canal (tpicamente 10 nA para ID).
VGS : Voltaje compuerta-fuente. Especificada para una VDS y una ID determinadas.
IDSS : Corriente de drenaje con voltaje de cero en la entrada o con la compuerta en corto
circuito con la fuente. Se especifica para una VDS determinada.
gm o |yfs| : Transconductancia o admitancia de transferencia directa para fuente comn,

expresa la relacin entre un incremento de la corriente de drenador y el voltaje compuertafuente, manteniendo constante VDS.
|yos| = Transconductancia o admitancia de salida para fuente comn.
Ejemplo 1.4.1: Muestre y explique la hoja de especificaciones del FET de canal n 2N5457
de Motorola.
La lista de valores mximos aparece por lo general al principio, junto con los voltajes
mximos entre las terminales especficas, los niveles mximos de las corrientes y el nivel mximo
de disipacin de potencia del dispositivo. Los niveles mximos especificados para VDS y VDG no
deben excederse en ningn punto del diseo de la operacin del dispositivo. Todo buen diseo
evitar estos niveles con un buen margen de seguridad. El trmino inverso en VGSR define el voltaje
mximo con la fuente positiva respecto a la compuerta antes de que ocurra la ruptura. Normalmente
est diseado con objeto de operar con IG = 0 Adc, pero si se fuerza a aceptar una corriente de la
entrada podra soportar 10 mA antes de que suceda cualquier dao. La disipacin total del
dispositivo a temperatura ambiente (TA = 25 C) es la mxima potencia que este puede disipar bajo
condiciones normales de operacin y est definida por
PD = VDS I D
Ec. 1.4.1
18

(REA ELECTRNICA)
El factor de prdida de disipacin revela que el valor de disipacin decrece 2.82 mW/C por
cada incremento en la temperatura de 1 C arriba de 25 C.
La tabla 1.4.1 muestra la lista de valores nominales mximos que se encuentran en la hoja
de especificaciones proporcionada por el fabricante, en este caso del FET 2N5457 de Motorola.
Tabla 1.4.1 Valores nominales mximos.
Clasificacin
Smbolo
Valor
Unidad
Voltaje drenaje-fuente.
VDS
25
Vdc
Voltaje drenaje-compuerta.
VDG
25
Vdc
Voltaje inverso compuerta-fuente.
VGSR
-25
Vdc
Corriente de la compuerta.
IG
10
mAdc
Disipacin total del dispositivo @ TA = 25 C.
PD
310
mW
2.82
mW/C
Prdida de disipacin arriba de 25 C.

Rango de temperatura de la unin.
TJ
125
Rango de almacenamiento de temperatura del canal.
Tstg
-65 a +150
Las caractersticas elctricas incluyen el nivel de VP en las caractersticas de apagado e

IDSS en las caractersticas de encendido. En este caso VP = VGS(apagado) tiene un rango entre 0.5 V
a 6.0 V e IDSS entre 1 y 5 mA. El hecho de que ambos tengan una variacin de dispositivo a
dispositivo del mismo tipo, se debe al proceso de fabricacin. Las otras cantidades estn definidas
bajo las condiciones que aparecen entre parntesis. En las caractersticas de pequea seal, yfs
representa la transconductancia, gm, es esta y indica que es parte de un circuito equivalente de
admitancia, la f significa que es un parmetro de transferencia directa (forward) y la s revela
que est conectada a la terminal de fuente (source), para el FET 2N5457 este parmetro se encuentra
en un rango de 1000 a 5000 mhos; en cuanto a yos, este representa la impedancia de salida del FET
y es un componente de un circuito equivalente de admitancia y el subndice o significa un
parmetro de salida de la red (output) y s la terminal de fuente a la cual est asignada en el
modelo, para el FET 2N5457 se tiene un rango entre 10 y 50 mhos. La tabla 1.4.2 muestra la lista
de caractersticas elctricas que se encuentran en la hoja de especificaciones proporcionada por el
fabricante, en este caso del FET 2N5457 de Motorola.
19

(REA ELECTRNICA)
Tabla 1.4.2 Caractersticas elctricas (TA = 25 C a menos que se especifique lo contrario).
Caractersticas
Smbolo
Mnimo Tpico Mximo Unidad
CARACTERSTICAS APAGADO
Voltaje de ruptura compuerta-fuente.
V(BR)GSS
-25
Vdc
(IG = - 10 Adc, VDS = 0 Vdc)

Corriente inversa de la compuerta.
IGSS
nAdc
(VGS = - 15 Vdc, VDS = 0 Vdc)
-1.0
(VGS = - 15 Vdc, VDS = 0 Vdc, TA = 100 C)
-200
Voltaje de corte compuerta fuente.

(VDS = 15 Vdc, ID = 10 nAdc)
VGS(apagado)
2N5457
Voltaje compuerta fuente.

(VDS = 15 Vdc, ID = 100 dc)
Vdc
-0.5
-6.0
VGS
Vdc
-
2N5457
-2.5
CARACTERSTICAS ENCENDIDO
Corriente de drenaje con voltaje de cero en la entrada.
(VDS = 15 Vdc, VGS = 0 Vdc)
IDSS
2N5457
mAdc
1.0
3.0
5.0
CARACTERSTICAS EN PEQUEA SEAL

Admitancia de transferencia directa para fuente comn.
(VDS = 15 Vdc, VGS = 0 Vdc, f = 1.0 kHz)
Admitancia de salida para fuente comn.
2N5457
1000
(VDS = 15 Vdc, VGS = 0 Vdc, f = 1.0 MHz)
5000
mhos
10
50
Ciss
(VDS = 15 Vdc, VGS = 0 Vdc, f = 1.0 MHz)

Capacitancia de transferencia inversa
|yos|
(VDS = 15 Vdc, VGS = 0 Vdc, f = 1.0 kHz)

Capacitancia de entrada
mhos
|yfs|
pF
-
4.5
7.0
Crss
PF
-
1.5
3.0
Este FET tiene la apariencia que proporciona la figura 1.4.1, es esta se proporciona la
identificacin de las terminales.
Los FET cuentan adems con otro tipo de encapsulado llamado comnmente de sombrero
alto, tal como lo muestra la figura 1.4.2.
20

(REA ELECTRNICA)
Figura 1.4.1 Encapsulado del FET canal n 2N5457.
Figura 1.4.2 Encapsulado del FET canal p 2N2844.
Un FET canal p de agotamiento (decremental) comnmente utilizado es el 2N5460 de

Motorola.
1.5 Relaciones importantes y diferencias entre el BJT y el FET.
La tabla 1.5.1 muestra alguna de las relaciones importantes que se tienen para los
dispositivos BJT y FET. Las ecuaciones del FET estn definidas para la configuracin de la figura
1.5.1a, mientras que las ecuaciones para el BJT se relacionan a la figura 1.5.1b.
21

(REA ELECTRNICA)
Tabla 1.5.1 Comparacin de alguna de las relaciones importantes del FET vs BJT.
FET
V
I D = I DSS 1 GS
VP
BJT
I C = I B
ID = IS
IC IE
IG 0 A
VBE 0.7 V
(a)
(b)
Figura 1.5.1 a) FET, b) BJT.
La diferencia bsica entre los dos tipos de transistores es el hecho de que el BJT es un
dispositivo controlado por corriente como se describe en la figura 1.5.1b, mientras que el FET es un
dispositivo controlado por voltaje como se muestra en la figura 1.5.1a. En otras palabras, la
corriente IC de la figura 1.5.1b es una funcin directa del nivel de IB. Para el FET la corriente ID ser
una funcin del voltaje VGS aplicado al circuito de entrada como se muestra en la figura 1.5.1a.
Uno de los rasgos ms importantes del FET es una gran impedancia de entrada. A un nivel
desde 1 hasta varios cientos de megaohms excede por mucho los niveles tpicos de resistencia de
entrada de las configuraciones con BJT, un aspecto muy importante en el diseo de amplificadores
lineales de corriente alterna (CA).
22

(REA ELECTRNICA)
Por otro lado, el BJT tiene una sensibilidad mucho ms alta a los cambios en la seal
aplicada; es decir, la variacin en la corriente de salida es mucho mayor para el BJT, que la que
produce en el FET para el mismo cambio de voltaje aplicado. Por esta razn, las ganancias normales
de voltaje en CA para los amplificadores con BJT son mucho mayores que para los FET.
En general, los FET son ms estables a la temperatura que los BJT, lo cual los hace mucho
ms tiles en los CI. Sin embargo, las caractersticas de construccin de algunos FET pueden
hacerlos ms sensibles al manejo que los BJT.
El FET no tiene voltaje de unin cuando se utiliza como interruptor o muestreador, es hasta
cierto punto inmune a la radiacin, el BJT es sumamente sensible. Por otro lado el FET presenta una
relacin ganancia-ancho de banda pequea en comparacin con el BJT.
1.6 El MOSFET.
Los MOSFET se dividen en tipo decremental (agotamiento) y tipo incremental. Los

trminos decremental e incremental definen sus modos bsicos de operacin, mientras que la
palabra MOSFET significa transistor de efecto de campo de metal xido semiconductor. El
MOSFET de tipo decremental tiene caractersticas similares a las de un FET entre el corte y la
saturacin en IDSS, pero luego tiene el rasgo adicional de caractersticas que se extienden hacia la
regin de polaridad opuesta para VGS. Aunque existen muchas similitudes en la construccin y modo
de operacin entre los MOSFET de tipo decremental y de tipo incremental, las caractersticas del
MOSFET de tipo incremental son bastante diferentes.
1.6.1 MOSFET de tipo decremental.
Las semejanzas en el aspecto entre las curvas de transferencia de los FET y las de los
MOSFET de tipo decremental permiten un anlisis similar de cada uno en el dominio de CD. La
23

(REA ELECTRNICA)
diferencia principal entre los dos es el hecho de que los MOSFET de tipo decremental permiten
puntos de operacin con valores positivos de VGS y niveles de ID que exceden a IDSS.
La figura 1.6.1 ilustra lo dicho y muestra que para cuando VGS = 0 V, ID = IDSS. Se puede
observar adems que cuando VGS se hace negativa, ID se reduce, y que cuando VGS llega al nivel de
estrangulamiento, VP, el nivel resultante de ID llega a cero. Tambin se visualiza que para valores
positivos de VGS la corriente de drenaje se incrementa de manera acelerada. Debido al rpido
incremento, el usuario debe estar alerta del valor mximo de corriente de drenaje porque puede
excederse con un voltaje muy positivo en la entrada. La regin de voltajes positivos de la entrada
sobre la corriente de drenaje es conocida como la regin incremental, con la regin entre el nivel de
corte y de saturacin de IDSS denominada regin de agotamiento. Con todo, la realidad es que se
puede reemplazar un FET por un MOSFET de tipo decremental sin la necesidad de realizar otro
anlisis.
Figura 1.6.1 Curva caracterstica de drenaje y de transferencia para un MOSFET de tipo decremental de canal n.
La ecuacin de Shockley sigue aplicndose para las caractersticas del MOSFET de tipo
decremental tanto en la regin de agotamiento como en la incremental. Para ambas regiones
simplemente es necesario que se incluya el signo adecuado de VGS en la ecuacin, y que el signo sea
seguido con cuidado en las operaciones matemticas.
24

(REA ELECTRNICA)
Ejemplo 1.6.1.1: Trace la curva caracterstica de transferencia para un MOSFET de tipo

decremental de canal n con IDSS = 10 mA y VP = - 4 V.
Los puntos a graficar se muestran en la tabla 1.6.1. Antes de graficar la regin positiva de
VGS, se debe tener en cuenta que ID aumenta con mucha rapidez con los valores mayores de VGS. En
otras palabras, se tiene que ser conservador con la seleccin de los valores que deben sustituirse en
la ecuacin de Shockley.
Tabla 1.6.1 Puntos para graficar la curva de transferencia de un MOSFET de tipo decremental de canal n
para VP = - 4 V e IDSS = 10 mA.
VGS
VGS (Volts)
ID
+ 1.0
ID (mA)
15.625
IDSS
10
0.3 VP
- 1.2
0.5 IDSS
0.5 VP
- 2.0
0.25 IDSS
2.5
VP
- 4.0
Todos estos puntos aparecen en la figura 1.6.2, la cual muestra la curva de transferencia del
ejemplo 1.6.1.1.
Para un MOSFET de tipo decremental de canal p la curva caracterstica de drenaje se

muestra en la figura 1.6.3b, pero con valores negativos de VDS, la inversin de VGS trae como
resultado una imagen de espejo (con respecto al eje ID) para la curva de transferencia como lo
muestra la figura 1.6.3a. En otras palabras, la corriente de drenaje aumenta desde el corte
en VGS = VP en la regin positiva de VGS a IDSS, y despus contina su crecimiento para valores
negativos mayores de VGS. La ecuacin de Shockley todava se aplica, pero necesita colocar el signo
correcto tanto para VGS como para VP en la ecuacin.
25

(REA ELECTRNICA)
/ -/ 05
/ -/ 03
/ -/ 01
IDSS
/ -/ 0
/ -/ / 7
/ -/ / 5
/ -/ / 3
/ -/ / 1
/
,3
,2
VP
,1
,0
/
Figura 1.6.2 Curva caracterstica de transferencia para un MOSFET de tipo decremental de canal n del ejemplo 1.6.1.1.
(a)
(b)
Figura 1.6.3 Curva caracterstica de drenaje y de transferencia para un MOSFET de tipo decremental de canal p.
Los smbolos grficos para un MOSFET de tipo decremental de canal n y p se

proporcionan en la figura 1.6.4.
26

(REA ELECTRNICA)
(a)
(b)
Figura 1.6.4 Smbolos grficos para el MOSFET de tipo decremental a) de canal n y b) de canal p.
La falta de una conexin directa (debido al aislamiento de la entrada) entre la compuerta y

el canal est representado por un espacio entre la compuerta y las otras terminales del smbolo. La
lnea vertical que representa el canal est conectada entre el drenaje y la fuente y est soportada
por el substrato. Hay que hacer notar que en algunos casos el substrato se encuentra disponible en
forma externa.
Un MOSFET de tipo decremental de canal n es el 2N3797. La hoja es especificaciones de

este dispositivo es similar a la del FET. Los niveles de VP e IDSS se dan junto con una lista de los
valores mximos y de las caractersticas normales de encendido y apagado. Adems, ya que ID
se puede extender ms all del nivel de IDSS, normalmente se proporciona otro punto que refleja un
valor tpico para ID para algn voltaje positivo (para un dispositivo de canal n), el cual est
especificado como ID(encendido).
1.6.2 MOSFET de tipo incremental.
Aunque existen muchas similitudes en el modo de operacin entre los MOSFET de tipo
decremental y de tipo incremental, las caractersticas del MOSFET de tipo incremental son bastante
diferentes. La curva de transferencia no est definida por la ecuacin de Shockley, y la corriente de
drenaje ahora est en corte hasta que el voltaje compuerta fuente alcance una magnitud especfica.
Entonces, el control de corriente en un dispositivo de canal n ahora resulta afectado por un voltaje
27

(REA ELECTRNICA)
compuerta fuente positivo en lugar del rango de voltajes negativos encontrados para los FET de
canal n y los MOSFET de tipo decremental de canal n.
Puesto que las caractersticas de transferencia del MOSFET de tipo incremental son
bastante distintas de las encontradas para el FET y el MOSFET de tipo decremental, la solucin
grfica es muy diferente de los dispositivos anteriores. Principalmente y antes que nada se debe
recordar que para el MOSFET de tipo incremental de canal n, la corriente de drenaje es cero para
niveles de voltaje de compuerta fuente menores que el nivel de umbral VGS(Th), como se muestra en
la figura 1.6.5. Para niveles de VGS mayores que VGS(Th) la corriente de drenaje est definida por:
I D = k (VGS VGS (Th ) )
Ec. 1.6.1
Figura 1.6.5 Curva caracterstica de drenaje y de transferencia para un MOSFET de tipo incremental de canal n.
Nuevamente existe un trmino cuadrtico como resultado de la relacin no lineal entre ID y

VGS. El trmino k es una constante que es una funcin de la fabricacin del dispositivo.
Puesto que las hojas de especificaciones normalmente proporcionan el voltaje de umbral y
un nivel de corriente de drenaje (ID(encendido)) y su correspondiente nivel de voltaje compuerta fuente
28

(REA ELECTRNICA)
(VGS(encendido)), se definen en forma inmediata dos puntos, como se ilustran en la figura 1.6.5. Para
terminar la curva debe determinarse el valor de la constante k a partir de la ecuacin 1.6.1 y de los
datos de las hojas de especificaciones. Esto es,
k=
I D ( encendido)
(V
VGS (Th ) )
GS ( encendido)
Ec. 1.6.2
Para el caso de la curva de la figura 1.6 5, se tiene que, ID(encendido) = 10 mA para

VGS(encendido) = 8 V, con esto,
k=
(V
I D ( encendido)
GS ( encendido)
VGS (Th ) )
10 mA
= 0.278 x10 3 A / V 2
2
(8 V - 2 V )
Una vez que se define k, pueden determinarse otros niveles de ID para valores seleccionados
de VGS. Normalmente, un punto entre VGS(Th) y VGS(encendido), y otro apenas mayor que VGS(encendido)
proporcionarn un nmero suficiente de puntos para graficar la ecuacin 1.6.1, aunque se puede
elegir un nmero mayor de puntos.
El siguiente procedimiento es usado para poder graficar la curva de transferencia de la

figura 1.6.5.
Primero se dibuja una lnea horizontal en ID = 0 mA desde VGS = 0 V a VGS = VT = 2 V.
Luego se elige un nivel de VGS mayor que VT, tal como 4 V, y se sustituye en la
ecuacin 1.6.1 para determinar el nivel resultante de ID (1.112 mA).
Por ltimo se eligen niveles adicionales de VGS y se obtienen los niveles resultantes de
ID. En particular para VGS = 3 V, 5 V, 6 V y 7 V el nivel de ID es 0.278 mA, 2.502 mA,
4.448 mA, 6.95 mA respectivamente.
Para un MOSFET de tipo incremental de canal p la curva caracterstica de drenaje se

muestra en la figura 1.6.6b, pero con valores negativos de VDS, la inversin de VGS trae como
29

(REA ELECTRNICA)
resultado una imagen de espejo (con respecto al eje ID) para la curva de transferencia como lo
muestra la figura 1.6.6a. En otras palabras, la corriente de drenaje aumenta con valores cada vez ms
negativos de VGS despus de VT. Las ecuaciones 1.6.1 y 1.6.2 tambin pueden aplicarse a los
dispositivos de canal p.
(a)
(b)
Figura 1.6.6 Curva caracterstica de drenaje y de transferencia para un MOSFET de tipo incremental de canal p.
Los smbolos grficos para un MOSFET de tipo incremental de canal n y p se proporcionan

en la figura 1.6.7.
(a)
(b)
Figura 1.6.7 Smbolos grficos para el MOSFET de tipo incremental a) de canal n y b) de canal p.
30

(REA ELECTRNICA)
Un MOSFET de tipo incremental de canal n es el 2N4351, el cual se muestra en la figura

1.6.8.
Figura 1.6.8 MOSFET de tipo incremental de canal n 2N4351.
La hoja es especificaciones de este dispositivo ofrece el nivel de IDSS bajo condiciones de

apagado, el cual es ahora de nA comparado con el rango de mA para el JFET y MOSFET de tipo
decremental. El voltaje de umbral est especificado como VGS(Th). Se especifica un nivel normal de
ID(encendido) en un nivel VGS(encendido) en particular que utilizados junto con VGS(Th) permiten determinar
el valor de k y entonces obtener la grafica de transferencia.
Finalmente, un MOSFET de tipo incremental de canal p comnmente utilizado es el

2N4352.
31

(REA ELECTRNICA)
2. POLARIZACIN DEL FET.
2.1 Introduccin.
Para el transistor de efecto de campo la relacin entre las cantidades de entrada y de salida
es no lineal debido al trmino cuadrtico en la ecuacin de Shockley. Las relaciones lineales resultan
en lneas rectas cuando se dibujan en una grfica de una variable en funcin de la otra, mientras que
en las relaciones no lineales dan por resultado curvas como las que se obtuvieron para las
caractersticas de transferencia de un FET. La relacin no lineal entre ID y VGS puede complicar el
mtodo matemtico del anlisis de dc de las configuraciones a FET. Una solucin grfica limita las
soluciones a una precisin de dcimas, pero resulta un mtodo ms rpido para la mayora de los
amplificadores.
La relaciones generales que pueden aplicarse al anlisis en dc de todos los amplificadores a

FET son:
IG 0A
Ec. 2.1.1
ID IS
Ec. 2.1.2
La ecuacin de Shockley se aplica con el objeto de relacionar las cantidades de entrada y de

salida para el FET:
V
I D = I DSS 1 GS
VP
Ec. 2.1.3
32

06 Electrónica 1 Unidad 3 Introduccion FET

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06 Electrónica 1 Unidad 3 Introduccion FET

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DEPARTAMENTO DE INGENIERA ELCTRICA-ELECTRNICA

1. INTRODUCCIN A LA TEORA DEL TRANSISTOR DE EFECTO DE CAMPO, FET.

1.1 Descripcin bsica y caractersticas de los FETs.

Figura 1.1.1 Smbolos del FET: a) De canal n; b) De canal p.

Las terminales citadas en la figura 1.1.1 son:

M. C. Fernando Vera Monterrosas

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Compuerta, G (gate): Terminal constituida por regiones fuertemente impurificadas a

A lo largo de este captulo se presentarn dos tipos de FET:

FET (Transistor de Efecto de Campo de Unin, Junction Field Effect Transistor).

MOSFET (Transistor de Efecto de Campo Metal-Oxido Semiconductor, Metal-Oxide

La categora MOSFET se desglosa despus en los tipos decremental e incremental.

1.2 Construccin y polarizacin de los FETs.

Para el FET, el dispositivo de canal n aparece como el dispositivo importante, as como

M. C. Fernando Vera Monterrosas

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Figura 1.2.1 Estructura interna simplificada del FET de canal n.

Figura 1.2.2 Polarizacin del FET, a) De canal p, b) De canal n.

M. C. Fernando Vera Monterrosas

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Figura 1.2.3 Voltajes y corrientes en un FET de canal n.

Su principio de funcionamiento se basa fundamentalmente en los efectos producidos por la

1.2.1 Polarizacin del FET canal n.

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En cuanto el voltaje VDS se incremente la corriente aumenta y la grfica de ID en funcin de

M. C. Fernando Vera Monterrosas

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Figura 1.2.5 ID en funcin de VDS para VGS = 0 V.

M. C. Fernando Vera Monterrosas

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Figura 1.2.6 Estrechamiento (VGS = 0 V, VDS = VP ).

M. C. Fernando Vera Monterrosas

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Figura 1.2.8 Caractersticas del FET de canal n con IDSS = 8 mA y VP = - 4 V.

M. C. Fernando Vera Monterrosas

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En conclusin, el nivel de VGS que da por resultado ID = 0 mA se encuentra definido por

Generalmente, los dos procesos expuestos anteriormente se presentan de forma simultnea

En la mayor parte de las hojas de especificaciones, el voltaje de estrangulamiento se

La regin a la izquierda de los valores de estrechamiento de la figura 1.2.8 es conocida

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donde ro es la resistencia con VGS = 0 V y rd es la resistencia en un nivel particular de VGS.

1.2.2 Polarizacin del FET canal p.

El FET de canal p est construido exactamente de la misma manera que el dispositivo de

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Figura 1.2.9 FET de canal p.

Figura 1.2.10 Caractersticas del FET de canal p con IDSS = 6 mA y VP = + 6 V.

M. C. Fernando Vera Monterrosas

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De lo expuesto se pueden obtener las siguientes conclusiones:

La resistencia de entrada del FET es mucho ms elevada que la de un transistor bipolar, ya

1.3 Caractersticas de transferencia.

Una caracterstica importante del FET es la llamada curva de transconductancia o

para valores de VGS comprendidos entre 0 y V(P)GS.

M. C. Fernando Vera Monterrosas

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Figura 1.3.1 Caractersticas de transferencia del FET.

La curva de transferencia de la figura 1.3.1 tambin puede obtenerse a partir de la ecuacin

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Si VGS = 0.5 VP (negativo),

= I DSS (1 0)2 = I DSS .

= I DSS (1 0.5)2 = I DSS (0.5)2 = 0.25 I DSS A.

Si VGS = 0.3 VP (negativo),