Note de Curs

Ministerul Educaiei al Republicii Moldova
Colegiul de Microelectronic i Tehnic de Calcul
Catedra : Calculatoare
A
NALIZA I SINTEZA DISPOZITIVELOR
NUMERICE
Note de curs
Chiinu 2012
Cuprins
1 Numere i codare
1.1 Reprezentarea informaiilor n calculator
1.1.1 Sisteme de numeraie
1.1.2 Conversia numerelor ntregi
1.1.3 Conversia numerelor reale
1.1.4 Operaii aritmetice cu numere n diferite baze de numeraie
10
1.2 Codificarea informaiei
14
1.2.1 Reprezentarea numerelor naturale
15
1.2.2 Reprezentarea numerelor ntregi. Cod direct. Cod invers. Cod complementar 16
1.2.3 Reprezentarea numerilor n virgul flotant (mobil)
22
1.2.4 Operaii cu numere n reprezentate n virgul mobil
24
2 Elemente de algebr boolean
28
2.1 Generaliti
28
2.2 Modurile de definire ale funciilor logice
29
2.3 Funcii logice elementare
30
2.4 Legile algebrei logice
33
2.5 Formele canonice ale funciilor logice
35
2.6 Minimizarea funciilor logice
37
2.6.1 Minimizarea prin metoda analitic
37
2.6.2 Minimizarea funciilor logice cu ajutorul diagramei Karnaugh
38
2.6.3 Cazuri particulare
40
2.6.4 Minimizarea funciilor logice prin metoda Quine-Mc Cluskey
41
3 Circuite logice combinaionale
44
3.1 Circuite logice combinaionale(CLC)
44
3.2 Sinteza circuitelor logice combinaionale
45
3.3 Convertoare de cod
48
2
3.4 Codificatoarele
51
3.5 Decodificatoare
53
3.6 Decodificatorul BCD - 7 segmente
54
3.7 Comparatoare numerice
58
3.7.1. Comparatorul numeric de un bit
58
3.7.2 Comparatorul numeric de 4 bii
59
3.8 Multiplexoare i demultiplexoare
61
3.8.1 Multiplexoarele
61
3.8.2 Demultiplexoarele
63
3.9 Sumatoare
65
3.9.1 Semisumatorul
65
3.9.2 Sumatorul complet de 1 bit
66
4 Schemotehnica elementelor logice
70
4.1 Tehnologii de producere a circuitelor integrate
70
4.2 Reprezentarea electric a variabilelor booleene
71
4.3 Caracteristicile i parametrii porilor logice
72
4.3.1 Caracteristica de transfer
72
4.3.2 Parametrii porilor logice
73
4.4 Circuite logice elementare cu componente discrete
75
4.4.1 Circuitul logic I (AND) n tehnologia DRL
75
4.4.2 Circuitul logic SAU (OR) n tehnologia DRL
76
4.4.3 Circuitul logic NU (NOT)
78
4.4.4 Circuitul logic I-NU (NAND) n tehnologia DTL
79
4.4.5 Circuitul logic SAU-NU (NOR)
79
4.5 Circuite logice integrate realizate n tehnologie bipolar
80
4.5.3 Parametrii familiei TTL standard
83
4.5.4 Subfamilia TTL-Schottky
85
4.6 Circuite logice integrate realizate n tehnologie unipolar
87
4.6.1 Inversorul NMOS static
87
4.6.2 Poarta logic I-NU n tehnologia NMOS static
90
3
4.6.3 Poarta logic SAU-NU n tehnologia NMOS static
91
4.7 Elemente logice n tehnologia CMOS
92
4.7.1 Circuitul elementului logic NU n baza tehnologiei CMOS
92
4.7.2 NAND-ul CMOS
94
4.7.3 NOR-ul CMOS
95
5 Circuite logice secveniale
96
5.1 Circuite basculante bistabile
96
5.1.1 Siteza bistabilul RS asincron
97
5.1.2 Bistabilul RS sincron
100
5.1.3 Bistabilul D
102
5.1.4 Circuite basculante bistabile JK
103
5.1.5 Bistabilul T sincron (Toggle)
105
5.1.6 Bistabile master-slave (MS)
106
108
5.2 Numrtoare
111
5.2.1 Numrtor binar asincron direct
113
5.2.2 Numrtor binar asincron invers
114
5.2.3 Numrtor binar asincron reversibil
116
5.2.4 Determinarea frecvenei maxime de operare pentru numrtoarele asincrone 116

5.2.5 Numrtoare sincrone
117
5.2.6 Sinteza numrtoarelor cu capacitate arbitrar de numrare
122
5.2.7 Numrtoare Moebius
127
5.3 Registre
131
5.3.1 Registre de memorie
132
5.3.2 Registre de deplasare
133
5.3.3 Registre combinate
134
5.3.4 Regitre universale
134
Bibliografia
136
1 Numere i codare
1.1 Reprezentarea informaiilor n calculator
Informaia - este o formul care poate fi scris sau simbolizat, avnd ca scop de a
aduce o cunotin (a informa). Putem spune c informaia este un mesaj despre
anumite lucruri sau evenimente care au avut, au sau vor avea loc. Transmiterea i
prelucrarea informaiilor n forma lor uzual creeaz dificulti, de aceea este necesar
codificarea lor.
ntr-un calculator electronic datele sunt reprezentate utiliznd doar cifrele 0 i 1, adic
sistemul binar.
1.1.1 Sisteme de numeraie
Sistemul de numeraie este totalitatea regulilor de reprezentare a numerelor prin
intermediul unor simboluri (cifre i litere).
Sistemele de numeraie pot s fie de dou feluri: poziionale (ex. sistemul zecimal) sau
nepoziionale ( de exemplu sistemul roman).
n sistemele de calcul se utilizeaz sistemele de numeraie poziionale. Un sistem de
numeraie poziional este un sistem de numeraie n care valoarea unei cifre depinde de
poziia sa n cadrul numrului.
Un sistem de numeraie poziional este caracterizat printr-o baz de numeraie care
reprezint numrul total de simboluri folosite.
Exemple de sisteme de numeraie poziionale:
sistemul zecimal este un sistem de numeraie n baza 10 pentru care numrul de
simboluri utilizate n scriere a unui numr este 10, aceste simboluri fiind cifrele
0, 1, 2, , 9.
sistemul binar este un sistem de numeraie n baza 2 pentru care numrul de
simboluri utilizate este 2, acestea fiind 0 i 1.

sistemul hexazecimal este un sistem de numeraie n baza 16 i utilizeaz
simbolurile 0, 1, , 9, A, B, C, D, E, F.
5
Sistemele de calcul lucreaz cu un numr de stri distincte i stabile, egal cu numrul

de cifre caracteristice sistemului de numeraie utilizat. Se prefer un numr de stri stabile
ct mai mic, de tipul nchis-deschis aprnd necesitatea utilizrii sistemului binar i al
derivatelor sale (octal, hexazecimal) care ofer compatibilitatea de putere a bazelor (2 3 =8, 24
= 16). Rezult c un sistem de numeraie este caracterizat printr-o baz b i un set de b
simboluri 0 ,1 ,..., b 1 . Notm:
Bk b 0 b k
un sistem de numeraie.
1.1.2 Conversia numerelor ntregi

Un numr oarecare x se scrie ntr-o baz b oarecare sub forma:
x b a n b n a n1 b n1 ... a 1 b 1 a 0 b 0 ,
unde a0, a1,, an Bb reprezint simboluri din baza de numeraie b.

Numrul se reprezint astfel:
x b a n a n- 1 ...a 1 a 0 .
Conversia unui numr ntreg x din baza 10 ntr-o baz b oarecare se face prin mpriri
succesive de forma:
x b q0 r0 ,
0 r0 b,
x q0 ,
q0 b q1 r1 ,
0 r1 b,
q0 q 1 ,
q n- 1 b q n rn ,
0 rn b,
q n- 1 q n ,
qn 0 ,
sau:
x
q0
q1
qn-1
qn =
0
r0
Numrul n baza b se scrie:
r1
r2
rn
x rn rn1 ...r1 r0 .
Deci, regula de conversie a unui numr ntreg din baza 10 ntr-o baz oarecare b este
urmtoarea: se mparte la baza b numrul i cturile obinute dup fiecare mprire, pn se
obine ctul zero; rezultatul conversiei numrului este constituit din resturile obinute, n
ordine invers obinerii lor.
Exemplul 1 : S se transforme numrul 89 din baza 10 n bazele 2,8 i 16.
Pentru transformarea n baza 2 se procedeaz n felul urmtor:

89 = 44 x 2+1
44 = 22 x 2+0
89 2
88
44 2
1 44
22 2
0 22 11
2
0 10 5
1 4
22 = 11 x 2+0
89 44 22 11 5 2 1
1
0 0 1 1 0 1
2
2
2 1 2
0 0
0
1
sau
11 = 5 x 2+1
2 = 1 x 2+0
1 = 0 x 2+1
deci
8910 = 10110012
Pentru transformare n baza 8, avem:
89
1
11 1 0
3 1
deci
8910 =1318
Pentru transformarea n baza 16 vom avea:

89
deci 8910 =5916

Exemplul 2 : S se transforme numrul 1259 din baza 10 n baza 16.
1259 78 4
11
14 4
E 4
deci 125910 = 4EB16

7
Pentru a realiza transformarea invers, din baza b n baza 10, se dezvolt numrul
dup puterile bazei b i se efectueaz calculele n zecimal.
Exemplul 3 :
S se realizeze transformrile inverse ale numerelor obinute
anterior din bazele 2, 8 i 16 n baza 10.

1011001(2) = 126 + 025 + 124 + 123 +022 +021 +120 = 64 + 16 + 8 + 1 = 89(10)
131(8) = 182 + 381 + 180 = 64 + 24 +1 = 89(10)
59(6) = 5161 + 9160 = 89(10)
4EB(16) = 4162 + 14161 + 11160 = 1024 + 224 +11 = 1259(10)
Observaii
Conversia unui numr ntreg dintr-o baz b 1 ntr-o baz b2 (b1 10 i b2 10) se face
prin intermediul bazei 10. Excepie de la aceast regul pot face bazele care sunt puteri ale
bazei 2, pentru care se pot face i conversii direct (din baza 2 n baza 8 sau 16 i respectiv
invers). Acest lucru este posibil deoarece 8 i 16 fiind puteri ale lui 2 (8 = 2 3, 16 = 24)
corespondena dintre bazele de numeraie 2 i 8, respectiv 2 i 16 se face pe baza
urmtoarelor tabele:
Tabelul 1.1
x8
x2
0
1
2
3
4
5
6
7
000
001
010
011
100
101
110
111
Tabelul 1.2
x16
0
1
2
3
4
5
6
7
x2
x16
x2
0000
0001
0010
0011
0100
0101
0110
0111
8
9
A
B
C
D
E
F
1000
1001
1010
1011
1100
1101
1110
1111
Unei cifre din baza 8 i corespund 3 cifre binare, iar unei cifre din baza 16 i
corespund 4 cifre binare. Pentru a realiza transformri directe din baza 2 n bazele 8 sau 16
se formeaz grupuri de cte 3, respectiv 4 cifre binare pornind de la dreapta spre stnga.
Fiecrui grup de cifre binare astfel constituite i corespunde o cifr octal sau hexazecimal.
Fie numrul n baza 2: 100.111.011(2). Prin transformare direct obinem:
101 111 011 = 573(8)
8
O explicaie i mai clar (intuitiv) se poate obine n felul urmtor:

101111011(2) = 128 + 027 + 126 + 125 +124 +123 +022 +121 +120 = (122 +
021 + 120) 26 + (122 + 121 + 120) 23 + (022 + 121 + 120) 20 = 582 + 781 + 380 = 573(8)
1.1.3 Conversia numerelor reale

Un numr real oarecare x 0 se scrie ntr-o baz oarecare b n forma:
x b a n b n a n1 b n1 ... a 1 b 1 a 0 b 0 a 1 b 1 ... a m b m ,
unde an , an-1,, a0, a-1, a-2,, a-m Bb i se reprezint astfel:

xb = an an-1 a-1 a0 a-1a-2 a-m.
Se tie c orice numr x R+ se poate scrie sub forma:
x x x , cu 0
1,
unde prin [x] s-a notat partea ntreag a lui x, iar prin x s-a notat partea fracionar a lui x.
Conversia unui numr real x R+ din baza 10 ntr-o baz oarecare b se face separat
pentru partea ntreag i partea fracionar.
Conversia prii fracionare n baza b se obine prin nmuliri repetate, dup cum
urmeaz:
b x x 1 r1 x 1 , 0 r1 b
b x 1 x 2 r 2 x 2 , 0 r2 b
b x n1 x n rn x n , 0 r n b .
Se obine apoi:
x b 1 r1 b 2 r 2 ... b n rn ...
deci
x b
r1 r 2 ...r n ...
Observaie: n urma acestor nmuliri repetate, pot apare trei situaii:

x n 0 , ceea ce nseamn c procedeul nu mai poate continua i partea fracionar x
se poate reprezenta n baza b prin exact cele n cifre
r1 r 2 ...rn ;
x n 0 , dar se observ o periodicitate, adic una sau un grup de cifre care se repet.
x n 0 , iar cifrele se succed fr nici o regul, ceea ce nseamn c x se poate
reprezenta aproximativ n baza b, pstrnd primele n cifre obinute.
9
Prescurtat, putem scrie astfel:

x
x1
r-1
x2
r-2
xn
r-n
Exemple
1. S se transforme numrul x = 0,125 n baza 2.
0
0
0
1
3
4
5
6
7
0
0
1
1
1
0
0
1
1
0
125x2
250x2
500x2
000
0,125 0,250 0,500 1,000
0
0
0001
1
9
011
2
0010 A
100
0011
3
B
101
4
0100
C
2. S110
se transforme numrul x =50,450101
n bazaD2.
111
6
0110
E
0111
7
F
45x2
90x2
80x2
60x2
20x2
40x2
80x2
60x2
20x2
40x2
deci
sau
1
0,125(10) = 0,001(2)
1001
1010
1011
1100
1101
1110
1111
0,45 0,90 0,80 0,60 0,20 0,40 0,80 0,60 0,20 0,40
sau
0,45(10) = 0,01110011001(2) = 0,01(1100) (2)

Se observ c la partea fracionar s-a obinut perioada 1100, deci numrul 0,45 nu
poate fi scris n baza 2 printr-un numr finit de cifre fracionare.

1.1.4 Operaii aritmetice cu numere n diferite baze de numeraie
Regulile dup care se efectueaz operaiile aritmetice n sistemele binar, octal i
hexazecimal se construiesc prin analogie cu cele dup care se opereaz n sistemul zecimal.
Evident, se ine seama de numrul de simboluri utilizate n fiecare sistem de numeraie n
parte.
Dintre operaiile aritmetice n diferite baze de numeraie nu vom studia dect operaia de
adunare.
10
a) Adunarea n binar se face dup regulile din tabelul 1.

Tabelul 1.3
+
0
1
0
0
1
1
1
10
b) nmuirea n binar se face dup regulile din tabelul 1.4

Tabelul 1.3
c) Adunarea n octal se face dup regulile din tabelul 1.5

Tabelul 1.5
+
0
1
2
3
4
5
6
7
0
0
1
2
3
4
5
6
7
1
1
2
3
4
5
6
7
10
2
2
3
4
5
6
7
10
11
3
3
4
5
6
7
10
11
12
4
4
5
6
7
10
11
12
13
5
5
6
7
10
11
12
13
14
6
6
7
10
11
12
13
14
15
7
7
10
11
12
13
14
15
16
d) nmulirea n octal se face dup regulile din tabelul 1.6
Tabelul 1.6
11
e) Adunarea n hexazecimal se face dup regulile din tabelul 1.7.

Tabelul 1.7
+
10
10
11
10
11
12
10
11
12
13
10
11
12
13
14
10
11
12
13
14
15
10
11
12
13
14
15
16
10
11
12
13
14
15
16
17
10
11
12
13
14
15
16
17
18
10
11
12
13
14
15
16
17
18
19
10
11
12
13
14
15
16
17
18
19
1A
10
11
12
13
14
15
16
17
18
19
1A
1B
10
11
12
13
14
15
16
17
18
19
1A
1B
1C
E
F
E
F
F
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
19 1A 1B
1A 1B 1C
1C
1D
1D
1E
f) nmulirea n octal se face dup regulile din tabelul 1.8

Tabelul 1.8
12
Exemple de adunri n cele 3 sisteme de numeraie :

1. S se adune numerele : (11101,101)2 i (01001,010)2
11101,101 +
01001,010
100110,111
2. S se adune numerele (163,432)8 i (34,613)8
163,432 +
034,613
220,245
3. S se adune numerele (6FB4)H i (12C3)H
6FB4 +
12C3
8277
1.2 Codificarea informaiei
13
Ca parte integrat a prelucrrii informaiilor cu ajutorul calculatorului, codificarea

urmrete transpunerea informaiei din forma ei primar ntr-o form accesibil
calculatorului. Mecanismul codificrii trebuie s fie simplu, astfel nct s poat fi
automatizat eficient.
n practica construciei calculatoarelor sunt cunoscute 3 coduri de reprezentare: codul
direct, codul invers i codul complementar. Primele 2 coduri au fost folosite doar la
calculatoarele din prima generaie.
Reprezentarea intern a numerelor se face n mai multe forme, n funcie de mulimea
creia i aparin numerele, operaiile aritmetice fiind efectuate de ctre dispozitive aritmetice
specializate.
Reprezentarea n cod complementar
Fie un numr ntreg x, unde
x 2 n1
Numrul x reprezentat n cod complementar n convenie ntreag nseamn:
x,
x c n
daca x 0
2 x, daca x 0
Regula practic pentru determinarea reprezentrii:

a) Dac numrul este pozitiv, atunci se transform n binar i se reprezint n zona
standard de memorie aleas, ncadrat la dreapta n acea zon.
b) Dac numrul este negativ, se reprezint iniial modulul su, apoi se inverseaz toi
biii acestei reprezentri obinnd codul invers. n final se adun cifra 1 n binar n poziia
cea mai puin semnificativ, obinndu-se codul complementar fa de 2.
n cod complementar pe n bii orice numr x cu
x 2n
are o reprezentare unic.
Exist o configuraie unic de bii care nu reprezint un numr. Aceasta este: 1000...0. Pentru
pstrarea consistenei n reprezentare, unele implementri atribuie acestei configuraii
valoarea -2n-1. Pentru diferitele valori ale lui n, intervalele care se pot reprezenta sunt:
n=8
[-127,127];
n = 16
[-32767,32767];
n = 32
[-2147483647, 2147438647].
14
1.2.1 Reprezentarea numerelor naturale

N 0 ,1 ,... se
Reprezentarea numerelor naturale
realizeaz pe un numr fix de poziii
binare (de regul 8, 16, 32 sau 64), numit i reprezentare aritmetic (figura 1.1).
n
n-1
2n-1
2n-2
n-2
2n-3
21
20
Figura 1.1- Reprezentarea numerelor naturale pe n poziii binare.

n poziiile 1,2,,n sunt nscrise cifrele binare corespunztoare numrului natural
reprezentat n binar, cifrele binare reprezentnd ponderile puterilor lui 2. Alinierea numerelor
naturale se realizeaz la dreapta, eventualele zerouri nesemnificative sunt plasate n faa
numrului.
Exemplu: Reprezentarea numrului 1000 = 1111101000(2) pe 16 cifre binare este
redat n figura 1.2.
16
15 14
13
12
215 214 213 212
211
11 10
210 29
28
27
26
25
24
23
22
21
20
Figura 1.2- Reprezentarea numrului natural 1000 pe 16 poziii binare.

Cunoscnd numrul de poziii binare pe care se poate reprezenta un numr natural, se
poate stabili numrul maxim ce poate fi reprezentat aritmetic, acesta ocupnd toate poziiile
cu cifra 1. Astfel, pe 8 cifre binare, numrul maxim va fi reprezentat ca n figura 1.3.
7
27
26
25
24
23
22
21
20
Figura 1.3- Reprezentarea numrului natural maxim pe 8 cifre binare.

Convertind, numrul n zecimal, se obine:
120 + 121 + 122 + 123 +124 +125 +126 +127 = 255 = 28 -1.
Procednd similar, numrul maxim ce poate fi reprezentat pe 16 cifre binare este 216-1.
Generaliznd pentru n cifre binare, se va obine 2n -1, apreciind deci c plaja de valori
acoperit de reprezentarea numerelor naturale este n funcie de numrul de cifre binare pe
care se reprezint, fiind situat n intervalul
0 ,...,2
15
1.2.2 Reprezentarea
numerelor ntregi.
Cod
direct.
Cod
invers.
Cod
complementar
Reprezentarea numerelor ntregi se mai numete i reprezentare algebric i este
asemntoare reprezentrii numerelor naturale, cu deosebirea c prima poziie este ocupat
de semnul numrului ntreg S, astfel:
0 , dac n este pozitiv

S
1 , dac n este strict negativ
Reprezentarea numerelor ntregi pe n poziii binare este redat n figura 1.4.
n
n-1
n-2
2n-2
2n-3
21
20
Figura 1.4- Reprezentarea numerelor ntregi pe n poziii binare.

Exemple
1) S se reprezinte numrul 125(10) n cod complementar .
Se transform numrul 125 n baza 2, apoi se reprezint n cod direct pe 16 poziii binare.
125(10) = 1111101(2)
0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1
15 14
. . .
2 1 0
2) S se reprezinte numrul -26(10) n cod complementar.
Se face iniial reprezentarea modulului numrului :
26(10) = 11010(2)
Reprezentarea numrului +26 n virgul fix este :

0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0
15 14
. . .
2 1 0
- Se inverseaz toi biii acestei reprezentri :
1 1 1 1 1 1 1 11 1 1 0 0 1 0 1
15 14
. . .
2 1 0
16
- Se adun 1 n poziia cea mai puin semnificativ :

1 1 1 1 1 1 1 11 1 1 0 0 1 1 0
15 14
. . .
2 1 0
i se obine astfel reprezentarea numrului negativ -26(10) n virgul cod complementar.
3) Reprezentarea numrului +514 pe 16 cifre binare n form algebric este redat n
figura 1.5.
16
0
S
15
0
14
0
13
0
12 11 10
0 0
1
9
0
214 213
212
211 210 29
28
8
0
27
7
0
26
6
0
25
5
0
24
4
0
23
3
0
22
2
1
21
1
0
20
Figura 1.5- Reprezentarea numrului +514 pe 16 cifre binare n form algebric.

Cunoscnd numrul de poziii binare pe care se reprezint un numr ntreg n form
intervalul posibil admis de reprezentare este 2 n1 ,2 n1
Dac n=8, atunci intervalul de variaie este:
, 27 1 128 , 127
Pentru n=16, domeniul de valori este situat n intervalul:
15
, 2 15 1 32768 , 32767
Suma algebric n cod complementar

Codul complementar este cel mai folosit cod de ctre sistemele de calcul pentru
aritmetica numerelor ntregi. Pentru a defini suma algebric, vom privi [x] c ca pe un ir de n
bii, reprezentnd un numr n baza 2.
Practic, reprezentnd numerele n cod complementar i presupunnd c nu apare
depire, operaiile de adunare i de scdere ale numerelor ntregi se pot efectua cu ajutorul
operaiei de adunare. Mai bine spus, a scdea un numr s dintr-un numr d nseamn a aduna
algebric reprezentrile n cod complementar ale lui s i d.
Pentru operaiile de nmulire i mprire n cod complementar exist muli algoritmi.
Alegerea acestora rmne n sarcina proiectanilor de procesare matematice. Practic i
operaiile de nmulire (mprire) se pot efectua pe baza operaiilor de adunare, prin
deplasri ale reprezentrilor interne ale numerelor .
Adunarea numerelor ntregi se efectueaz n binar poziie cu poziie (dispozitivul
aritmetic al sistemelor de calcul ce efectueaz adunarea se numete sumator).
17
Exemplu:
S se efectueze 23 + 15 n reprezentarea algebric pe 8 cifre binare.
Efectuarea acestei operaii este redat n figura 1.6.
0
23
+
0
15
=
0
38
Figura 1.6- Adunarea a dou numere ntregi reprezentate algebric pe 8 cifre binare.
Scderea numerelor ntregi. Pentru a nu se folosi un alt dispozitiv aritmetic care s
efectueze scderea, aceasta poate fi transformat n adunare astfel:
a - b = a + (-b),
unde a reprezint desczutul, iar b scztorul.
Aceasta ns impune posibilitatea reprezentrii scztorului i n general a numerelor
negative, ntr-o form care s permit transformarea scderii n adunarea i efectuarea
acesteia de ctre sumator.
n afar de codul complementar reprezentarea numerelor negative se mai poate realiza
n dou forme:
- cod direct care coincide cu reprezentarea algebric a numerelor ntregi, avnd cifra 1
n poziia destinat semnului;
- cod invers care se obine prin schimbarea fiecrei cifre binare (se mai numete i
reprezentare complementar fa de 1) a codului direct;
Exemple:
1) S se reprezinte n cod direct pe 16 cifre binare numrul - 258.
258 = 100000010(2)
Reprezentarea numrului ntreg - 258 n cod direct este redat n figura 1.7.
16 15 14 13 12 11 10 9
0 1
S 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
Figura 1.7- Exemplu de reprezentare a unui numr negativ

n cod direct pe 16 cifre binare.
18
2) S se reprezinte n cod invers pe 16 cifre binare numrul - 1033.

258 = 100000010(2)
Reprezentarea este redat n figura 1.8.
0
1 1

n cod invers pe 16 cifre binare.
3) S se reprezinte n cod complement pe 16 cifre binare numrul: - 69.
69 = 1000101(2)
Reprezentarea este redat n figura 1.9.
0
1 0
1 1
0 1
1 1
0 1
+69 n cod direct
+69 n cod invers
+69 n cod
complementar

n cod complementar pe 16 cifre binare.
Scderea se transform n adunare prin reprezentarea scztorului n cod invers sau
n cod complementar.
Scderea efectuat prin reprezentarea scztorului n cod invers presupune
urmtoarele observaii:
- dac rezultatul scderii este un numr negativ, acesta este reprezentat tot n cod
invers;
19
- dac apare transport de la poziia alocat semnului, acesta se va aduna la cifra cea
mai puin semnificativ a rezultatului.
Exemple:
1) S se efectueze 25 - 17, cu reprezentarea n cod invers a scztorului, pe 8 cifre
binare.
25 = 11001(2)
17 = 10001(2)
Modul de efectuare al operaiei este redat n figura 1.10.
+25 n cod direct
+17 n cod direct
1 1
-17 n cod invers
25+(-17)
generarea transportului
de la poziia de semn
+1
0
+8
Figura 1.10- Efectuarea scderii 25 - 17 pe 8 cifre binare utiliznd codul invers.

2) S se efectueze 17 - 25, cu reprezentarea n cod invers pe 8 cifre binare.
Efectuarea scderii este redat n figura 1.11.
+17 n cod direct
+25 n cod direct
0 1
-25 n cod invers
-8 reprezentat n cod invers

20
Figura 1.11- Efectuarea scderii 17 - 25 pe 8 cifre binare utiliznd codul invers.
Scderea efectuat prin reprezentarea scztorului n cod complementar impune

urmtoarele:
- dac rezultatul scderii este un numr negativ, acesta este reprezentat tot n cod
complementar;
- dac apare transport de la poziia alocat semnului aceasta se ignor.
Exemple:
1) S se efectueze 32 - 41 cu reprezentare n cod complementar a scztorului pe 8
cifre binare:
32 = 100000(2)
41 = 101001(2)
Efectuarea operaiei este redat n figura 1.12.
+41 n cod direct
+32 n cod direct
0 1
-41 n cod complementar
32 + (-41) = -9 reprezentat n
cod complementar
+1
Figura 1.12- Efectuarea scderii 32 - 41 pe 8 cifre binare n cod

complementar.
complimentar
2) S se efectueze 41 - 32 cu reprezentare n cod complementar a scztorului pe 8
cifre binare:
+32 n cod direct
Efectuarea operaiei este redat n figura0 1.13.

0 1
+41 n cod direct
0 0
-32 n cod complementar
+1
41 + (-32) = 9 generarea
transportului de la poziia de semn
se ignor
Figura 1.13- Efectuarea scderii 41 - 32 pe 8 cifre binare n cod
21
complimentar
1.2.3 Reprezentarea numerilor n virgul flotant (mobil)
Aceast form de codificare se utilizeaz pentru reprezentarea unor numere foarte
mari, foarte mici sau dac numerele au o parte fracionar. Pentru reprezntarea n virgul
flotant numrul este adus la o form normalizat (standart) n care exist o parte strict
subunitar (mantisa) care se nmulete cu o putere a lui 2 (exponentul). La mantis prima
cifr de dup virgul este strict diferit de zero.
N=1,f 2 e
unde,
N - numrul reprezentat n virgul mobil
f - reprezint partea fracionar a lui N
1,f - se numete msntisa i trbuie s respecte relaia de normalizare:
11,f<2
2 baza sistemului de numeraie
e reprezint exponentul bazei sistemului de numeraie
Rezult atunci, c pentru reprezentarea unui astfel de numr, biii unei locaii sunt
mprii n 4 grupe, pentru marcarea semnului mantisei, cifrelor prii fracionare ale
mantisei, semnului exponentului i a exponentului. Ca urmare, structura unei locaii cu n
poziii pentru nregistrarea mantisei i m poziii pentru nregistrarea exponentului. In cazul n
care lungimea registrului este 4 octei (4 bytes), adic de 32 bii, o reprezentare posibil n
binar (b = 2) este urmtoarea:
n care: m = 7 cifre binare

22
n = 23 cifre binare
Reprezentarea menionat poate fi mbuntit, prin introducerea conceptului de
caracteristic (C), deoarece este suficient s se exprime implicit numai semnul mantisei
(1,f), nefiind necesar un bit special pentru semnul exponentului (e).
Definim caracteristica, numarul C dat de relatia C = E + 127, observind ca prin

aceasta modalitate reusim sa indeplinim conditia
Mentionam ca modalitatea de calcul a caracteristicii depinde de formatul de

reprezentare al numarului ales. (in cazul de fata m = 7) Pentru mrirea capacitii de
reprezentare se poate mri numrul de bii rezervai exponentului sau se alege o baz mai
mare.
Exist mai multe formate de reprezentare n virgul mobil: formatul DEC, formatul
IBM, standardul IEEE(Institute of Electric and Electronic Egineering).
Baza de reprezentare este 2. Mantisa se reprezint n valoare absolut folosind tehnica cu bit
ascuns. Condiia de normalizare a mantisei este:
11,f<2
sau 1,00K0 10 1,f<1,11K1 2
Deoarece partea ntreag a mantisei este ntotdeauna 1, aceasta nu se mai reprezint n

calculator, reprezentndu-se numai cifrele de la dreapta virgulei.
Standardul IEEE definete trei formate:
- simpl precizie (32 bii);
- dubl precizie (64 bii);
- precizie extins (80 bii).
Formatul simpl precizie are un bit pentru semn, 8 bii pentru exponent i 23 bii
pentru mantis. Exponentul se reprezint n cod exces 12710. Precizia reprezentrii este
de 6 cifre zecimale.
23
Formatul cu
precizie extins se utilizeaz n interiorul unitilor aritmetice de virgul
mobil, la care programatorii nu au acces.

1.2.4 Operaii cu numere n reprezentate n virgul mobil
Adunarea i scderea a dou numere n virgul mobil se efectueaz astfel:
se compar cei doi exponeni pentru a-l determina pe cel mai mare;
se aliniaz mantisa numrului cu exponentul mai mic, prin deplasarea virgulei
corespunztor exponentului mai mare;

se adun (scad) mantisele aliniate atribuind exponentul comun;
se normalizeaz mantisa, eventual, concomitent cu modificarea exponentului.
Exemplu: S se efectueze suma numerelor zecimale 75 , 0 = x i 7 = y n virgul mobil,
cu mantis normalizat (subunitar), baza de reprezentare fiind 2.
Deoarece y are exponentul mai mare, x se va alinia corespunztor:
Nu este necesar normalizarea mantisei.
Operaiile de nmulire i mprire presupun:

adunarea (scderea) exponenilor;
nmulirea (mprirea) mantiselor;
eventuala normalizare a mantisei.
Exemplu: S se efectueze n virgul mobil nmulirea numerelor zecimale 5 = x , 9 = y .
Exerciii
24
1. Efectuai urmtoarele conversii ntre sisteme de numeraie:

a) 1101011 ( 2 ) = X (16 )
b) 101,10111 ( 2 ) = X (16 )
c) 10100,1101 ( 2 ) = X (16 )
d) 11,011001 ( 2 ) = X (8 )
e) 101111,0111 ( 2 ) = X (8 )
f) 174003 (8 ) = X ( 2 )
g) 67,24 (8 ) = X ( 2 )
h) F3A5 (16 ) = X ( 2 )
i) AB3D (16 ) = X ( 2 )
j) 15C,38 (16 ) = X ( 2 )
2. Convertii urmtoarele numere din octal n binar i hexazecimal:
a) 1023 (8 ) = X ( 2 ) = X (16 )
b) 16317 (8 ) = X ( 2 ) = X (16 )
c) 5436,15 (8 ) = X ( 2 ) = X (16 )
d) 761302 (8 ) = X ( 2 ) = X (16 )
e) 552273 (8 ) = X ( 2 ) = X (16 )
f) 13705,207 (8 ) = X ( 2 ) = X (16 )
3. Convertii urmtoarele numere din hexazecimal n binar i octal:
a) 1023 (16 ) = X ( 2 ) = X (8 )
b) ABCD (16 ) = X ( 2 ) = X (8 )
c) 9E36,7A (16 ) = X ( 2 ) = X (8 )
d) 7E6A (16 ) = X ( 2 ) = X (8 )
e) C350 (16 ) = X ( 2 ) = X (8 )
f) DEAD,BEEF (16 ) = X ( 2 ) = X (8 )
4. Convertii urmtoarele numere n sistemul zecimal:
a) 1101011 ( 2 ) = X (10 )
b) 10110111 ( 2 ) = X (10 )
25
c) 10100,1101 ( 2 ) = X (10 )
d) 12010 (8 ) = X (10 )
e) 7156 (8 ) = X (10 )
f) 174003 (8 ) = X (10 )
g) 67,24 (8 ) = X (10 )
h) F3A5 (16 ) = X (10 )
i) AB3D (16 ) = X (10 )
j) 15C,38 (16 ) = X (10 )
5. Efectuai urmtoarele conversii ntre sisteme de numeraie:
a) 125 (10 ) = X ( 2 )
b) 209 (10 ) = X ( 2 )
c) 13,2 (10 ) = X ( 2 )
d) 72,7 (10 ) = X ( 2 )
e) 3489 (10 ) = X (8 )
f) 97,14 (10 ) = X (8 )
g) 14,35 (10 ) = X (8 )
h) 23851 (10 ) = X (16 )
i) 57,190 (10 ) = X (16 )
j) 651,13 (10 ) = X (16 )
6. Scriei reprezentarea pe 8 bii prin modul i semn, n cod invers i
complimentar, a urmtoarelor numere zecimale: +15, +26, +32, -3, -49, -100.
26
2 Elemente de algebr boolean

2.1 Generaliti
Transferul, prelucrarea i pstrarea datelor numerice sau nenumerice n interiorul unui
calculator se realizeaz prin intermediul circuitelor de comutare. Aceste circuite se
caracterizeaz prin faptul c prezint dou stri stabile care se deosebesc calitativ ntre ele.
Strile sunt puse n coresponden cu valorile binare 0 i 1 sau cu valorile logice
adevrat i fals (din acest motiv se mai numesc i circuite logice). Pornind de la aceste
considerente, un domeniul al logicii matematice, (tiina care utilizeaz metode matematice
n soluionarea problemelor de logic) numit algebra logicii i-a gsit o larg aplicare n
analiza i sinteza circuitelor logice. Algebra logicii opereaz cu propoziii care pot fi
adevrate sau false. Unei propoziii adevrate i se atribuie valoarea 1, iar unei propoziii
false i se atribuie valoarea 0. O propoziie nu poate fi simultan adevrat sau fals, iar
dou propoziii sunt echivalente d.p.d.v. al algebrei logice, dac simultan ele sunt adevrate
27
sau false. Propoziiile pot fi simple sau compuse, cele compuse obinndu-se din cele simple
prin legturi logice de tipul conjunciei , disjunciei sau negaiei .
Bazele algebrei logice au fost puse de matematicianul englez George Boole (18151864) i ca urmare ea se mai numete i algebr boolean. Ea a fost conceput ca o metod
simbolic pentru tratarea funciilor logicii formale, dar a fost apoi dezvoltat i aplicat i n
alte domenii ale matematicii. n 1938 Claude Shannon a folosit-o pentru prima dat n
analiza circuitelor de comutaie.
Suportul matematic al tehnicii numerice l prezint algebra logic (boolean). Algebra
logic opereaz cu astfel de noiuni ca variabile i funcii. Spre deosebire de algebra
obinuit variabilele i funciile algebrei logice pot primi numai dou valori: 0 i 1.
Toate funciile logice se mpart n 2 categorii:
1. Funcii
logice elementare sunt funcii logice ce conin o singur operaie logic.
2. Funcii
logice compuse sunt funcii logice ce conin mai multe operaii logice.
2.2 Modurile de definire ale funciilor logice

Se cunosc urmtoarele moduri de definire ale funciilor logice:
a) Forma algebric a funciei prezint o expresie algebric ce const din operaii logice:
y x1 x 2 x 3
b) Metoda tabelelor de adevr funcia logic se definete sub forma unei tabele ce
conine toate combinaiile posibile ale variabilelor de intrare i valorile funciei care le
corespund:
y=f(x1,x2)
O tabel de adevr complet va conine 2n combinaii, unde n numrul de variabile
de intrare.
X1
X2
0
0
1
1
0
1
0
1
Y
0
0
0
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Y
0
0
0
0
1
1
1
1
28
c) Metoda circuitelor logice (metoda grafic) funcia logic se definete printr-un circuit
alctuit din elemente logice.
X1
&
X2
X3
&
Figura 2.1- Exemplu de circuit logic

Probleme:
1. Stabilete expresia funciei logice descris de urmtorul enun:
Pentru pornirea unui ascensor este necesar ca:
-ua ascensorului s fie nchis
-butonul de pornire s fie acionat
2. Considerm trei robinete X2,X1 si X0. Ne propunem s meninem un rezervor plin cu
ajutorul acestor trei robinete.
Stabilete expresiile funciilor logice descrise de urmtoarele enunuri:
a. Rezervorul poate fi meninut plin daca cel puin doua robinete sunt
deschise.
b. Rezervorul poate fi meninut plin daca cel puin un robinet este deschis.
c. Rezervorul poate fi meninut plin daca toate robinetele sunt deschise.
2.3 Funcii logice elementare

1) Funcia logic I
y = x1x2 x3 xn = x1 x2 x3 xn
29
X1
X1X2Y0
&
X2
0
1
10
1
0
10
0
0
1
a)
Elementul logic I
b)
Figura 2.2- Tabela de adevr (a) i reprezentarea simbolic a funciei logice I (b)
2) Funcia logic SAU
y = x1+x2++xn = x1x2xn
X1
X1X2Y0
Elementul logic SAU
X2
0
1
10
1
0
10
1
1
1
a)
b)
Figura 2.3- Tabela de adevr (a) i reprezentarea simbolic a funciei logice SAU (b)
3) Funcia logic NU
y x
X1X2Y0
Elementul logic NU
00
10
1
a)
b)
30
Figura 2.4- Tabela de adevr (a) i reprezentarea simbolic a funciei logice NU (b)
4) Funcia logic I NU
y x1 x 2 x 3 ...x n
a)
b)
X1
X1X2Y0
&
Elementul logic I-NU
X2
0
1
10
1
0
11
1
1
0
Figura 2.5 -Tabela de adevr (a) i reprezentarea simbolic a funciei logice I-NU (b)
5) Funcia logic SAU NU
y x1 x 2 ... x n
X1
X1X2Y0
X2
0
1
10
1
0
11
0
0
0
a)
Elementul logic
SAU-NU
b)
Figura 2.6- Tabela de adevr (a) i reprezentarea simbolic a funciei logice SAU-NU (b)
6) Funcia logic SAU -EXLUSIV
X1X2Y0
X1
0
1
10
1
0
10
1
1
0
X2
=1
y x1 x 2 ... x n
Elementul logic
SAU -EXLUSIV
31
a)
b)
Figura 2.7 -Tabela de adevr (a) i reprezentarea simbolic a funciei logice

SAU cu excludere (b)
7) Funcia logic ECHIVALEN
a)
b)
Figura 2.8- Tabela de adevr (a) i reprezentarea simbolic a funciei logice
ECHIVALEN (b)
Exerciii:
S se scrie tabelele de adevr pentru urmtoarele funcii logice:
a) F=
X2
X1 +
b) F=
X 2 X1 X 0
c) F =
X 2 X1 X 0 X1
d) F= X 2 ( X 1 +
X 2 X1
X0
X0
X 2 X1 X 0 + X 2
)+
X1
X0
X1 X 0
2.4 Legile algebrei logice

Deoarece variabilele i funciile n algebra logic pot primi doar dou valori, operaiile
logice comparativ cu operaiile algebrice posed alte proprieti. Operaiile logice se supun
urmtoarelor legi:
1) Legea asociativ
32
x + y + z = (x + y) + z = x + (y + z)
xyz = (xy)z = x(yz)
2) Legea comutativ
x+y=y+x
xy = yx
3) Legea distributiv
x(y + z) = xy + xz
x + yz = (x + y)(x + z)
4) Teorema lui Morgan
x y xy
xy x y
x y xy
xy x y
5) Legea absorbiei
x xy x
x x y x
6) Legea semiabsorbiei
7) Legea ncleierii
xy x y x
x y x
y x
8) Legea dublei negri
9) Legea repetrii (tautologiei)

x x x... x
x x x ... x
10)
Proprietile operaiilor cu constante i cu valori inverse

x0 x
x0 0
33
x x 1
xx0
x 11
x 1 x
Demonstrarea egalitilor de mai sus poate fi efectuat n dou moduri:

Metoda transformrilor echivalente conform creia se efectueaz transformri echivalente
ale prii drepte, stngi sau ale ambelor pri pn la obinerea unei identiti.
x y x z x x x y x z y z x1 y z yz x yz
Metoda induciei perfecte conform creia se alctuiesc tabele de adevr pentru ambele
pri ale expresiei. Dac ele coincid, expresia este adevrat.
x y x y
Exerciii:
Pe baza postulatelor algebrei booleene, demonstreaz urmtoarele egaliti:
A B A B A
A A B A B
A C B C A C
AB BC AC = A B
A BC+A B
+B
+A
C+ABC=(A+B)C
2.5 Formele canonice ale funciilor logice

Formele canonice prezint nite forme speciale ale funciilor logice ce permit de a
efectua unele aplicri practice. Se utilizeaz urmtoarele forme canonice:
a) Disjuncia elementar (sum logic elementar) reprezint disjuncia variabilelor cu
sau fr negaie.
De exemplu:
x1 x 2 ; x1 x 2 x 3
b) Conjuncia elementar (produs logic elementar) reprezint conjuncia variabilelor

cu sau fr negaie.
De exemplu:
x1 x 2 ; x1 x2 x3
34
c) Forma disjunctiv normal FDN reprezint disjuncia conjunciilor elementare.

De exemplu:
x1 x1 x 2 x1 x 3
d) Forma conjunctiv normal FCN reprezint conjuncia disjunciilor elementare.

De exemplu:
x1 x 2 x 1 x 2 x1 x3
e) Forma disjunctiv normal perfect FDNP reprezint o FDN n care fiecare

conjuncie conine toate variabilele funciei. Numrul de variabile ale funciei
reprezint rangul funciei.
De exemplu:
x1 x 2 x3 x1 x 2 x 3 x1 x 2 x3 f x1 x 2 x3
f) Forma conjunctiv normal perfect FCNP reprezint o FCN n care disjunciile

conin toate variabilele funciei.
De exemplu:
x1 x2 x3 x1 x 2 x 3 f x1 x2 x3
FDNP i FCNP pot fi obinute din acelai tabel de adevr.

Algoritmi de obinere a formelor canonice pe baza tabelului de adevr sau a diagramei
Karnaugh:
FCD
- se determin toate combinaiile variabilelor pentru care valoarea funciei este 1;
- se scriu mintermii corespunztori (o variabil apare nenegat dac are valoarea 1 i
negat dac are valoarea 0);
- se nsumeaz mintermii obinui anterior.
FCC
- se determin toate combinaiile variabilelor pentru care valoarea funciei este 0;
- se scriu maxtermii corespunztori prin nsumarea variabilelor (o variabil apare
nenegat dac are valoarea 0 i negat dac are valoarea 1);
- se nmulesc maxtermii obinui anterior.
X1
X2
0
0
1
1
0
1
0
1
1
0
1
0
35
Pentru a obine FDNP, n tabela de adevr se aleg rndurile n care funcia y are
valoarea 1. Fiecrui rnd ales i corespunde o conjuncie n care variabilele intr cu negare
dac au valoarea 0 i fr negare dac au valoarea 1.
y x 1 x 2 x1 x 2
Pentru a obine FCNP, n tabela de adevr se aleg rndurile n care funcia y are
valoarea 0. Fiecrui rnd ales i corespunde o disjuncie, n care variabilele intr cu negare
dac au valoarea 1 i fr negare dac au valoarea 0.
y x1 x 2 x 1 x 2
Exerciii
Scriei suma i produsul canonic pentru urmtoarele funcii logice:
a) F= X
1X 0
b) F= X
(1,2)
2 X1X 0
c) F= & X
d) F= & X
(2, 4, 6, 7)
2 X1X 0
(0, 1, 3, 4, 5)
3 X 2 X1 X 0
(0, 1, 2, 8, 10, 12, 15).
2.6 Minimizarea funciilor logice

Prin minimizarea funciilor logice se nelege aducerea funciei logice la una din cele
mai simple forme posibile. Aceasta permite de a obine cea mai simpl structur a
dispozitivului numeric proiectat, de a micora dimensiunile lui, numrul de microcircuite
utilizate, consumul de energie.
Minimizarea poate fi efectuat prin cteva metode:
1) Metoda analitic conform creia se efectueaz transformri echivalente ale funciei
logice folosind proprietile operaiilor logice.
2) Metoda tabelelor Karnaugh.
3) Metoda Quine-Mc Cluskey
36
2.6.1 Minimizarea prin metoda analitic

Minimizarea prin metoda analitic are acelai domeniu de aplicabilitate ca i cea
realizat cu ajutorul diagramei VK.
Minimizarea de tip disjunctiv pornete de la FCD n care se grupeaz termenii care
difer prin valoarea logic a unei singure variabile (proprietatea de distributivitate), dup
care se elimin variabila care este n disjuncie cu negata sa (principiul terului exclus).
Exemplu: Etapele minimizrii prin metoda analitic sunt:
- gruparea perechilor de termeni P1P2, P3P4 i P4P5, dnd factor comun grupurile de
variabile comune; observm c termenul P4 a fost "prins" n dou grupri, ceeace
echivaleaz cu scrierea sa de dou ori, fapt permis de principiul idempotenei;
- eliminarea parantezelor pe baza principiului terului exclus;
- gruparea termenilor elementari P12 P45, dnd factor comun variabila comun x2;
- eliminarea parantezelor (principiul terului exclus);
- scrierea FMD.
Schematic, etapele minimizrii sunt prezentate mai jos:
yFCD =
x x + X 3x2 X 1 + x3 X 2x1 + x3x2x1 + x3x2 X 1;
X 3 2 1
P1
P2
P3
P4
P5
x x
x x
x x
x ( 1 1 ); x3x1 ( 2 2 ); x3x2 ( 1 1 )
3 2
P12= x
x2
P34=x3x1
P45=x3x2
x x
P1245 = ( 3 3 )x2
1
yFMD = x2 + x3x1.
Exerciii:
S se minimizeze prin metoda analitic urmtoarele funcii logice:
37
F=(A+BC)(A+CD)
2.6.2 Minimizarea funciilor logice cu ajutorul diagramei Karnaugh.

Analizm un exemplu n care este aplicat metoda tabelelor Karnaugh.
Fie funcia y:
y x1 x 2 x1 x 3 x 2 x 3
Pentru a efectua minimizarea funciei se efectueaz urmtoarele operaii:

A.
Se alctuiete tabela de adevr a funciei logice:
X2 X3
X1
00
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
01
11
10
Y
0
0
0
0
1
1
1
1
B.
Se alctuiete
tabela Karnaugh:
A.
n tabela Karnaugh se alctuiesc contururi.

Regulile de alctuire:
contururile trebuie s fie dreptunghiulare i s conin 2K celule, k=0,1,2,
numrul de contururi trebuie s fie minim, iar suprafaa lor maxim;
o celul poate intra n mai multe contururi; toate celulele cu valoarea dat a funciei
trebuie s intre mcar ntr-un contur;
celulele opuse de la marginile tabelei se consider vecine;
Funcia poate fi obinut n FDN sau FCN.
Pentru FDN tabela Karnaugh va avea urmtorul aspect:
38
Iar pentru FCN, tabela Karnaugh are aspectul:

X2 X3
X1
00
0
1
C.
01
11
10
Se alctuiete funcia minimizat.

De exemplu pentru FDN, fiecrui contur i corespunde o conjuncie ce conine acele
variabile, care nu-i schimb valoarea pentru celulele conturului. Variabila intr fr negare
dac are valoarea 1 i cu negare dac este 0 .
y x1 x 2 x 3
Iar pentru FCN , fiecrui contur i corespunde o disjuncie n care intr acele
variabile, care nu-i schimb valoarea pentru celulele conturului. Variabila intr fr negare
dac are valoarea 0 i cu negare dac are valoarea 1.
y x1 x 2 x1 x 3 x1 x1 x1 x 2 x1 x 3 x 2 x 3 x1 1 x 2 x 3 x 2 x 3 x1 x 2 x 3
2.6.3 Cazuri particulare

1) Minimizarea funciei de 4 variabile.
Diagrama Karnaugh :
39
FDN:
FCN:
y x 2 x 3 x 4 x1 x 3 x 4
y x 2 x3 x 4 x1 x 2 x3 x 2 x 3 x 4
Pentru funcii cu mai multe variabile (5,6..), diagrama Karnaugh se obine grupnd
variabilele n modul cel mai eficient. La repartizarea valorilor variabilelor, trebuie respectat
urmtoarea regul: dou celule vecine trebuie s difere printr-o singur variabil.
Exerciii:
S se minimizeze cu diagrama Karnaugh urmtoarele funcii logice:
n=3
a) F=1 pentru combinaiile:5, 6, 7.
b) F=1 pentru combinaiile:1, 4, 5, 6.
c) F=1 pentru combinaiile:0, 4, 6.
n=4
a) F=1 pentru combinaiile:3, 7, 8, 9, 12, 13, 15.
b) F=1 pentru combinaiile:2, 3, 6, 7, 10, 11, 13, 14, 15.
c) F=1 pentru combinaiile:0, 1, 4, 2, 8, 10, 12.
2) Minimizarea funciilor logice necomplet definite.
Funciile logice necomplet definite sunt acele funcii, pentru care tabela de adevr conine
mai puin de 2n combinaii ale variabilelor de intrare. Aa funcii logice se utilizeaz n cazul
descrierii modului de funcionare a unor dispozitive pentru care lipsesc unele combinaii ale
semnalelor de intrare. Pentru aceste combinaii, valorile funciei nu sunt cunoscute i ele nu
se introduc n tabela de adevr. Minimizarea funciilor logice necomplet definite are
urmtoarele particulariti:
Alctuim tabela de adevr i diagrama Karnaugh:
40
X1
X2
X3
X4Y0
0
0
0
1
1
10
0
1
0
0
0
10
1
0
0
1
1
11
0
0
0
0
1
11
1
1
0
0
0
1
X3
X1X2X4
0001111000
01
11
X1X1 1XXX
10
XX1X 0X00
Funcia minimizat poate fi obinut n forma FDN sau FCN. Se presupune c celulele libere
conin acea valoare a funciei care e necesar pentru alctuirea unui sistem optim de
contururi.
FDN:
FCN:
y x1 x 2
y x1 x 2
Exerciii:
S se minimizeze cu diagrama Karnaugh urmtoarele funcii logice:
n=3
a) F=1 pentru combinaiile: 0, 2, 5.
F= pentru combinaiile: 3, 4, 6, 7.
n=4
a) F=1 pentru combinaiile: 0, 1, 2, 8, 9, 10, 11.
F= pentru combinaiile: 4, 5, 6, 12, 14, 15.
41
b) F=1 pentru combinaiile: 0, 1, 4, 8, 13, 14, 15.

F= pentru combinaiile: 2, 5, 10, 11.
c) F=1 pentru combinaiile: 0, 1, 2, 4, 8, 9, 10
F= pentru combinaiile: 5, 6, 15.
2.6.4 Minimizarea funciilor logice prin metoda Quine-Mc Cluskey
n cazul n care numrul de variabile este mai mare dect 6 se utilizeaz metoda de
minimizare Quine-Mc Cluskey. Aceast metod are avantajul c algoritmul este uor de
implementat pe calculator. Pentru prezentarea metodei vom lua ca exemplu funcia:
f = (0, 2, 3, 5, 7, 8, 10, 11, 13, 15)
Etapele de minimizare sunt:
1. Se grupeaz termenii canonici astfel nct termenii din fiecare grup s conin
acelai numr de 1, respectiv 0.
2. Se compar fiecare termen dintr-o grup cu toi cei din grupa urmtoare, aplicnd
relaia de reducere: x1x2 + x1x2 = x1. Se grupeaz termenii care difer printr-o singur
variabil (o singur poziie binar). Termenul obinut prin combinare va conine pe
poziia respectiv semnul -.
42
n continuare se repet procedeul de comparare pn cnd nu mai este posibil nici o

reducere.
Comparare
Rezultatul comparrii
ntre IP
x1
x2
x3
x4
0, 2, 8, 10
2, 3, 10, 11
3, 7, 11, 15
5, 7, 13, 15
Termenii rezultani, (0, 2, 8, 10), (2, 3, 10, 11), (3, 7, 11, 15) i (5, 7, 13, 15) se
numesc implicani primi IP.
Se aleg acei implicani primi IP care asigur acoperirea minimal a termenilor
canonici TC. Pentru aceasta se construiete un tabel de acoperire, n care pe coloane se
noteaz termenii canonici TC, iar pe linii implicanii primi IP. n intersecii se noteaz
acei termeni canonici TC acoperii de fiecare implicant prim IP.
43
Unii dintre implicanii primi sunt implicani primi eseniali pentru c acoper cel puin
un termen canonic al funciei, care nu este acoperit de alt implicant prim. Implicanii primi
eseniali vor face parte n mod obligatoriu din expresia minimizat a funciei. n cazul nostru
implicani primi eseniali sunt (0, 2, 8, 10) i (5, 7, 13, 15). Pentru termenii canonici care au
rmas neacoperii, 3 i 11, se observ c pot fi alei 2 implicani primi, (2, 3, 10, 11) i (3, 7,
11, 15), deci exist 2 soluii de minimizare.
f = (0, 2, 8, 10) + (5, 7, 13, 15) + (2, 3, 10, 11) = x2x4 + x2x4 + x2x3 i
f = (0, 2, 8, 10) + (5, 7, 13, 15) + (3, 7, 11, 15) = x2x4 + x2x4 + x3x4
3 Circuite logice combinaionale

3.1 Circuite logice combinaionale(CLC)
CLC reprezint circuite logice combinaionale, la care semnalul de ieire ntr-un
moment dat de timp depinde numai de semnalele de intrare n acest moment de timp i nu
depinde de starea precedent a dispozitivului.
Reprezentarea funcional este artat n figura 3.1.
X1
X2
CLC
Y1
Y2
.
.
.
Xn
Yn
Figura 3.1- Reprezentarea funcional a unui CLC

Principiul funcionrii. Descrierea funcionrii unui CLC poate fi efectuat prin
urmtoarele metode:
44
metoda algebric se alctuiete un sistem de ecuaii logice care determin dependena

tuturor semnalelor de ieire de cele de intrare ale dispozitivului.
y1 f1 x1 , x2 ,..., xn
y f x , x ,..., x
2 2 1 2 n
ym f m x1 , x2 ,..., xn
unde: f1, f2,,fm funcii logice
metoda tabelar se alctuiete o tabel de adevr care conine toate semnalele de intrare
i toate semnalele de ieire.
X1
X2
. . .
0
0
1
0
0
1
. . .
. . .
. . .
0
1
1
1
1
1
0
0
1
. . .
. . .
. . .
. . .
Y
n
0
1
0
metoda circuitului logic, alctuit din elemente logice care are un anumit numr de
intrri i ieiri.
Clasificarea CLC sunt de dou categorii:
I. CLC tipice dispozitive cu un mod de funcionare standard, ce se produc sub form de

microcircuite integrate i pot fi utilizate dup necesitate la proiectarea dispozitivelor
numerice.
Descrierea lor tehnic se gsete n ndrumare, iar dispozitivele numerice proiectate pot fi:
codificatoarele,
decodifictoarele,
multiplexoarele,
demultiplexoarele,
sumatoarele
combinaionale, etc.
II. CLC specializate sunt dispozitive ce au un algoritm special de funcionare i se
elaboreaz dup o metodic special. Ele pot fi realizate practic dup necesitate. Ele se
proiecteaz pe baza DNC tipice i se utilizeaz numai n unele domenii.
3.2 Sinteza circuitelor logice combinaionale

Sinteza c.l.c. pornete de la funcia pe care trebuie s o
ndeplineasc circuitul i
i propune obinerea unei variante (minimale) a structurii acestuia.
45
Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i, n final,

desenarea schemei circuitului.
Dup modul n care este scris funcia, implementarea se poate face n diverse variante
dintre care menionm:
a) cu orice combinaie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considernd funcia:
Y A B = A B +A B
(3.1)
i tabelul ei de funcionare, tabelul 3.1, ne propunem s realizm sinteza circuitului

corespunztor n mai multe variante.
Tabelul 3.1 -Tabelul de adevr al funciei XOR
a) Sinteza utiliznd mai multe tipuri de circuite logice elementare

Pornind de la tabelul 3.1, observm c forma canonic disjunctiv (FCD) a funciei
este cea exprimat de relaia 3.1
Procednd similar, dar utiliznd forma canonic conjunctiv (FCC), obinem:
Y A B A B
(3.2)
care n urma implementrii conduce la circuitul din figura 3.2.
A+B
A
B
Y A B A B
AB
B
46
Figura 3.2 -O alt variant de implementare a XOR-ului

b) Sinteza numai cu pori NAND
Aplicnd De Morgan asupra FCD, relaiei 3.1 obinem:
(3.3)
Y AB AB AB AB
a crei implementare poate fi realizat numai cu NAND-uri i conduce la circuitul din figura
3.3.
+Vc
c
Figura 3.3 -Implementarea XOR-ului numai cu NAND-uri

c) Sinteza numai cu pori NOR
Aplicnd De Morgan asupra FCC, rel aia 3.2 obinem:
Y A B A B A B A B
(3.4)
a crei implementare poate fi fcut numai cu NOR-uri i conduce la circuitul din figura 3.4.
A
Y
Figura 3.4 -Implementarea XOR-ului numai cu NOR-uri

n cele ce urmeaz, ne propunem prezentarea sintezei celor mai importante circuite
logice combinaionale utilizate n electronica digital.
47
Aplicaii
1. S se implimenteze funcia logic:
F= X 1 X 0 +
X1X 0
utiliznd:
a) pori logice I, SAU i NU
b) pori logice I-NU
c) pori logice SAU-NU.
2. S se minimizeze prin metoda analitic funcia logic:
F= X 2
X1 X 0
+ X2
X1
X 0 + X 2 X1 X 0
i s se deseneze schema logic utiliznd:

a) pori logice I, SAU i NU
b) pori logice I-NU
c) pori logice SAU-NU.
3.
Pentru funcia logic de trei variabile (care ia valoarea 1 pentru combinaiile 1, 2,

3, 5) se cere:
a) s se minimizeze i implimenteze schema logic cu pori logice de baz.
b) s se minimizeze cu ajutorul diagramei Karnaugh (gruparea unitilor) i s se
realizeze schema logic numai cu pori logice I-NU.
c) s se minimizeze cu ajutorul diagramei Karnaugh (gruparea zerourilor) i s se
realizeze schema logic numai cu pori logice SAU-NU.
4. S se implimenteze cu pori logice I-NU funcia logic care ia valoarea 1 pentru

combinaiile 0, 2, 4, 6, 9, 11, 13, 15:
a) n form neminimizat.
b) n form minimizat cu diagrama Karnaugh.
5. S se implimenteze cu pori logice SAU-NU funcia logic care ia valoarea 0 pentru
combinaiile 0, 1, 3, 6, 10, 11, 14, 15:
c) n form neminimizat.
d) n form minimizat cu diagrama Karnaugh.
48
6. S se proiecteze un circuit combinaional care s detecteze numerele divizibile cu 3, numerele mai mari sau egale cu 7 i numerele mai mici sau egale cu 4.
7. S se proiecteze un circuit logic combinaional cu pori SAU-NU care s
detecteze majoritatea de 1 din 3 bii.
3.3 Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale care permit transformarea
unui cod binar n altul.
Schema bloc a unui convertor de n / m bii este prezentat n figura 3.5.
I0
Cod binar I1
iniial
.
.
.
.
.
.
In-1
Convertor
de cod
iniial
.
.
.
O0
O1 Cod binar
final
.
.
.
Om-1
Figura 3.5 - Schema bloc general a unui convertor de cod

Convertorul de cod binar natural Gray
Schema bloc a unui convertor pe 4 bii din cod binar natural n cod Gray pentru n = m
= 4 i este prezentat n figura 3.6.
G0
B0
Cod binar B1
natural B
2
B3
Convertor
de cod
Cod binar
reflectat
G2 (Gray)
G1
G3
Figura 3.6 - Schema bloc a convertorului de cod "binar natural - Gray"

49
Dup cum rezult i din tabelul de adevr, tabelul 3.2, codul binar reflectat (Gray) se
obine din codul binar natural astfel:
G0 - repet primele 2 locaii ale lui B0, dup care se reflect din 2 n 2 locaii;
G3 - repet B3.
Tabelul 3.2 - Tabelul de adevr al convertorului de cod "binar natural - Gray"
B3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Binar natural
B2
B1
B0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Gray
G2
G1
0
0
0
0
0
1
0
1
1
1
1
1
1
0
1
0
1
0
1
0
1
1
1
1
0
1
0
1
0
0
0
0
G3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
G0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
Pornind de la tabelul 3.2, alctuim diagramele VK pentru G3, G2, G1 i G0, figura 3.7.
B1B0
B3B2
11
01
00
B1B
10
B3B0
00
00
01
01
00
01
11
10
11
11
10
10
B1B
B3B0
00
G3 =
01
B
3
00
2
11
10
BG12B B2 B3 B2 B3
00
B2 01B3 11
B3B20
00
10
01
(a)1
01
11
11
10
10
(b)
G1 B1B2 B1B2
G 0 B1 B 0 B1 B0
= B1 B2
B 0 B1
50
(c)
(d)
Figura 3.7 - Diagramele VK corespunztoare funciilor de ieire ale convertorului

Dup minimizare, obinem urmtoarele expresii:
G 3 B3 ; G 2 B2 B3; G1 B1 B2 ; G 0 B0 B1,
(3.5)
a cror implementare conduce la schema din figura 3.8.

+ Vcc
B3
G3
G2
B2
B1
G1
B0
G0
Figura 3.8 - Schema logic minimal a convertorului de cod "binar natural - Gray"
Aplicaii:
S se proiecteze un convertor de cod BCD- cod Gray:
a) cu pori logice I-NU.
b) cu pori logice SAU- NU.
3.4 Codificatoarele
Codificatorul reprezint un CLC destinat pentru transformarea unui cod unitar ntrun cod binar regulat.
Ieiri
(cod binar)
Intrri
(cod unitar)

X1
X2
.
.
.
Cmpul intrrilor
.
.
.
XmCDY1
.
.
.
51
Cmpul ieirilor
.
.
.
Yn
Cmpul ieirilor
Figura 3.9- Reprezentarea funcional a unui CD

m = 2n
m numrul de intrri;
n numrul de ieiri;
Lum ca exemplu un codificator cu 8 intrri i respectiv 3 ieiri. Tabela de adevr are
aspectul urmtor:
X0 X1 X2
1 0 0
0 1 0
0 0 1
0
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
X7 Y0 Y1 Y2
0 0 0 0
0 0 0 1
0 0 0 0
1
Alctuirea funciilor logice ce descriu semnalele de ieire se face de obicei prin

utilizarea formelor canonice (FDNP i FCNP).
De exemplu FDNP va fi:
Y 0 =X 4 +X5 +X6 +X7
Y1 =X2 +X3+X6+X7
Y2 =X1+X3+X5+X7
Celelalte variabile care se scriu cu negare, automat vor fi egale cu 1.
Circuitul logic este reprezentat n figura 3.10.
X5
X6
X7
X8
X3
X4
X7
X8
X2
X4
X6
X8
Y1
Y2
Y3
52
Figura 3.10 - Circuitul logic a unui codor

Codificatorul prioritar este un codificator care are mai multe intrri active simultan i
la ieire se obine cuvntul de cod care corespunde intrrii care este cea mai prioritar.
Prioritatea crete de la cifra 0 nspre cifra 9.
3.5 Decodificatoare
Decodificatorul prezint un CLC destinat pentru transformarea unui cod binar
regulat ntr-un cod unitar.
Reprezentarea funcional este prezentat n figura 3.11.
X1
X2
.
.
.
.
.
.
.
.
.
DCY
m 2n 1
Xn
2
Figura 3.11 - Reprezentarea
funcional a unui DC
.
.
.
Dup numrul ieirilor decodificatoarele pot fi de dou tipuri:

Ym
1.
DC complete, pentru care numrul de ieiri satisfac relaia: m=2n.
2.
DC necomplete, pentru care numrul de ieiri este: m<2n.

Tabela de adevr pentru DC cu 3 intrri i 8 ieiri are aspectul:
FCD pentru
X2X1X0Y0Y1Y2Y3Y4Y5Y6Y70
0
0
0
1
1
1
10
0
1
1
0
aceast tabel va0avea forma:
1
10
1
0
1
53
1
0
11
0
Y0 = 0X 2 X 1 X 0 ; Y1 = X 2 X 1 X0
0
Y2 0= X 2 X1 X 0 ; Y3 = X 2 X1X0
0
X 1 X 0 ; Y5 = X2 X 1 X0
Y4 =X2
0
00
Y6 =1 X2 X1 X 0 ; Y7 = X2 X1 X0
0
Funciile obinute pot fi implementate
n mai multe moduri.
0
0
0
0
00
0
1
0
0
Decodificatorul BCD - 7 segmente
prezint schema bloc din figura 3.12,
0
0
A0 A1 A2 A00
3
0
0
DCD
1
BCD - 7 sgm 0
0
....
0
.
.
.
.
00
g
a b
0
0
0
Figura 3.12 - Schema bloc
a unui decodificator BCD - 7 segmente.
1
0
accept un cod de intrare BCD i produce
ieirile adecvate pentru selectarea segmentelor
0
00 reprezentarea numerelor zecimale 0, 1, .., 9.
unui digit cu 7 segmente utilizat pentru
0
0
Dac cele 7 ieiri ale decodificatorului
sunt active n stare sus, ele se noteaz cu a, b,
0
, g i vor comanda un display cu 701 segmente, figura 3.13 a, n care LED-urile se afl n
0
conexiune catod comun (KC), figura
3.13 b.
00
0
Dac ieirile decodificatorului0 sunt active n stare jos, ele se noteaz cu a , b,..., g i
0
vor comanda un digit ale crui LED-uri
se afl n conexiune anod comun (AC), figura 3.13
0
0
c.
1
00
Este uor de neles faptul c,0n condiiile n care LED-urile au catozii legai
0
mpreun (KC) i conectai la mas,0singurul potenial care, aplicndu-se pe anozi, poate
0
deschide LED-urile, este +VCC, deci01 logic.
0
Un raionament similar poate fi1 fcut pentru conexiunea AC.
3.6 Decodificatorul BCD - 7 segmente
a
f
.
.
.
b
.
.
.
.
.
.
.
.
.
54
KC (la mas)
AC (la +VCC)
(a)
(b)
(c)
Figura 3.13 - Display-ul cu 7 segmente.

a) notarea segmentelor; b) schema electric pentru KC; c) schema electric pentru AC.
Ca i n cazul celorlalte circuite logice combinaionale studiate pn n prezent, ne
propunem s realizm sinteza unui decodificator BCD - 7 segmente cu componente discrete.
n acest scop, alctuim tabelul de adevr al decodificatorului, tabelul 3.3, trecnd n
prima coloan numerele zecimale de la 0 la 15, n coloanele 2 5 combinaiile logice de
intrare corespunztoare numerelor zecimale din prima coloan (cod binar natural), iar n
urmtoarele 7 coloane ieirile a, b, , g, active n 1 logic.
Se completeaz, linie cu linie, cele 7 coloane corespunztoare funciilor de ieire, astfel
nct segmentele activate s formeze cifra nscris n prima coloan a tabelul 3.3, conform
corespondenei din figura 3.14.
Tabelul 3.3- Tabelul de adevr al decodificatorului BCD 7 segmente
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
X3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
X1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
a
1
0
1
1
0
1
1
1
1
1
x
x
x
x
x
x
b
1
1
1
1
1
0
0
1
1
1
x
x
x
x
x
x
c
1
1
0
1
1
1
1
1
1
1
x
x
x
x
x
x
d
1
0
1
1
0
1
1
0
1
1
x
x
x
x
x
x
e
1
0
1
0
0
0
1
0
1
0
x
x
x
x
x
x
f
1
0
0
0
1
1
1
0
1
1
x
x
x
x
x
x
g
0
0
1
1
1
1
1
0
1
1
x
x
x
x
x
x
De exemplu, combinaiei binare 0000 i corespunde n zecimal cifra 0 a crei

vizualizare presupune aprinderea LED-urilor a, b, c, d, e i f, deci activarea prin 1 logic a
liniilor de ieire corespunztoare ale decodificatorului. Prin urmare, se completeaz prima
55
linie a tabelului 3.3 cu 1 logic, exceptnd locaia corespunztoare ieirii g, care rmne n 0
logic.
Se procedeaz similar pentru toate combinaiile binare corespunztoare numerelor de la
0 la 9.
0 1 2 3 4
5 6 7 8 9
Figura 3.14- Vizualizarea cifrelor zecimale pe un display cu 7 segmente

Pentru combinaiile binare care corespund numerelor de la 10 la 15, interzise n BCD,
starea ieirilor decodificatorului este indiferent, situaie pe care o marcm prin x n
tabelul 3.3.
Observm c funciile de ieire a, b, , g, corespunztoare celor 7 segmente, sunt
incomplet definite, fapt de care va trebui s inem seama n procesul de minimizare.
Se completeaz diagramele Veitch-Karnaugh ale celor 7 funcii de ieire, figura 3.15,
i se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se constat c
locaiile care conin 0 logic sunt mai puine.
X1X
00
X3X0 2
00
01
11
01
10
X1X
00
X3X0 2
10
01
10
11
10
(a)
11
10
01
01
01
X1X0
X3X2
01
0
x
11
10
01
0
x
(b)
11
10
0
x
(d)
X1X
00
X3X2
X1X
00
X3X0 2
01
11
01
11
11
10
10
10
00
(c)
00
11
00
00
11
X1X0
00
X3X2
10
00
01
11
10
01
56
(e)
(f)
X1X0
X3X2
00
00
01
11
01
10
0
x
11
10
(g)
Figura 3.15- Diagramele VK corespunztoare celor 7 segmente .
Observaie: Locaiile libere din diagramele VK sunt cele n care n mod normal ar
fi trebuit nscris valoarea logic 1. Din motive de simplitate a desenului i uurin a
gruprilor, locaiile respective au fost lsate libere.
X3
X2
X0
X1
A 3 A 2 A1
aFMC
bFMC
gFMC
Figura 3.16 - Schema sintetizat a decodificatorului BCD 7 segmente.

Expresiile formelor minimale conjunctive sunt
a FMC A3 A 2 A1 A0 A 2 A1 A0 ;
b FMC A 2 A1 A0 A 2 A1 A0 ;
g FMC A3 A 2 A1 A 2 A1 A0 ,
iar implementarea lor conduce la schema decodificatorului BCD 7 segmente din figura
3.16.
57
3.7 Comparatoare numerice

Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative a dou
numere exprimate n cod binar.
Schema bloc a unui comparator de n bii este prezentat n figura 3.17.
A0
A1
.
.
.
A<B
.
.
.
An-1
B0
B1
.
.
.
COMPARATOR
A=B
A>B
.
.
.
Bn-1
Figura 3.17- Schema bloc a unui comparator de n bii.

3.7.1. Comparatorul numeric de un bit
n figura 3.18 este prezentat schema bloc a comparatorului numeric de 1 bit.
A k < Bk
Ak
COMPARATOR
Bk
Ak = Bk
Ak > Bk
fik (Ak inferior lui Bk)

fek (Ak egal cu Bk)
fsk (Ak superior lui Bk)
Figura 3.18 - Schema bloc a comparatorului de 1 bit.

Compararea celor dou numere de cte un bit fiecare, permite definirea urmtoarelor
funcii, tabelul 3.4:
- funcia de inferioritate,
fi k A k Bk
, care ia valoarea logic 1 numai cnd Ak<Bk, adic
atunci cnd Ak=0 i Bk=1;

- funcia de egalitate,
f e k A k Bk
, care ia valoarea logic 1 numai cnd Ak=Bk, adic fie
Ak=Bk=0, fie Ak=Bk=1 logic;

- funcia de superioritate,
f s k A k Bk
, care ia valoarea logic 1 numai cnd Ak>Bk.

58
A k B k 1 pentru A k B k ;
Sintetic, putem scrie: A k B k 1 pentru A k = B k ;

A B 1 pentru A B ,
k k
k
k
relaii care ne ajut s construim tabelul de funcionare al comparatorului de 1 bit, tabelul

3.4.
Tabelul 3.4 -Tabelul de funcionare al comparatorului de 1 bit
fik
fek
fsk
Ak
Bk
Ak Bk
Ak B k
Ak B k
Ak<Bk
Ak=Bk
Ak>Bk
Pornind de la tabelul de funcionare, tabelul 3.4, n care coloanele 3, 4 i 5 reprezint

ieirile comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n urma comparrii, se
obine varianta de implementare din figura 3.19.
+Vcc
fik
Ak
Bk
fek
fsk
Figura 3.19 - Schema logic a comparatorului de 1 bit.

3.7.2 Comparatorul numeric de 4 bii
Se poate obine prin interconectarea a patru comparatoare de un bit.
Cele dou numere de cte 4 bii fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
59
B = 23B3+22B2+21B1+20B0.
Procesul comparrii ncepe cu biii cei mai semnificativi. Astfel, pentru a avea A<B
este necesar ca:
sau A3 < B3,
sau A3 = B3 i A2 < B2,
sau A3 = B3 i A2 = B2 i A1 < B1,
sau A3 = B3 i A2 = B2 i A1 = B1 i A0 < B0.
Rezult funcia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0.
(3.6)
Pentru A = B este necesar ca:

A3 = B3 i A2 = B2 i A1 = B1 i A0 = B0.
Rezult funcia:
Fe = fe3fe2fe1fe0.
(3.7)
Pentru A > B este necesar ca:

sau A3 > B3,
sau A3 = B3 i A2 > B2,
sau A3 = B3 i A2 = B2 i A1 > B1,
sau A3 = B3 i A2 = B2 i A1 = B1 i A0 > B0.
Rezult funcia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0.
(3.8)
ntruct relaiile 4.16, 4.17 i 4.18 nu pot fi adevrate simultan, se poate scrie c
oricare din cele 3 relaii este adevrat dac celelalte dou sunt false:
Fi Fe Fs;
(3.9)
Fe Fi F s;
(3.10)
Fs Fi Fe .
(3.11)
Prin urmare, teoretic este suficient obinerea a dou din relaiile 3.6, 3.7 i 3.8, a treia
rezultnd (cu numai dou invesoare i o poart I) dintr-una din relaiile 3.9, 3.10 sau 3.11.
Practic, se implementeaz toate relaiile 3.6, 3.7 i 3.8, pentru a nu aprea diferene de timpi
de propagare.
60
fi3
fe
fe23
fe1
fi
Fe'0
fe3
fi2
fe3
fe2
fi1
fe3
fe
fe12
fi0
fe
fe23
fe
fi01
Fi'
Fi
A<
B
b)
Fe
A=B
Bb)
Fi
Fe
Fs
A>
B
Fi'
Fs''
a)
c)
Figura 3.20 - Schemele logice simplificate ale funciilor

de ieire ale comparatorului de 4 bii
n figura 3.20 este prezentat implementarea funciilor Fi, figura 3.20 a, i Fe, figura
3.20 b, cu observaia c circuitul corespunztor lui Fs poate fi realizat de maniera din
fig3.20a (evident cu alte mrimi de intrare) sau de maniera din figura 3.20 c (vezi relaia
3.11).
Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile comparatorului de 4
bii de rang inferior.
Problem:
Un comparator de doi bii primete dou numere de doi bii A=a 1 a 0 i B=b 1 b 0 . Proiectai
cu pori logice I, SAU i NU un circuit al crei ieire s fie 1 logic dac A>B.
3.8 Multiplexoare i demultiplexoare

n tehnica numeric, multiplexoarele (MX) i demultiplexoarele (DMX) se utilizeaz n
calitate de comutatoare comandate, adica dirijate prin intermediul unui cod numeric fr
intervenie mecanic.
3.8.1 Multiplexoarele
Multiplexoarele prezint CLC pentru selectarea unui semnal numeric din mai multe
semnale i transmiterea lui pe un singur canal, cu ajutorul unui cod binar de comand.
61
Intrri
Intrri de informaiselectare onale

X
.0
.
.
Ieire
Xn-1MS
(MUX)YYS
.
.
.
m-1
Figura 3.21- Reprezentarea funcional a unui MS
n 2m
n numrul intrrilor informaionale
m numrul intrrilor de selectare(adrese)
Proiectarea structurii interne a unui MUX.
Fie c avem un MUX cu 4 intrri de baz i 2 intrri de comand, atunci obinem
urmtoarea tabel de adevr:
Y= X 0
S1 S 0
S1
S0
0
0
1
1
0
1
0
1
X0
X1
X2
X3
+X 1
S1
S 0 +X 2 S 1
S0
+X 3 S 1 S 0
MUX ndeplinete funcia unui comutator mecanic. Contactul mobil (figura 3.22) nu
trebuie schimbat manual, deoarece n MP avem dirijare prin comand.
X0
X1
X2
Xn-1
S0 - Sm-1
Figura 3. 22-Reprezentarea schematic a unui comutator mecanic

Structura intern a MUX este prezentat n figura 3.23
62
X0
&
X1
&
1
X2
&
X3
&
Analog
(mecanic)
DC
K0
S0
S1
Figura 3.23 - Structura intern a unui MUX

K3
Probleme:
1. S se implementeze un MUX4:1 cu MUX2:1 (extinderea capacitii de multiplexare)

2. S se implementeze funcia f, dat prin tabelul de adevr, cu: un MUX8:1, un
MUX4:1 i un MUX2:1.
3. S se implementeze cu MUX4:1 i apoi cu MUX2:1 funcia care ia valoarea 1 pentru

combinaiile:0, 4, 5, 8, 9, 10, 12, 14.
3.8.2 Demultiplexoarele
Demultiplexoarele DNC pentru transmiterea unui semnal pe unul din cteva canale
de ieire. Alegerea canalului de ieire se efectueaz cu ajutorul unui cod de comand.
Intrri de
selectare
Intrare
informaional
X1DM
DMS
(DMUX)Y1
Y2
.
.
n .2m
YnS1
S2
.
Ieiri
informaionale
63
Sm
Figura 3.24- Reprezentarea funcional a unui DMS

Tabela de adevr are aspectul:
S1
S0
Y3
Y2
Y1
Y0
0
1
0
0
0
0
0
0
0
1
Demultiplexorul ndeplinete funcia unui comutator cu o singur intrare, dar cu mai

multe ieiri i cu un contact mobil, care permite de a selecta ieirea unde va aprea
semnalul x (figura 3.25).
S1S0
X
Y1
Y2
Y3
Y4
Figura 3.25 - Reprezentarea schematic a unui comutator mecanic
FDNP:
Y0= S1
S0
Y1= S1 S 0 X
Y2= S 1
S0
Y3= S 1 S 0 X
Structura intern a DMS . Circuitul demultiplexorului are aspectul din figura 3.26.
X
DC
S1
&
&
&
S0
&
Y0
Y1
Y2
Y3
Figura 3.26- Structura intern a unui DMUX

64
n tehnica contemporan se utilizeaz MUX i DMUX pentru semnale analogice. n

acest caz, elementele logice prin care trece semnalul informaional sunt nlocuite cu chei de
tranzistoare MOS sau tranzistoare bipolare (figura 3.27).
X
Y0
DC
S1
VT1
VT2
VT3
S0
Y1
Y2
Y3
VT4
Figura 3.27 - Structura intern a unui DMUX n baza tranzistoarelor MOS
3.9 Sumatoare
Sumatoarele sunt subsisteme logice combinaionale care asigur - direct sau indirect efectuarea tuturor operaiilor aritmetice dintr-un sistem de calcul.
A0
A1
S0
.
.
.
S1
.
.
.
An-1
B0
B1
.
.
.
SUMATOR
.
.
.
.
.
.
.
.
.
Sn-1
Cn-1
Bn-1
Figura 3.28 - Schema bloc general a unui sumator

Schema bloc a unui sumator de 2 numere binare a cte n bii este prezentat n figura
3.28, unde s-au notat cu Si , i=0,1, ..., n-1, biii corespunztori sumei, iar cu Ci transportul
ctre rangul urmtor.
3.9.1 Semisumatorul
Semisumatorul realizeaz suma a dou numere binare de cte 1 bit, fr a ine
seama de transportul de la bitul imediat inferior ca semnificaie.
65
Pornind de la tabelul de adevr al unui semisumator de 1 bit, tabelul 3.5, se obin

relaiile de calcul 3.12 i 3.13 a cror implementare conduce la schema din figura 3.29a,
sau, la nivel de schem bloc, figura3.29b.
Tabelul 3.5- Tabelul de adevr al semisumatorului de 1 bit
Ai
Bi
0
0
1
1
0
1
0
1
Rezultatul
adunrii
00
01
01
10
+Vc
c
Ai
Bi
Suma
(Si)
0
1
1
0
Transport
(Ci)
0
0
0
1
Ai Bi
0
Si
1/2
Ci
Ci Si
a) schema logic
b) schema bloc
Figura 3.29- Semisumatorul de 1 bit
3.9.2 Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul complet de 1 bit ia n consideraie i
transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din figura 3.30.
Ai Bi Ci-1
0
Ci Si
Figura 3.30 - Schema bloc a sumatorului complet de 1 bit
66
Tabelul 3.6 -Tabelul de funcionare al sumatorului complet de 1 bit

Intrri
Bi
0
0
1
1
0
0
1
1
Ai
0
0
0
0
1
1
1
1
Ci-1
0
1
0
1
0
1
0
1
Suma
00
01
01
10
01
10
10
11
Ieiri
Si
0
1
1
0
1
0
0
1
Ci
0
0
0
1
0
1
1
1
Ca i n cazul semisumatorului, ieirea Si este suma modulo 2 a celor 3 intrri:

S i A i B i C i 1
(3.14)
A i Bi C i 1 A i B i C i 1 A i B i C i 1 A i B i C i 1 ,
relaie care se poate obine i direct din tabelul 3.6, scriind SiFCD.
Din acelai tabel se poate deduce i Ci:
C i A i B i C i 1 A i Bi C i 1 A i B i C i 1 A i B i C i 1 .
(3.15)
Grupnd succesiv fiecare din primii trei termeni ai relaiei (3.15) cu ultimul, se obine:
Ci = BiCi-1 + AiCi-1 + AiBi,
(3.16)
iar dup negarea relaiei 3.16 i aplicarea lui De Morgan, vom avea:
C i A i Bi A i Ci 1 Bi C i 1 .
(3.17)
Notnd primii trei termeni din Si cu Di:

D i A i Bi C i 1 A i B i C i 1 A i Bi C i 1 ,
observm c acetia se pot obine din produsul logic al lui

Di = (Ai + Bi + Ci-1)
Ci
(3.18)
Ci
cu (Ai + Bi + Ci-1):
(3.19)
67
ntr-adevr, introducnd
Ci
din relaia 3.17 n 3.19 i efectund operaiile, se obine
expresia 3.18.
Rezult c Si se poate scrie:
S i D i A i B i C i 1
A i C i B i Ci C i 1 Ci A i B i C i 1 .
(3.20)
Implementarea relaiilor 3.16 i 3.20 conduce la sinteza schemei sumatorului complet

de 1 bit, figura 3.31.
Ai Bi Ci- Ci
+Vc
c
Si
Ci
Ci
Figura 3.31- Schema logic a sumatorului complet de 1 bit

Sumatorul complet de 4 bii se obine prin interconectarea a 4 sumatoare complete de
1 bit,
Pentru realizarea unui sumator pe n ranguri folosind sumatoare pe 4 ranguri sunt necesare
[n/4]=k circuite sumatoare pe 4 ranguri. Timpul de rezolutie al schemei este calculat in
situatia cea mai dezavantajoasa: 011111+000001:
68
tr creste liniar cu n; cresterea se datoreaza transportului succesiv intre ranguri.

Pentru reducerea timpului de rezolutie se foloseste sumatorul cu transport anticipat :
69
4 Schemotehnica elementelor logice

4.1 Tehnologii de producere a circuitelor integrate
Elementele logice i alte dispositive numerice se produc n form de microcircuite
integrate realizate dup anumite tehnologii:
1. RTL logica pe baza tranzistoarelor i rezistoarelor.
Neajunsuri:
nivelul mic de integrare;
puterea consumat mare;
rezistena de intrare mic;
necesitatea ctorva surse de alimentare.
2. DTL logica pe baz de diode i tranzistoare.
Avantaje:
s-a redus consumul de energie;
s-a mrit nivelul de integrare.
Neajunsuri:
necesitatea utilizrii a 2 surse de alimentare.
3. TTL logica pe baz de tranzistoare bipolare.
Au un consum de energie de zeci-sute de mW, frecvena maxim de lucru de 1 10
MHz, tensiunea de alimentare +5V.
Avantaje:
micorarea puterii consumate;
mrirea vitezei de lucru;
mrirea nivelului de integrare.
4. TTL logica pe baza diodelor Shottky.
Avantaje:
puterea consumat a fost redus pn la 10 50 mW;
frecvena maxim de lucru 10 50 MHz.
5. CMOS sunt realizate pe baza tranzistoarelor MOS complementare.
Avantaje:
70
puterea consumat de ordinul 1W;

frecvena maxim de lucru de 1 10 MHz;
tensiunea de alimentare de +5V ... +12V.
6. ECL logica cuplare prin emitor.
Avantaje:
puterea consumat de ordinul 100 mW;
frecvena maxim de lucru circa 500 MHz.
Neajunsuri:
nivelele logice nu sunt compatibile cu logica tip TTL. Din aceast cauz logica
ECL nu a primit o rspndire mare.
7. I2L logica integrat injecional.
Utiliznd acest tip de tehnologie nivelul de integrare s-a mrit (pn la 5 mln de
tranzistoare pe cristal).
4.2 Reprezentarea electric a variabilelor booleene

Anterior s-a demonstrat corectitudinea aproximrii funcionrii unui tranzistor (bipolar
sau unipolar) n regim de comutaie cu aceea a unui ntreruptor.
Referindu-ne n continuare la tranzistorul bipolar (concluziile putnd fi uor extinse i
asupra celui unipolar), observm c tensiunile de ieire n stare de saturaie sunt practic egale
cu zero indiferent de tipul tranzistorului (npn sau pnp), dar difer ca polaritate n cazul n
care tranzistorul este blocat (tabelul 4.1).
Alocnd valoarea logic 1 strii de blocare i 0 strii de saturaie, constatm c, n
cazul tranzistorului de tip npn, nivelului celui mai ridicat de tensiune, +V CC, notat cu H (de
la High = Sus), i corespunde 1 logic, iar celui mai cobort, 0V, notat cu L (de la Low = Jos)
- 0 logic. Spunem c acest mod de alocare corespunde logicii pozitive. Dimpotriv, n cazul
tranzistorului de tip pnp, nivelului celui mai cobort de tensiune (-V CC) i corespunde
valoarea logic cea mai ridicat, adic 1 logic, deci ne aflm n cazul unei logici negative .
n cele ce urmeaz vom prezenta numai circuite care lucreaz n logic pozitiv.
Circuitele logice elementare pot fi realizate fie cu componente discrete, fie n
tehnologie integrat.
71
Tabelul 4.1- Explicativ pentru cele dou tipuri de logic: pozitiv i negativ
Tip
tranzist
or
Schema
electric
Schema aproximativ
Blocare
Saturaie
Simboluri
Tip
logice alocate
logic
npn
Pozitiv
+VCC
+VCC
+VCC
RC
RC
RC
VCE
pnp
-VCC
-VCC
-VCC
RC
RC
RC
VCE
+VCC
VCE=0
VCE=+VCC K
V
1 0
Bl
R Sat
Negativ
V
Bl Sat
VCE=-VCC K
VCE=0
1 0
-V
R CC
4.3 Caracteristicile i parametrii porilor logice

4.3.1 Caracteristica de transfer
Caracteristica de transfer este caracteristica principal porii i reprezint dependena
U ie = f (I int) la o ntrare pentru regim stabilit la celelalte intrri.
n figura 4.1 este reprezentat caracteristica de transfer a porii inversoare (NOT). Domeniul
I al caracteristicii de transfer corespunde nivelului nalt la ieire (1). Acest nivel va fi
meninut pn cnd tensiunea de intrare este sub nivelul U 0 prag (Uint < U 0 prag ), care este
tensiunea de prag a nivelului 0.
72
Figura 4.1 Caracteristica de transfer a porii logice NOT

Domeniul III al caracteristicii de transfer corespunde nivelului 0la ieire, care va fi
meninut pn cnd Uint >U 1 prag , U 1 prag este tensiunea de prag a nivelului nalt 1.
Domeniul II corespunde comutrii porii dintr-o stare n alta. Trebuie s menionm,
c aceste comutaii n circuitele reale nu au loc momentan.
4.3.2 Parametrii porilor logice
Parametrii principali ai circuitelor logice sau circuitelor integrate digitale (chip-urilor
digitale ) sunt:
- posibiliti funcionale,
- viteza de funcionare,
- parametrii energetici,
- stabilitate la perturbaii.
Posibilitile funcionale ale circuitului logic (parametri funcionali) sunt determinate
de :
- numrul de intrri m,
- coeficientul de sortan (capacitatea maxim de ncrcare) n, este numrul maxim de
sarcini standart unitare, pe care este capabil poarta s le comande la ieire.
Viteza de funcionare a circuitului logic este caracterizat de parametrii dinamici i n
primul rnd de timpul de ntrziere (timpul de propagare) la propagarea informaiei logice
prin poart.
73
n figura 4.2 sunt reprezentate diagramele temporale ale tensiunilor de intrare i ieire
ale porii NOT, n care vedem parametrii dinamici:
t 10 - timpul de comutaie de la nivelul 1 la nivelul 0,
t 01 - timpul de comutaie de la nivelul 0 la nivelul 1,
t 10 i - timpul de ntrziere a comutaiei de la nivelul 1 la 0,
t 01 i - timpul de ntrziere a comutaiei de la nivelul 0 la 1
Figura 4.2 Diagrame temporale la comutarea porii NOT

Timpul mediu de ntrziere a comutaiei este
t 10 i t 01i
t mi =
2
Alt parametru din categoria vitez de funcionare este frecvena de comutare

frecvena maximal a impulsurilor aplicate la intrare, la care circuitul logic funcioneaz
corect.
Parametrii energetici principali sunt:
- puterea medie consumat (n stare 0, stare 1 i la comutaie),
- curentul mediu, consumat de la sursa de alimentare
Stabilitatea la perturbaii caracterizeaz capacitatea circuitului logic de a funciona
corect n prezena unui zgomot sau perturbaii. Perturbaiile, care pot fi prezentate n
circuitele de intrare ale porii logice, pot fi statice i dinamice i respectiv deosebesc
74
stabilitatea la perturbaii statice (rezerva de zgomot n curent continuu) i stabilitate la

perturbaii dinamice.
Perturbaiile se numesc statice, dac tensiunea perturbtoare se menine un timp mai
mare ca durata proceselor tranzistorii n circuitul logic. Deosebesc:
- rezerva de zgomot n curent continuu n starea 0, este tensiunea
maximal
parazitar, care poate fi suprapus peste tensiunea semnalului i nu scoate poarta din
starea 0.
- Rezerva de zgomot n curent continuu n starea 1, este tensiunea maxim parazitar,
care poate fi suprapus peste tensiunea semnalului i nu scoate poarta din starea 1.
Perturbaiile dinamice sunt cauzate de dispozitivele, care funcioneaz n vecintatea
circuitelor logice. Stabilitatea la perturbaii dinamice este caracterizat de rezerva de zgomot
dinamic tensiunea maximal a impulsului (care depinde de forma impulsului), care nu
modific funcionarea fidel a circuitului logic.
4.4 Circuite logice elementare cu componente discrete

4.4.1 Circuitul logic I (AND) n tehnologia DRL
Circuitul logic I (AND) are schema din figura 4.3 i tabelul de adevr (tabelul 4.2).
Tabelul 4.2- Tabelul de adevr al
Funciei I(AND)
+E
R
VI1
x1
VD1
x2
VD2
V0
VI2
x2
0
0
1
1
x1
0
1
0
1
y
0
0
0
1
Figura 4. 3 - Circuitul logic I (AND)

Funcionare: Prezentm o descriere simplificat a funcionrii circuitului, considernd
diodele VD1 i VD2 ideale.
75
Astfel, pentru combinaia logic de intrare x2x1=00 (prima linie a tabelului de adevr),
VI1=VI2=0V i, practic, catozii celor dou diode sunt ca i legai la mas, aa cum am
ncercat s artm n schema echivalent din figura 4.4.
Cele dou diode sunt direct polarizate i conduc pe traseul +E, R, VD 1//VD2, mas, la
bornele lor regsindu-se tensiunea de prag a unei diode ideale, deci V0=0. Rezult y=0 logic.
+E
+E
R
y=0
VD1
VD2
V0=0
a) x2x1=00;
VD1
(D2)
+E
VD1 VD2
R
y=0
VD2
(D1)
V0=0
b) x2x1=01 (10);
R
y=1
V0=+E
c) x2x1=11.
Figura 4.4 - Explicativ pentru nelegerea funcionrii circuitului logic I (AND)

Pentru combinaia de intrare x2x1=01 (a doua linie a tabelului de adevr), V I2=0,
VI1=+E, deci catodul diodei VD2 rmne conectat la mas, iar cel al diodei VD 1 se
conecteaz la +E, figura 4.4b. Dioda VD 2 conduce ca i n cazul precedent, n timp ce VD 1,
avnd catodul conectat la potenialul cel mai pozitiv al schemei, este blocat. Evident, V 0=0
i y=0 logic.
Pentru x2x1=10 este valabil tot schema echivalent din figura 4.4b n care rolul
diodelor VD1 i VD2 se inverseaz. Rezultatul este y=0 logic.
n sfrit, pentru x2x1=11, vom avea: VI1=VI2=+E, i ambele diode vor fi conectate cu
catozii la +E, figura 4.4c, deci vor fi blocate. Potenialul +E se transfer la ieire prin
rezistena R, deci V0=+E i y=1 logic. Se confirm afirmaia iniial conform creia tabela
4.1 este tabelul de adevr al funciei I (AND).
4.4.2 Circuitul logic SAU (OR) n tehnologia DRL
Circuitul logic SAU (OR) pasiv are schema din figura 4.5 i tabelul de adevr tabelul
4.2.
76
Funcionare: Pentru combinaia logic de intrare x2x1=00, deci VI1=VI2=0V, anozii celor
dou diode sunt practic conectai la potenialul masei, aa cum rezult din schema
echivalent din figura 4.6a. ntruct nu exist nici o diferen de potenial n schem, prin
rezistena R nu circul curent i, prin urmare, V0=0V, deci y=0 logic.
Tabelul 4.2 Tabelul de adevr al
x1
VD1
x2
VD2
funciei SAU (OR)

y
VI1 V
I2
x2
0
0
1
1
V0
x1
0
1
0
1
y
0
1
1
1
Figura 4.5- Circuitul logic SAU (OR).
+E
y=0
VD1
+E
VD1(VD2)
VD2
R
V0=0
a) x2x1=00;
VD1
VD2
y=1
VD2(VD1)
V0=+E
b) x2x1=01 (10);
y=1
V0=+E
c) x2x1=11
Figura 4.6- Explicativ pentru nelegerea funcionrii circuitului logic SAU (OR)
Pentru x2x1=01, deci VI2=0V i VI1=+E, dioda VD2 rmne conectat cu anodul la mas,
n timp ce VD1 se conecteaz cu anodul la +E, figura 4.6b. Dioda VD1 va conduce pe traseul:
+E, VD1, R, mas i fiind ideal, pe ea nu cade nimic. ntreaga cdere de tensiune se
regsete la bornele rezistenei R, blocnd dioda VD 2 i genernd la ieirea schemei
tensiunea V0=+E, deci y=1 logic.
Combinaia de intrare x2x1=10 produce o situaie similar celei anterioare, figura 4.6 b,
poziia diodelor inversndu-se. Rezult y=1 logic.
77
Pentru x2x1=11, vom avea VI1=VI2=+E i ambele diode vor fi conectate cu anozii la +E,
figura 4.6c, deci vor conduce i vor transfera potenialul +E la ieire. Rezult V0=+E i y=1
logic.
S-a verificat astfel faptul c tabelul 4.2 este tabelul de adevr al funciei SAU (OR).
4.4.3 Circuitul logic NU (NOT)
Circuitul logic NU (NOT) are schema din figura 4.7 i tabelul de adevr tabelul 4.3.
+Vcc
Tabelul 4.3 - Tabelul de
RC
RB1
adevr al funciei NU (NOT)
VT
VI
x
0
1
V0
RB2
y
1
0
Figura 4.7 -Circuitul logic NU (NOT)

Funcionare: Cnd x=0, VI=0V i borna de intrare a circuitului este conectat la mas,
+Vcc
figura 4.8a
RC
y=1
RB1
VT
VBE
RB2
RB1
+Vcc
y=0
V0=+Vcc
VT
RB2
a) x=0
RC
VBE
V0=0
b) x=1
Figura 4.8 - Explicativ pentru nelegerea funcionrii circuitului logic NU (NOT)

Baza tranzistorului este conectat la mas printr-o rezisten echivalent R B=RB1//RB2,
deci VBE=0 i tranzistorul VT este blocat. Potenialul +V CC se transfer la ieire prin Rc i
V0=+VCC, deci y=1 logic.
Pentru x=1, VI=+VCC i ne aflm n situaia schemei echivalente din figura 4.8 b.
Divizorul RB1, RB2 este astfel dimensionat nct VBE0,7V, deci tranzistorul VT este saturat i
VCE=V00,1V. Rezult y=0 logic.
78
4.4.4 Circuitul logic I-NU (NAND) n tehnologia DTL

Circuitul logic I-NU (NAND) prezint schema din figura 4.9 obinut prin
conectarea n cascad a unui circuit I (AND) i a unui circuit NU (NOT).
Tabelul de adevr, tabelul 4.4, se obine din tabelul 4.1 al funciei I (AND), modificat
n sensul negrii valorilor logice din coloana funciei.
Tabelul 4.4 -Tabelul de adevr al
+Vcc
funciei I-NU (NAND)
RC
R
x1
VD1
x2
VI1 V
I2
VD2
RB1
x2
0
0
1
1
VT
V0
RB2
x1
0
1
0
1
y
1
1
1
0
NU (NOT)
SI (AND)
Figura 4.9- Circuitul logic I-NU (NAND)

Circuitele logice DTL (Diod-Tranzistor-Logic) prezint structura de baz din figura
4.10.
+Vcc
RC
VI1 VI2
x1
VD1
x2
VD2
VD3 VD4
I (AND)
VT
RB2
V0
NU (NOT)
Figura 4.10- Circuitul logic I-NU (NAND) DTL

Schema din figura 4.10 provine din cea din figura 4.9, n care rezistena RB1 a fost
nlocuit cu diodele VD3 i VD4, avnd rolul de a asigura o deplasare cu 20,7V=1,4V a
nivelului logic superior al intrrii porii, nivel care determin trecerea tranzistorului VT din
starea de blocare n cea de saturaie.
4.4.5 Circuitul logic SAU-NU (NOR)
Circuitul logic SAU-NU (NOR), figura 4.11, se obine prin conectarea n cascad a
circuitului SAU (OR) cu circuitul NU (NOT).
79
+Vcc
x1
VD1
x2
VD2
VI1 VI2
RC
RB1
R
SAU (OR)
VBE
RB2
Tabelul 4.5 -Tabelul de adevr al
funciei SAU-NU (NOR)
VT
V0
NU (NOT)
x2
0
0
1
1
x1
0
1
0
1
y
1
0
0
0
Figura 4.11- Circuitul logic SAU-NU (NOR)

Tabelul de adevr 4.5 se obine din tabelul 4.2 prin negarea valorilor logice din coloana
funciei de ieire y.
4.5 Circuite logice integrate realizate n tehnologie bipolar

Circuitele logice integrate realizate n tehnologie bipolar au cunoscut n decursul
timpului mai multe tipuri de structuri de baz cum ar fi: RTL, DTL, TTL, HTTL, etc.
Familia TTL standard
Familia TTL standard este una dintre cele mai rspndite categorii de circuite logice
integrate pe scar mic i medie.
Reprezentantul de baz al acestei familii, cu ajutorul cruia pot fi generate toate
funciile logice, este poarta I-NU (NAND).
4.5.1 Logica de tip TTL cu inversor simplu
Circuitele realizzate n logica TTL se caracterizeaz printr- o rapiditate nalt, o
stabilitate nalt la perturbaii i un coeficient mare de sortan.
Pentru elaborarea circuitelor n logica TTL snt utilizate tranzistoare multiemitor.
Aceste tranzistoare realizeaz operaia logic I. Emitoarele n tranzistoarele multiemitor
snt izolate unul fa de altul, deaceia formal elementul TTL este analog cu elementul DTL,
unde rolul diodelor de intrare l are jonciunile emitoarelor. Schema electric principial a
elementului TTL cu inversor simplu este reprezentat mai jos:
80
Figura 4. 12 Circuitul TTL cu inversor simplu

Dac la toate emitoarele tranzistorului VT1 se va aplica un
nivel de tensiune
corespunztor unitii logice, acest tranzistor v-a funciona n regim invers i din cauz c
coeficientul de transfer este mic, practic tot curentul bazei tranzistorului VT1 este transmis
n
colectorul acestui tranzistor care se aplic la baza tranzistorului VT2. Ca rezultat
tranzistorul VT2 intr n saturaie i la ieire se obine o tensiune corespunztoare joas (0

logic).
Dac la cel puin un emitor al tranzistorului VT1 se va aplica o tensiune de nivel jos
(0 logic), atunci tranzistorul VT1 se v-a deschide, iar tranzistorul VT2 v-a fi blocat, prin
urmare la ieire se v-a obine o tensiune de nivel nalt (1 logic).
4.5.2 Logica de tip TTL cu inversor compus
+Ua= +5V
R1
X1
X2
VT1
R2
VT3
~2,5V
VT2
VD
VT4
R3
Figura 4.13 - Circuitul elementului logic I-NU n baza logicii de tip TTL cu inversor
compus
Principiul funcionrii:
VT1 logica de intrare;
VT2, VT3, VT4 formeaz etajul de ieire.
81
VT1 este format din dou tranzistoare unite n paralel. Numrul intrrilor este egal cu
numrul emitoarelor tranzistorului VT1.
Fie c X1 = X2 = 1. Jonciunea p n a emitorului VT1 va fi nchis. Curentul I 1
deschide tranzistorul VT2. Prin circuitul lui de ieire circul un curent care formeaz o
cdere de tensiune pe rezistenele R2 i R3. Deoarece VT2 este deschis tensiunea ce cade pe
el este nul. Tensiunea sursei de alimentare se divizeaz pe R2 i R3. Cderea de tensiune pe
R3 deschide tranzistorul VT4. Curentul de ieire circul prin VT3 i VT4. Cderea de
tensiune maxim este prezent pe VT3 deoarece acesta se afl n stare nchis. O parte din
tensiune cade pe dioda VD, iar pe tranzistorul VT4 tensiunea practic este nul. n acest caz
potenialul la ieire va fi nul (y = 0).
Fie c X1 = 0 sau X2 = 0 sau X1 = X2 = 0. n acest caz una sau ambele intrri sunt unite
cu punctul nul al sursei de alimentare i unul sau ambele emitoare ale tranzistorului VT1 se
vor deschide. Curentul va circula pe unde rezistena este mai mic. Tranzistorul VT2 se
nchide i atunci RCEVT2 R2,R3. Acest curent creeaz tensiunea cea mai mare ce cade pe
jonciunea CE a tranzistorului VT2 i VT4 se nchide. R CE crete brusc. Cderea de tensiune
pe VT2 este depus la intrarea tranzistorului VT3 i-l va deschide. Ca rezultat VT3 se
deschide i rezistena de ieire va fi mic. n acest caz y = 1. Dioda servete pentru
nchiderea garantat a tranzistorului VT3, atunci cnd VT2 este deschis.
Pe baza elementului analizat pot fi realizate alte tipuri de elemente logice. De
exemplu, pentru a obine elementul NU (invertor), tranzistorul VT1 trebuie s aib un singur
emitor.
Circuitul elementului logic SAU NU este reprezentat n figura 4.14.
+Ua
R1
VT1
X1
X1
X2
X2
R1
R2
VT2
VT
R3
VT3
VT2
VD
VT4
Figura 4.14- Circuitul elementului logic SAU-NU n baza logicii de tip TTL
82
4.5.3 Parametrii familiei TTL standard

Prezentm n continuare principalii parametrii ai porii TTL standard.
Nivelurile logice, reprezint valori limit garantate de catalog pentru tensiunile de ieire
i de intrare ale unei pori TTL standard, valori ce corespund celor dou stri logice posibile:
L (0 logic) i H (1 logic).
Astfel, reprezentnd n partea din stnga a axei tensiunilor, figura 4.30, nivelurile logice
limit ale tensiunii de ieire V0 a porii P1 care comand poarta P2, iar n partea din dreapta
nivelurile logice limit ale tensiunii de intrare VI a porii comandate P2, distingem urmtorii
parametri:
V
V0Hmin
2,4"1"
2,0
VIHmin
1,6
1,2
0,8
VILmax
0,4
M
H
ML
V0Lmax
P1
"0"
P2
V0
VI
Figura 4.15 - Nivelurile logice ale porii TTL standard

* V0Lmax, tensiunea maxim de ieire n stare jos a porii P1 care comand poarta P2;
* V0Hmin, tensiunea minim de ieire n stare sus a porii P1 care comand poarta P2;
* VILmax, tensiunea maxim de intrare n stare jos a porii comandate P2;
* VIHmin, tensiunea minim de intrare n stare sus a porii comandate P2.
Astfel, tensiunea de ieire a porii P1 (care comand) poate fi cel mult V0Lmax = 0,4V
pentru "0" logic i cel puin V0Hmin = 2,4V pentru "1" logic.
Poarta P2 (comandat), recunoate drept "0" logic orice tensiune de intrare situat sub
VILmax = 0,8V i drept "1" logic, orice tensiune de intrare care depete VIHmin = 2V.
Marginea de zgomot , figura 4.15, asigur compatibilitatea dintre o poart care
comand, P1, i una comandat, P2, n sensul c poarta P1 care comand, furnizeaz la ieire
o tensiune care este recunoscut cu o anumit marj, numit margine de zgomot, de ctre
poarta comandat P2.
83
Se definesc dou margini de zgomot: MH pentru starea sus i ML pentru starea jos.
n cazul porii TTL standard, aa cum rezult i din figura 4.30, marginile de zgomot
sunt : MH = ML= 0,4V.
Marginea de zgomot medie sau imunitatea la zgomot se definete n regim dinamic i
reprezint proprietatea porii de a nu rspunde la impulsuri parazite de nalt frecven.
Astfel, apariia la intrarea porii a unui impuls parazit de durat mai mic dect viteza
de rspuns a acesteia va trece neobservat ntruct impulsul va nceta nainte ca efectul su
asupra ieirii porii s se fi produs.
Fan-out-ul sau capacitatea maxim de ncrcare a porii sau, nc, evantaiul de ieire,
reprezint numrul maxim de pori TTL standard care se pot cupla la ieirea unei pori de
acelai tip.
Numrul N de sarcini standard se determin fcnd raportul dintre curentul maxim
disponibil la ieirea unei pori TTL standard i curentul maxim absorbit de intrarea altei
asemenea pori, cuplat la ieirea celei dinti.
Se definesc dou fan-out-uri:
- fan-out-ul n stare jos:
NL
I 0Lmax
I ILmax
n care I0Lmax=IC3sat.max=16 mA este impus prin nsi construcia tranzistorului T 3, iar IILmax=
1,6 mA reprezint valoarea maxim a lui IIL;
- fan-out-ul n stare sus:
NH
I 0Hmax
I IHmax
n care I0Hmax=0,8mA reprezint valoarea maxim a curentului pe care-l poate furniza

tranzistorul T4 n cele mai defavorabile condiii, fr alterarea nivelului logic de ieire, iar
IIHmax=40A este valoarea maxim a curentului care circul prin T1, aflat n RAI.
Efectund calculele, obinem NL=10 i NH=20, fan-out-ul global al porii calculndu-se
cu relaia :
N min N L , N H 10 .
Timpul de ntrziere la propagare (Propagation Delay Time) t pd, reprezint

ntrzierea cu care se propag informaia logic prin poart.
84
Factorul de calitate Q reprezint produsul dintre timpul de ntrziere la propagare i

puterea medie consumat de poart:
Q=tpdPd
i constituie un factor de merit pentru o familie de circuite digitale.
Pd - puterea medie consumat de poart.
Compromisul realizat ntre tpd i Pd difereniaz ntre ele subfamiliile derivate dintr-o
familie standard. Pentru a avea un reper n acest sens, menionm faptul c familia TTL
standard pe care am studiat-o pn n prezent are un tpd de 10ns, un consum mediu de 10mW,
un factor de calitate Q=100pJ i o frecven maxim de lucru fmax.=35MHz.
4.5.4 Subfamilia TTL-Schottky
Din cauza lucrului tranzistoarelor la frecvene mici n regim cheie are loc un consum
sporit de energie i apar capaciti parazite. Pentru a nltura aceste neajunsuri este necesar
ca tranzistoarele s nu intre n regim de saturaie. Aceasta se obine n logica de tip TTL.
n aceast logic fiecare tranzistor este dotat cu o diod Shottky dup cum este
prezentat n figura 4.16.
Dioda Shottky
+
C VA
I
U
Figura 4.16- Conectarea diodei Shottky la tranzistor n logica de tip TTL

Cnd la colector se aplic un potenial pozitiv, iar la emitor unul negativ, tranzistorul
nc nu intr n regim de saturaie i dioda este nchis. Rezistena diodei este mare i nu
acioneaz asupra lucrului tranzistorului. Cnd tranzistorul se apropie de regimul de
saturaie, potenialul colectorului devine mai mic dect potenialul bazei i pe jonciunea BC
este o cdere de tensiune. Cnd cderea de tensiune ajunge la tensiunea de deschidere a
diodei, jonciunea BC se scurtcircuiteaz. n logica de tip TTL se poate lucra la o frecven
de dou ori mai mare dect n logica TTL i consumului de energie este cu mult mai mic.
Schema electric principial a elementului I-NU cu tranzistoare Schottky este
prezentat n figura 4.17.
85
+Ua
R1
VT1
R6
R2
VT4
VT2
VT5
X1
Y=X1*X0
X0
R4
VD1
VD2
R3
VT6
VT3
R5
Figura 4.17-Schema electric principial a elementului TTL-Schottky

Diodele VD1 i VD2 se utilizeaz pentru micorarea oscilaiilor la intrarea circuitului i
pentru protejarea circuitului la aplicarea tensiunilor negative.Tranzistoarele VT4 i VT5 snt
conectate dup schema Darlington. Cnd la cel puin o intrare este aplicat o tensiune de
nivel jos (0 logic), tranzistorul VT2 este nchis i la colectorului se stabilete o tensiune
nalt, care v-a duce la deschiderea tranzistorului VT4 i VT5. Dioda Schottky
conectat ntre baza i colectorul tranzistorului VT4 fixeaz tensiunea de 0,3 V i prin
urmare tensiunea colector emitor al tranzistorului VT4 v-a fi egal cu:
UCE4=UBE4 - UBC4= 0,7V 0,3V= 0,4V
Deoarece jonciunea colector- emitor a tranzistorului VT4 este conectat n paralel cu
jonciunea baz-colector a tranzistorului VT5, rezult c la
jonciunea baz-colector a
tranzistorului VT5 se v-a menine o tensiune de 0,4V i tranzistorul VT5 nu v-a putea s
intre n regim de saturaie, deaceia acest tranzistor nu este obligatoriu s fie de tip Schottky.
Tranzistorul VT3 mpreun cu rezistoarele R3 i R4 formeaz circuitul sarcinii active
conectate la pmnt care mrete viteza de comutare a tranzistorului VT6 i totodat mrete
stabilitatea la perturbaii.
86
4.6 Circuite logice integrate realizate n tehnologie unipolar

Circuitele logice integrate realizate n tehnologie unipolar utilizeaz fie exclusiv
tranzistoare MOS cu canal de tip p (familia PMOS), fie numai tranzistoare MOS cu canal de
tip n (familia NMOS), fie tranzistoare MOS complementare, unele cu canal de tip p, altele
de tip n (familia Complementary MOS = CMOS).
Circuitele de tip PMOS au procesul de fabricaie cel mai simplu, dar o vitez de
comutaie mai mic datorit mobilitii mai mici a purttorilor de sarcin utilizai (golurile).
Circuitele de tip NMOS au un proces de fabricaie mai complicat, dar o vitez de
comutaie mai mare datorit mobilitii mai mari a electronilor.
Circuitele de tip CMOS prezint o vitez de comutaie medie, dar un consum de energie
mult mai redus, concentrat n intervalele de tranziie dintr-o stare logic n alta.
Schemele porilor logice ale circuitelor PMOS i NMOS sunt identice, singurele
diferene constnd n simbolurile tranzistoarelor i semnul tensiunii de alimentare (+V DD
pentru NMOS-uri i VDD pentru PMOS-uri).
Iat de ce, n cele ce urmeaz nu vom studia dect unul din cele dou tipuri de circuite
i anume circuitele NMOS, alese pentru avantajul didactic al operrii cu tensiuni pozitive n
toate schemele.
Tensiunea de alimentare +VDD poate lua valori cuprinse ntre 5 15V, n cazul
utilizrii valorii de +5V existnd o compatibilitate deplin ntre nivelurile logice ale familiei
NMOS i cele ale familiei TTL.
Circuitele logice NMOS (ca i cele PMOS, de altfel) se construiesc n varianta static,
caz n care funcionarea nu este condiionat de un tact extern, i dinamic, caz n care
transferul informaiei logice prin circuit are loc numai n momentul apariiei unui tact extern.
Familia logic NMOS static
n cadrul acestei familii, vom studia inversorul, NAND-ul i NOR-ul NMOS statice.
4.6.1 Inversorul NMOS static
Inversorul NMOS static prezint schema din figura 4.18a i este format dintr-un
TECMOS driver (de comand) VTD cu canal indus de tip n i un tranzistor load (sarcin)
VTL cu canal iniial de tip n.
87
VTL
+VDD
(c)
VDS ct.
L
VGS
VP
(a)
VTD
+
C 5pF
- p
(b)
VGS
VP
Figura 4.18- Inversorul NMOS static:

a) schem; b) caracteristica de transfer a lui VTD; c) caracteristica de transfer a lui VTL
Dup cum se poate uor observa din caracteristicile de transfer ale celor dou
tranzistoare, figura 4.33b i c, alegerea unui tranzistor driver VT D cu canal indus prezint
avantajul unei blocri facile a acestuia prin simpla anulare a tensiunii
VGS D
, iar utilizarea
unui tranzistor sarcin VTL cu canal iniial permite obinerea unei rezistene active
R TL 0
1
G TL 0
n cazul n care
VGS L 0 .
Prin rezisten activ nelegem o rezisten simulat cu ajutorul unui dispozitiv

electronic activ, n cazul de fa - rezistena care apare ntre drena i sursa unui
tranzistor de tip NMOS la aplicarea unei anumite diferene de potenial gril-surs.
n figura 4.19 este prezentat o schem a inversorului NMOS static desenat cu
simboluri simplificate. Singurul element din schem care trdeaz apartenena acesteia la
familia NMOS este semnul + al tensiunii de alimentare (+V DD), n timp ce diferena dintre TD
i TL n ceeace privete tipul indus sau iniial al canalului rmne practic neilustrat prin
simbolurile adoptate, dar nu mai puin important pentru nelegerea funcionrii schemei.
VI
VTL
VTD
+VDD
Cp
V0
VI
Figura 4.19- Schema inversorului NMOS static

desenat cu simboluri simplificate
VDD
(a)
VPD
0
V
VDD 0
(b)
t1
t2
tcd
t
tci
Figura 4.20- Regimul de comutaie

al inversorului NMOS static
88
Funcionare: n intervalul (0 t1), figura 4.20,

transfer din figura 4.33b observm c
VGS L VDS L 0V
IDD 0 ,
VI VGS D 0
i din caracteristica de
deci tranzistorul VTD este blocat. Ca urmare,
i din caracteristica de transfer din figura 4.18c, rezult c VTL joac rolul
unei rezistene active de valoare
R TL0
1
G TL0
prin care potenialul +VDD se transfer la ieire.
Rezult V0=+VDD i capacitatea Cech (care include capacitatea Cp), se ncarc la valoarea
+VDD.
n momentul t1, figura 4.20a, tensiunea de intrare
VI VGS D
de la 0 la +VDD, depind brusc nivelul tensiunii de prag
VPD
nregistreaz un salt pozitiv
, figura 4.18b. Ca urmare
IDD
crete puternic i punctul de funcionare al tranzistorului VT D intr n regiunea ohmic.

Capacitatea Cech se descarc pe rezistena dren-surs a lui TD,
R TD
, cu constanta de timp:
1 R TD C ech
astfel nct, ntr-un interval de timp:

t cd 2,3 R TD C ech
tensiunea de ieire devine
V0 VDS D 0 ,
figura 4.20b.
Pe ntreaga durat (t1t2) al lui VI, figura 4.20b, V0 rmne 0V.

n momentul t2, figura 4.35, are loc saltul negativ al tensiunii de intrare
IDD
+VDD la 0, urmat de anularea curentului de dren
VI VGS D
de la
(vezi caracteristica de transfer din
figura 4.18b) i blocarea tranzistorului VTD. Situaia din intervalul (0 t1) se repet i
capacitatea Cech (care include capacitatea Cp) se ncarc cu constanta de timp:
2 R TL0 C ech
pn la valoarea +VDD, ntr-un interval de timp:

t ci 2,3 R TL0 C ech .
Deoarece canalul lui VTD este, prin construcie, mult mai gros i mai scurt dect al lui
VTL, pentru aceeai tensiune gril-surs,
VGS D VGS L
, vom avea:
R TD R TL
de unde rezult:
tcd<<tci.
89
Caracteristica de transfer a inversorului NMOS static este prezentat n figura 4.21 i

ilustreaz dependena dintre V0 i VI: cnd VI=0, V0=+VDD i invers.
V0
VI
Figura 4.21- Caracteristica de transfer a inversorului NMOS static

Dei tranzistorul MOS cu canal n comut rapid (aproximativ 1ns), viteza de comutaie
scade cu cca. 3 ordine de mrime din cauza capacitii Cech.
4.6.2 Poarta logic I-NU n tehnologia NMOS static
Poarta logic I-NU NMOS static este prezentat n figura 4.22, simbolul n figura 4.23
i tabelul de adevr tabelul 4.6.
Funcionare: Singura situaie n care potenialul masei se poate transfera la ieire,
determinnd o valoare logic y=0, este aceea n care toate tranzistoarele driver T Di, cu i=1, 2,
3, conduc, deci cnd VIi=+VDD sau, echivalent, x1=x2=x3=1 logic (vezi tabelul 4.6). n rest,
cel puin unul din tranzistoarele TDi fiind blocat (cel puin una din intrrile x i este zero logic),
legtura dintre ieirea circuitului i mas este ntrerupt i la ieire se transfer potenialul
+VDD prin rezistena activ pe care o constituie TL, determinnd y=1 logic.
Tabelul 4.6- Tabelul de adevr al funciei
I-NU (NAND)
x3
0
0
0
0
1
1
1
1
VTL
VI1
VI2
VI3
x1
x2
x3
VTD1
x2
0
0
1
1
0
0
1
1
x1
0
1
0
1
0
1
0
1
y
1
1
1
1
1
1
1
0
+VDD
V0
VTD2
90
VTD3
Figura 4.22- Poarta NAND NMOS static
Figura 4.23- Simbolul porii NAND
4.6.3 Poarta logic SAU-NU n tehnologia NMOS static

Poarta logic SAU-NU n tehnologia NMOS static este prezentat n figura 4.24,
simbolul n figura 4.25 i tabelul de adevr tabelul 4.7.
Tabelul 4.7- Tabelul de adevr al funciei SAU-NU (NOR)
x3
0
0
0
0
1
1
1
1
VTL
x1
VI1
VTD1
VI2
x2
x2
0
0
1
1
0
0
1
1
x1
0
1
0
1
0
1
0
1
y
1
0
0
0
0
0
0
0
+VDD
y x1 x 2 x 3
VTD2
VI3
x3
VTD3
Figura 4.24- Poarta NOR NMOS static
V0
Figura 4.25- Simbolul porii NOR
Funcionare: Singura situaie n care potenialul masei nu se poate transfera la ieire

este aceea n care toate tranzistoarele VTDi sunt blocate, deci atunci cnd VIi=0 sau,
echivalent, x1=x2=x3=0 logic (vezi tabelul 4.7). Evident, potenialul +VDD se va transfera la
91
ieire prin rezistena activ pe care o constituie VT L, deci y=1 logic. n rest, cel puin unul
din tranzistoarele VTDi va conduce (cel puin una din intrrile VIi=+VDD sau, echivalent, un
xi=1 logic i potenialul masei se va transfera la ieire determinnd y=0 logic.
4.7 Elemente logice n tehnologia CMOS

Logica de tip CMOS se caracterizeaz printr-un consum mic de energie. Se utilizeaz
n aparataj cu alimentare autonom.
Caracteristici de exploatare a elementelor:
Ualimentare = +5V+18V ;
U0 +0,4V;
U1 +2,4V;
Fmax 20MHz;
Pcons. 10-6W.
Atingerea unui aa mic consum de energie se datoreaz faptului c aceast logic este
realizat pe baz de tranzistoare CMOS complimentare (sunt tranzistoare cu aceleai
caracteristici, ns cu diferite tipuri de canale induse: de tip-n ori de tip-p).
Elementul logic de baz n tehnologia CMOS este elementul NU (inversor). Structura
acestui element este prezentat n fig.88.
4.7.1 Circuitul elementului logic NU n baza tehnologiei CMOS
Schema electric principial a porii logice NU n tehnologia CMOS este prezentat n
figura 4.26.
+Ua
VT2
VT1
C1
Uies
Uint
Figura 4.26- Schema electric principial a porii logice NU n tehnologia CMOS

92
Se va descrie principiul de funcionare n baza diagramei de timp reprezentat n

figura 4.27 n momentele de timp de la t0 pn la t9.
n momentul t0 semnalul la intrare este egal cu zero. n acest moment tranzistorul VT2 este
deschis i prin el se ncarc condensatorul C1, iar tranzitorul VT1 este nchis.
n momentul t1 tranzistorul VT2 se nchide i deoarece lipsete curent n circuitul
sarcinii, tensiunea la ieire va fi egal cu tensiunea de alimentare (Ua). n intervalul de la t 1
pn la t2 ambele tranzistoare snt nchise:
UGS2<UGS2p,
UGS1<UGS1p
Uint
UGS2p
UGS1p
t
Uies
Id1
I d1sat
t
Id2
Id2sat
t0 t1
t2 t3
t4
t5 t6
t7 t8
t9
Figura 4.27- Diagrama de timp explicativ pentru funcionarea inversorului CMOS

n momentul t2 UGS1= UGS1p i o cretere n continuarie a tensiunii de intrare duce la
deschiderea tranzistorului VT1. Acest tranzistor intr n saturaie (i prin el se descarc
condensatorul C1).
n intervalul de timp de la t 0 pn la t4 circuitul nu consum energie de la surs. n
momentul t4: Uie =Uds1p 0 i Id1 =0. Pn n momentul t=t5 tranzistorul VT2 este nchis i
circuitul practic nu consum energie de la sursa de alimentare.
n momentul t5 ncepe cderea de tensiune la intrare. n momentul t 6 tranzistorul VT1
se nchide. n momentul t7 tranzistorul VT2 se deschide. n momentul t8 tranzistorul VT2
este deschis i prin el se ncarc condensatorul C1. n momentul t 9 condensatorul este
ncrcat i Id2 0.
93
Dup cum s-a observat la funcionarea acestei scheme lipsete intervalul de timp cnd
ambele tranzistoare snt deschise (n saturaie). Consumul de energie are loc doar n
intervalul de la t7 pn la t9.
4.7.2 NAND-ul CMOS
NAND-ul CMOS prezint schema din figura 4.28 i este format din dou perechi de
tranzistoare complementare: dou cu canal indus de tip n i dou cu canal indus de tip p.
Funcionare: Cnd cel puin una dintre intrrile circuitului este 0 logic, cel puin una dintre
tensiunile de intrare VIi este 0V i cel puin unul dintre tranzistoarele VT3 i VT4 va fi
blocat. n acelai timp, cel puin unul dintre tranzistoarele VT 1 i VT2 va conduce (VGSp=VDD) i potenialul +VDD se va transfera la ieire, rezultnd V0=+VDD i y=1 logic (vezi
primele 3 linii ale tabelului 4.8).
Cnd x1=x2=1 logic, VI1=VI2=+VDD i ambele tranzistoare VT3 i VT4 conduc. n acest
caz VGSp=0V i tranzistoarele VT1 i VT2 vor fi ambele blocate. Potenialul masei se
transfer la ieire prin VT3 i VT4, deci V0=0V i y=0 logic (vezi tabelul 4.8).
Figura 4.28 - Circuitul elementului logic I-NU n baza tehnologiei CMOS
Tabelul 4.8- Tabelul de adevr al funciei NAND cu 2 intrri

x2
0
0
1
1
x1
0
1
0
1
y
1
1
1
0
4.7.3 NOR-ul CMOS

NOR-ul CMOS prezint schema din figura 4.29 i tabelul de adevr tabelul 4.9.
94
Funcionare: Pentru x1=x2=0 logic, VI1=VI2=VGSVT3=VGSVT4=0V i tranzistoarele VT3 i

VT4 vor fi blocate. Cnd VGSVT1=VGSVT2=-VDD, iar tranzistoarele Tp1 i Tp2 vor conduce,
potenialul +VDD se va transfera la ieire. Se obine V0=+VDD, deci y=1 logic.
Figura 4.29 - Circuitul elementului logic SAU-NU n baza tehnologiei CMOS

Tabelul 4.9 - Tabelul de adevr al funciei NOR cu 2 intrri
x2
0
0
1
1
x1
0
1
0
1
y
1
0
0
0
Este suficient ca una dintre intrri, sau ambele, s fie 1 logic, pentru ca unul dintre
tranzistoarele VT3 i VT4, sau ambele, s conduc, respectiv unul dintre tranzistoarele VT1
i VT2, sau ambele, s fie blocate. Potenialul masei se va transfera la ieire prin VT3 i
VT4, sau ambele, astfel nct V0=0V i y=0 logic (vezi ultimele 3 linii ale tabelului 4.9)
5 Circuite logice secveniale

Circuitele logice secveniale, CLS, sunt automate de ordinul 1. Se obin din
automatele de ordinul 0 (CLC) prin introducerea unor reacii (legturi inverse). Sunt
alctuite din circuite logice combinaionale i elemente de memorare binar.
Semnalele de ieire ale CLS depind att de combinaia semnalelor aplicate pe intrri ct i de
starea circuitului. Un CLS este caracterizat printr-o secven a semnalelor de ieire i o
secven a strilor elementelor de memorie, pentru fiecare secven a semnalelor aplicate pe
intrrile circuitului.
95
Dup modul de funcionare (modul de transmitere a semnalelor) exist 2 categorii

principale de CLS:
1. asincrone comportarea este determinat de aplicarea pe intrri a semnalelor n
momente oarecare; starea circuitului depinde de ordinea n care se schimb
semnalele;
2. sincrone comportarea este determinat de aplicarea pe intrri a semnalelor n
momente discrete, bine determinate n timp; sincronizarea se realizeaz cu ajutorul
unor impulsuri date de un generator de tact (ceas).
Exemple de CLS: bistabili, numrtoare, registre, memorii RAM.
5.1 Circuite basculante bistabile

Definiie. Circuitele basculante bistabile (CBB sau bistabil) sunt circuite logice
secveniale care au dou stri stabile distincte. Trecerea dintr-o stare n alta se face la
aplicarea unei comenzi din exterior.
Caracteristica principal a CBB este c sunt sisteme cu memorie (elemente de
memorie binar). Un bistabil poate pstra un timp nedefinit informaia binar i n acelai
timp starea sa poate fi citit n orice moment. Se asociaz uneia dintre cele 2 stri ale
bistabilului funcia de memorare a cifrei binare 1 i celei de a doua stri funcia de memorare
a cifrei binare 0. Bistabilul are 2 ieiri, una care pune n eviden cifra binar memorat,
numit ieire adevrat i a doua, care pune n eviden valoarea negat a cifrei binare
memorate, denumit ieire negat.
Clasificare
Dup tipul intrrilor nt urmtoarele tipuri de bistabile: RS; D; JK; T; E.
Dup modul de funcionare exist 2 tipuri: asincrone i sincrone.
Dup numrul de trepte: cu o singur treapt; cu structur Master-Slave (dou trepte).
5.1.1 Siteza bistabilul RS asincron
Bistabilul RS asincron are 2 intrri de comand (de date): S (Set) i R (Reset) i dou
ieiri Q i
(complementare).
Simbolul bistabilului RS asincron este:
96
T
Q
Tabelul de adevr al bistabilului RS asincron este:
Din punct de vedere logic nu are sens s se fac simultan nscrierea i tergerea
informaiei, ca urmare Sn = 1 i Rn = 1 va fi o situaie interzis (de nedeterminare, pentru c
nu se poate prevedea starea final). Condiia de bun funcionare care se pune este Sn Rn
= 0.
Pentru a face sinteza circuitului vom considera semnalul de ieire Q t+1 la momentul
tn+1, semnal care depinde de starea intrrilor S n i Rn i de starea Qt, la momentul tn. Vom
scrie Qt+1 ca o funcie de 3 variabile:
Sinteza bistabilului RS asincron n baza porilor logice 2SAU-NU

Diagramele Karnaugh pentru Qt+1 i
sunt urmtoarele:
Qt+1:
Qt
SnRn
0
1
00
0
1
01
0
0
11
x
x
10
1
1
97
Qt+1:
Qt
SnRn
00
1
0
0
1
01
1
1
11
x
x
10
0
0
Dac minimizm funciile prin gruparea zerourilor obinem:

Qt+1= R (Qt +Sn)
Q
= S ( Q +Rn)
n
t 1
Deducem funciile pentru schema cu pori de tip SAU-NU:
Realizm circuitul n baza funciei obinute:

R
Tabelul excitaiilor pentru bistabilul RS realizat cu pori SAU-NU este prezentat mai jos:
Qt
0
0
1
1
R
X
0
1
0
Q t 1
0
1
0
1
S
0
1
0
X
Sinteza bistabilului RS asincron n baza porilor logice 2I-NU

Schema bistabilului RS asincron realizat cu pori de tip SI-NU se bazeaz pe funciile
n forma FCD obinute din diagramele Karnaugh:
Qt+1:
Qt
SnRn
0
1
00
0
1
01
0
0
11
x
x
10
1
1
98
Qt+1 = Sn + Qt * Rn
Transformm funcia n baza elementelor 2I-NU:
Circuitul logic al bistabilului RS asincron este prezentat mai jos:

S
&
&
Bistabilul RS asincron este cel mai simplu element de memorare care poate fi realizat
cu circuite logice elementare.
Observaie. O aplicaie tipic a bistabilului RS asincron este utilizarea acestuia la eliminarea
oscilaiilor ce apar la contactele mecanice.
5.1.2 Bistabilul RS sincron

n practic, este necesar s se realizeze bistabile la care comutarea se realizeaz numai
dup ce semnalele de intrare au devenit stabile, evitndu-se astfel comutarea greit datorit
unor tranziii ale acestor semnale care nu pot fi controlate (de exemplu, din cauza unor
zgomote). n acest scop, trebuie ca semnalele care determin modul de comutare al circuitului
s fie distincte de cele care determin momentul comutrii, spre deosebire de bistabilele
asincrone, la care att modul de comutare, ct i momentul acesteia sunt determinate de
semnalele de intrare. Asemenea circuite sunt bistabilele sincrone, la care intrrile de date sunt
condiionate de o intrare de tact (ceas).
Bistabilul RS sincron se obine din bistabilul RS asincron prin adugarea unor pori
logice suplimentare cu scopul de a rspunde la semnalele de intrare R i S numai sub
aciunea unui semnal de comand numit impuls de tact (ceas).
99
Ieirile bistabilului RS sincron se modific doar cnd semnalul de tact (ceas) CLK este activ.
Simbolul i tabelul de adevr al bistabilului RS sincron este prezentat mai jos:
S
C
Funcionarea este descris de funcia:

C
0
0
0
0
1
1
1
1
S
0
0
1
1
0
0
1
1
R
0
1
0
1
0
1
0
1
Q t 1
Qt
Qt
Qt
Qt
Qt
0
1
X
Schema logic a bistabilului RS sincron este prezentat mai jos:
100
Diagrama de timp pentru bistabilul RS sincron este:
CLK
i la acest bistabil situaia intrrilor n care S = R = 1 introduce o nedeterminare, de

aceea ea trebuie evitat.
Ct timp CLK este 0, intrrile de date nu influeneaz bistabilul. Cnd CLK = 1
bistabilul urmrete modificrile intrrilor de date. Cnd CLK redevine 0 bistabilul se
zvorte (de aceea se numete latch), pstreaz informaia avut anterior pe ieire.
Observaie. n afara intrrilor sincrone, la bistabilul RS sincron se introduc i intrri
asincrone, Ra i Sa, la nivelul bistabilului RS asincron (porile SI-NU). Aceste intrri sunt
utilizate cu scopul forrii la 0, prin Ra, sau la 1, prin Sa, a ieirii bistabilului. Apariia unor
comenzi pe aceste intrri se execut independent de prezena sau absena tactului. Din acest
motiv intrrile asincrone ale unui bistabil sunt prioritare n raport cu intrrile sincrone.
5.1.3 Bistabilul D
Bistabilul de tip D (Delay) este un caz particular de bistabil RS sincron, obinut prin
comanda n antifaz pe intrrile de date. Circuitul prezint caracteristica principal c pe
toat durata semnalului de tact (C = 1), ieirea copiaz intrarea. n momentul dispariiei
semnalului de ceas (trecerea 1 0) bistabilul menine (memoreaz) starea pe care o avea n
acel moment.
101
Tabelul de adevr
D
0
0
1
1
Qt
0
1
0
1
Qt+1
0
0
1
1
Simbol
Funcionarea este descris de funcia:
Q t 1 = C Q t + CD + Q t D = CD + Q t ( C +D) = CD + Q t
CD
Schema logic a bistabilului D realizat cu pori logice I-NU este prezentat mai jos :
Diagrama de semnale
102
Din diagrama de semnale se observ c semnalul de intrare este reprodus la ieire, dar
cu o ntrziere dat de semnalul de ceas. De aici vine denumirea bistabilului: D = Delay
(ntrziere).
Tabelul excitaiilor pentru bistabilulu JK este:
Sunt cele mai rspndite bistabile n registrele de date.

5.1.4 Circuite basculante bistabile JK
Circuitul basculant bistabil JK este un circuit cu dou intrri notate J i K i dou ieiri
complementare Q i
Bistabilul JK, spre deosebire de bistabilul RS, nu prezint stare de nedeterminare la

ieire, oricare ar fi valorile aplicate pe intrri. Datorit acestui avantaj, este cel mai rspndit
tip de bistabil. Bistabilul JK este un bistabil universal deoarece din el se poate obine toate
celelalte tipuri de bistabile.
Simbol
Tabelul de adevr
J
Qn+1
Funcie
Qn
pstreaz starea
reset
set
schimb starea
103
t
J
0
0
0
0
1
1
1
1
K
0
0
1
1
0
0
1
1
Qt
t+1
Qt+1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
0
Qt+1=Qt
Qt+1=0
Qt+1=1
Qt+1=Qt
Starea de nedeterminare la ieire este eliminat de introducerea reaciei (semnalul de

ieire este adus la intrare).
Schema logic a bistabilului JK cu pori logice I-NU
J
DD1
DD3
&
&
Qn
C
K
DD2
D D4
&
&
Qn
Diagrama de semnale
C
T1
T2
T3
T4
T5
T6
T7
T8
T9
104
Bistabilul JK funcioneaz asemntor cu bistabilul RS (asociind J cu S i K cu R),

ns accept i comanda J = 1, K = 1. n acest caz starea la ieire va fi inversul strii
anterioare.
O analiz mai atent a bistabilului JK sincron arat c att timp ct intrarea de tact
(CLK) rmne pe 1 logic dup stabilirea noii stri, bistabilul intr n oscilaie (i tot schimb
starea). Pentru a exista o singur comutare, durata impulsului pe CLK trebuie s fie mai
mare dect timpul de propagare a semnalului printr-o poart logic i mai mic dect timpul
de propagare a semnalului prin dou pori logice.
Tabelul excitaiilor pentru bistabilulu JK este:
5.1.5 Bistabilul T sincron (Toggle)

Bistabilul T sincron se obine din bistabilul JK sincron prin legarea intrrilor J i K
mpreun. Bistabilul schimb starea (comut) cnd pe intrare are semnal logic 1.
Simbol
Tabel de adevr
Forme de und
Funcionare:
Qn reprezint ieirea la momentul aplicrii impulsului de tact,
Qn+1 reprezint ieirea la momentul ulterior aplicrii impulsului de tact.
CBB comut pe frontul negativ al impulsului de ceas.
105
Bistabilul T realizeaz divizarea cu 2 a frecvenei semnalului de tact (se observ pe

diagrama de semnale c frecvena semnalului de ieire Q este jumtate din frecvena
semnalului de tact).
fQ
unde
fQ
= fC
2
- frecvena semnalului la ieirea Q
f c - frecvena semnalului aplicat la intrarea de sincronizare.

Acest proprietate face ca bistabilul T s fie foarte mult utilizat n construcia
numrtoarelor i a altor circuite la care este necesar divizarea frecvenei.
Bistabilul T(Toggle) se comport ca un comutator. Cnd T=0 ieirea rmne neschimbat,
iar cnd T=1, ieirea i schimb starea(comut).
Toi bistabilii pot fi prevzui cu intrri de Set si Reset asincrone, pentru a seta (Set)
ieirea n 1 logic sau a reseta (Reset) ieirea n 0 logic imediat, nu n sincronizare cu ceasul.
Acest lucru este foarte util atunci cnd bistabilul este folosit n numrtoare sau registre. n
mod normal intrrile Set i Reset sunt active pe 0.
Bistabilul T sincron are aceleai deficiene ca i bistabilul JK sincron, legate de durata
impus a semnalului de tact.
Bistabilele de tip master-slave introduc un tip de structur care permite rezolvarea
comutrii bistabilelor. Acest principiul master-slave poate fi aplicat oricrui circuit bistabil.
Structura master-slave este compus din 2 celule de memorie, una master i cealalt
slave.
106
Impulsul de tact are dou fronturi, unul pozitiv (de urcare de la 0 la 1, n logica
pozitiv) i unul negativ (de coborre de la 1 la 0, n logica pozitiv).
La bistabilele master-slave pe frontul cresctor al semnalului de tact se face nscrierea
informaiei n master, slave fiind practic deconectat. Pe frontul descresctor urmtor se face
transferul informaiei din master n slave i informaia va apare la ieiri dup frontul
descresctor al impulsului de tact. Se asigur astfel o bun separare ntre intrrile de date i
ieirile bistabilelor.
tS este timpul de set-up = perioada n care datele trebuie s fie pregtite nainte de
impulsul de tact.
tH este timpul de holding.
Pe perioada 1 2 a impulsului de ceas, porile de la intrare nu sunt nc deschise, iar
porile 3,4 se blocheaz i astfel izoleaz slave de master.
107
Pe zona 2 3 porile de intrare 1,2 se deschid i informaia trece n master. Porile 3,4 sunt
nchise i slave i pstreaz vechea informaie.
Pe zona 3 4 porile 1,2 se nchid i porile 3,4 nu se deschid nc: master este izolat
de intrare i de slave.
Pe perioada 4 5 porile 3,4 se deschid, n timp ce porile 1,2 sunt blocate i
informaia apare pe ieire.
Perioada critic este cea de meninere a datelor la intrare, tH, pe perioada 4 5
Memorarea se face pe frontul descresctor al impulsului de tact.
5.1.7 Conversia circuitelor basculante bistabile

n numeroase aplicaii este necesar utilizarea unui anumit tip de CBB, practic fiind
disponibil un altul. n aceste condiii, de mare ajutor sunt ecuaiile logice de legtur dintre
diferite tipuri de bistabille, relaii ce se pot obine pe baza tabelului comparativ, tabelul 5.1
Tabelul 5.1- Tabel comparativ al diferitelor tipuri de CBB
SR
Sn Qn
Tabelul de
adevr
Qn+
Ecua
iile
logic
Qn 1
Rn
00
01
Qn
0
10
11
1
?
2. TIP CBB
D
T
Dn Qn Tn Qn+
+1
Sn+ R n
Qn
Rn+ Sn
Qn
+1
0
1
0
1
Qn
D n S n R n Tn
Qn
Qn+Tn
Qn
JK
JnK Qn+
n
00
01
Qn
0
10
11
1
Qn
Jn Qn +
Kn
Qn
D n Sn R n T Q
n
n
J n Qn
+TnQn
+KnQn
e
Conversia n T
Pentru realizarea conversiei JKT sau DT, trebuie gsit relaia dintre intrarea T a
bistabilului simulat i intrrile JK sau D ale bistabilului disponibil figura 5.1.
108
CBB
JK sau D
CLK
Figura 5.1 - Conversia n T: punerea problemei

Pentru aceasta se construiete tabelul ajuttor 5.2 astfel: n primele dou coloane se trec
toate combinaiile logice posibile ale intrrii (Tn) i strii (Qn)
bistabilului simulat, n urmtoarele dou coloane - valorile logice ale intrrilor J nKn i Dn,
completate numai dup trecerea n ultima coloan a valorilor logice ale ieirii Q n+1 a
bistabilului simulat.
Tabelul 5.2- Explicativ pentru realizarea conversiilor n T
Tn
0
0
1
1
Qn
0
1
0
1
JnKn
0x
x0
1x
x1
Dn
0
1
1
0
Qn+1
0
1
1
0
Completarea cu valorile logice corespunztoare a coloanelor JnKn i Dn se face pornind

de la valorile logice ale strii prezente i viitoare (Q n i Qn+1), dup o studiere atent a tabelul
5.1.
Astfel, situaia Qn=0, Qn+1=0, se obine atunci cnd JnKn=00 sau 01, deci JnKn=0x, unde
prin "x" nelegem "indiferent". Qn=1 i Qn+1=1 se obine cnd JnKn=00 sau 10, deci JnKn=x0,
.a.m.d.
Similar se procedeaz cu coloana lui Dn.
O dat completat tabelul 5.2, se poate trece la sintez, construind diagramele VK
pentru funciile de ieire Jn, Kn i Dn figura 5.2.
Tn
Qn
a) Jn=Tn
Qn
Qn
Tn
b) Kn=Tn
Tn
c)Dn=Tn Q n + Tn Qn=TnQn
Figura 5.2 - Sinteza funciilor de ieire ale blocului X din figura 5.1
109
Cu aceste rezultate, schema general din figura 5.1 capt aspectele concrete din
figura 5.3.
T
CLK
J
Q
CLK
K
CLK
CLK
a) JKT
b) DT
Figura 5.3- Conversiile n T
Conversia n SR
Procednd similar obinem tabelul 5.3 care permite implementarea circuitelor de
conversie JKSR i DSR.
Tabelul 5.3 - Explicativ pentru realizarea conversiilor n RS
SnRn
00
00
01
01
10
10
11
11
Qn
0
1
0
1
0
1
0
1
JnKn
0x
x0
0x
x1
1x
x0
xx
xx
Dn
0
1
0
0
1
1
x
x
Qn+1
0
1
0
0
1
1
0/0
1/0
Exerciii
1.
S se implimenteze :
a) un bistabil de tip D, folosind un bistabil de tip JK.
b) un bistabil de tip JK folosind un bistabil de tip D.
Comparai cele dou rezultate.
110
2.
S se implimenteze un bistabil de tip T, folosind:

a) un bistabil de tip SR.
b) un bistabil de tip D.
c) un bistabil de tip JK.
3.
Se va proiecta un circuit secvenial pentru detectarea unei secvene de bii.
Circuitul vagenera la ieire valoarea 1 de fiecare dat cnd detecteaz secvena de intrare
1010:
intrare x = 0 1 0 1 0 1 0
ieire z = 0 0 0 0 1 0 1
Implementarea se va realiza:
a) cu bistabile D;
b) cu bistabile JK.
Aplicaii ale circuitelor basculante bistabile

5.2 Numrtoare
Numrtoarele sunt circuite logice secveniale care inregistreaz numrul de impulsuri
aplicate la intrare. Ele se realizeaz prin asocierea circuitelor basculante bistabile, avnd rol
de celule de memorie binar, cu circuite logice combinaionale, care determin modul corect
n care urmeaz ca numrtorul s-i schimbe starea la fiecare nou impuls aplicat la intrare.
Bistabilele utilizate n constructia numaratoarelor sunt de tip T realizate de obicei din
bistabile JK sau D cu structur MASTER-SLAVE, cu T = 1 permanent sau uneori cu
validarea accesibila n exterior.
Clasificare
Clasificarea numrtoarelor se face dup anumite criterii:
1. Dup modul de aplicare a impulsurilor de comand:
- Numrtoare asincrone la care intrarea de tact a fiecrui bistabil este conectat
la ieirea bistabilului anterior.
-
Numrtoare sincrone la care intrrile de tact ale tuturor bistabilelor sunt
conectate mpreun.
2. Dup modul n care i modific coninutul:
111
- Numrtoare directe i cresc coninutul cu cte o unitate la fiecare impuls aplicat

la intrare (numr n sens cresctor)
- Numrtoare inverse i scad coninutul cu cte o unitate la fiecare impuls aplicat
la intrare (numr n sens descresctor)
- Numrtoare reversibile numr n sens cresctor sau descresctor n funcie de o
comand aplicat din exterior.
3. Modul de codificare a informaiei:
- Binare
- Binar-zecimale
Numrtoarele se pot realiza cu celule de memorie de tip T care realizeaz o divizare
cu 2. Prin interconectarea a n celule de memorie se obine un numrtor cu un numr de
stri distincte. Fiecrei stri i vom asocia cte un cuvnt de cod binar de lungime n,
reprezentnd coninutul celor n celule binare pentru starea dat a numrtorului. Codul n
care numr un numrtor va fi dat de succesiunea cuvintelor de cod binar asociate strilor
numrtorului.
Numrul strilor stabile distincte posibile ale unui numrtor format din n celule
binare este 2n. Dac din aceste stri se elimin k stri rezult un numrtor cu p = 2n k
stri distincte. Matematic, operaia realizat de numrtor este o operaie modulo p.
Caracteristicile unui numrtor:
Nmax - capacitatea numrtorului. Reprezint numrul maxim de stri posibile ale
numrtorului.
Nmax 2 n
unde n reprezint numrul de bistabile din care este constituit numrtorul.
Rapiditatea n funcionare este definit prin doi parametri:
- frecvena impulsurilor de numrare;
- timpul de poziionare al numrtorului.
Observaie. Un numrtor funcioneaz de fapt i ca un divizor de frecven.
112
5.2.1 Numrtor binar asincron direct

Simbolul numrtorului asincron direct
CR ieire a transportului, care se utilizeaz pentru conectarea la urmtorul numrtor

Tabelul de succesiune a strilor pentru numrtorul binar de 4 bii.
Starea
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Q3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Astfel, conform observaiilor de mai sus schema unui numrtor asincron direct de 4 bii este
realizat prin conectarea n cascad a bistabililor de tip JK n configuraie de bistabili de tip
T:
113
"1"
Q0
DD1
J
TT
Reset
K
R
Q1
DD2
J
TT
C
Q
Q2
DD3
J
TT
C
Q
DD4
J
Q3
TT
C
Q
Q0, Q1, Q2, Q3 ieirile numrtorului, ne dau starea lui la un moment dat.
R este semnalul de Reset, folosit pentru aducerea numrtorului n starea iniial, la 000.
Tact exterior se aplic doar pe intrarea primului bistabil.
Formele de und pentru numrtorul binar asincron direct sunt:
CKin
Q0
Q1
Q2
Q3
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000
7
0
3
5
9
10
11
12
13
15
1
2
4
6
8
14
0
Numrtorul este modulo 16, numrnd direct n binar, de la 0000 la 1111. El

basculeaz pe fronturile descresctoare ale impulsurilor de tact.
Dac dorim s obinem valorile numrului n zecimal putem utiliza ieirile
numrtorului, Q0, Q1, Q2, ca i intrri ntr-un decodificator binar zecimal.
Dezavantajul numrtorului asincron este c timpul de comutare, n cel mai
defavorabil caz, este egal cu suma timpilor de comutare a tuturor bistabililor care l compun.
Avantajul lui const n simplitatea schemei, realizat doar cu bistabile, prin interconectri
directe.
5.2.2 Numrtor binar asincron invers
Simbolul numrtorului asincron invers:
114
Schema logic a numrtorului este:

"1"
Q0
DD1
J
TT
TT
TT
TT
C
Q
Q3
DD4
Q2
DD3
Reset
Q1
DD2
Reset este semnalul utilizat pentru aducerea numrtorului n starea iniial, la 0000.
Formele de und pentru numrtorul binar asincron invers sunt:
C
Q0
Q1
Q2
Q3
0
0
Q3 0
Q2 0
Q1 0
Q0
1
1
1
1
1
1
1
0
1
1
0
1
1
1
0
0
1
0
1
1
1
0
1
0
1
0
0
1
11 10 9
15 14 13 12
1
0
0
0
0
1
1
1
0
1
1
0
0
1
0
1
0
1
0
0
0
0
1
1
0
0
1
0
2
0
0
0
1
0
0
0
0
1
1
1
1
0 15
115
Numrtorul este modulo 16 numrnd invers n binar, de la 1111 la 0000. El

basculeaz pe fronturile descresctoare ale impulsurilor de tact.
Avantajul numrtorului asincron direct i invers const n simplitatea schemei,
realizat doar cu bistabile, prin interconectri directe.
Dezavantajul numrtorului asincron este c timpul de comutare, n cel mai
defavorabil caz, este egal cu suma timpilor de comutare a tuturor bistabililor care l compun.
5.2.3 Numrtor binar asincron reversibil
Simbolul numrtorului asincron invers:
Numrtorul binar asincron reversibil are celula de memorie de baz ca i

numrtoarele asincrone anterioare, dar ntre celulele de memorie se intercaleaz
multiplexoare de tip 2:1 prin care se comand sensul de numrare.
Pentru Comand = 0 numrtorul numr direct, iar pentru Comand = 1 numrtorul

numr invers.
5.2.4 Determinarea frecvenei maxime de operare pentru numrtoarele
asincrone
Principalul avantaj al numrtoarelor sincrone l constituie simplitatea arhitecturii,
aspect contrabalansat de dezavantajul major al unei frecvene maxime de operare reduse,
datorat propagrii succesive a semnalului de tact. ntrzierea produs de un bistabil este
egal cu t P (CLK Q ) . Pentru stabilirea frecvenei, maxime de operare trebuie inut cont de
cazul cel mai defavorabil n care comut toate cele n bistabile, impulsul de tact urmtor
poate s se aplice numai dupa stabilizarea efectului impulsului de tact anterior. Uzual
116
starea stabil a numaratorului naintea aplicrii unui nou impuls de tact trebuie s dureze
un interval de timp t necesar citirii starii numrtorului (decodificarea cuvntului de
stare). Din aceste motive perioada minim de repetiie a tactului n cazul cel mai defavorabil
este:
CLK min
=n*t
P ( CLK Q )
+t
unde n este numrul de bistabile din componena numrtorului. n cazul n care ntre ieirea
Q a bistabilului anterior i intrarea CLK a bistabilului urmtor exist circuite care
produc ntrzieri (de exemplu multiplexoare la numrtoarele reversibile), durata minim a
impulsului de tact este:
T CLKMax = n*t P ( CLK Q ) +(n-1)t pMUX +t, iar frecvena maxim de funcionare este
f CLKMax = T
CLK min
Acest fenomen limiteaz frecvena maxim de tact la care poate funciona

numaratoarele asincrone.
Formele de und reale asociate numrtorului asincron
5.2.5 Numrtoare sincrone

Aceasta categorie de circuite asigura functionarea la frecvente mult mai mari dect n
cazul numaratoarelor asincrone datorita aplicarii simultane a impulsului de tact la intrarile de
tact ale tuturor bistabilelor.
117
Metode de generare a semnalului T

n cadrul unui ciclu de functionare al numaratorului la trecerea dintr-o stare in
alta in urma aplicarii impulsului de tact CLK , unele bistabile trebuie sa basculeze, altele
nu. nseamna ca trebuie utilizate bistabile de tip T cu intrarea T accesibila (bistabilul MS
JK la care J se leaga mpreuna cu K si formeaza T ) pentru a permite ca naintea
aplicarii urmatorului impuls de tact sa se aplice la intrarea T a bistabilului ce trebuie sa
basculeze (conform tabelului de functionare), nivelul 1 logic, iar la intrarea T a celorlalte
nivelul 0 logic. Apare astfel necesitatea utilitarii unor circuite logice pentru generarea
valorilor
ce
corespund celor
bistabile
folosite
pentru
ca
functionarea
numaratorului sa decurga in conformitate cu tabelul de

functionare dorit.
Procedura de determinare a structurii circuitului logic destinat generarii valorilor
logice pentru intrarile T se va exemplifica pentru tabelul de functionare ce corespunde unui
numarator binar sincron pe 4 biti.
Procedura poate fi aplicata similar si unor numaratoare care functioneaza dupa alte
tabele de functionare.
Tabelul de functionare (este valabil att pentru numaratoarele asincrone cat si pentru
cele sincrone):
Nr.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Q3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
118
Din tabel se deduc urmatoarele:

-
bistabilul de rang 0 trebuie sa basculeze la fiecare impuls de tact, deci T0 = 1 n
permanenta.
-
bistabilul de rang 1 basculeaza numai atunci cnd n starea de dinaintea aplicarii
impulsului de tact Q 0 = 1, deci T 1 = Q 0 .

- bistabilul de rang 2 basculeaza numai atunci cnd n starea anterioara att Q 0 ct si Q 1
sunt pe 1 adica
- bistabilul Q3 basculeaza numai atunci cnd anterior aplicarii impulsului de tact Q 0 , Q 1 si

Q 2 sunt pe 1 deci
n general se poate scrie:
Revenind la numaratorul pe 4 biti, n functie de modul de scriere al valorilor T se

disting doua metode de generare a acestora:
- seriala n acest caz valorile lui T se obtin din valorile anterioare:
- paralela la care valorile lui T se obtin direct din valorile lui Q:
Generarea valorilor lui T pentru un numar de 4 biti prin metoda seriala:
119
Figura 4.16. Generarea semnalelor T0 T3 si T4 (Carry).

Semnalul Carry se genereaza din semnalul T 3 si Q 3 si se aplica intrarii T 0 a
numaratorului urmator n cazul extinderii capacitatii de numarare.
n cazul generarii seriale a valorilor T n cazul cel mai defavorabil, durata minima a
impulsului de tact este data de:
Dezavantaj: - tp mai mare dect in cazul generarii paralele a valorilor T

Avantaje:
- se utilizeaza numai porti I cu doua intrari.
n cazul generarii paralele a valorilor T , durata minima a impulsurilor de tact este:
Se observa ca tp este mai mic dect la numaratoarele asincrone cu acelasi numar de

bistabile (frecventa de tact mai ridicata). Din acest motiv aceasta este varianta preferata la
realizarea numaratoarelor n integrate.
a) Numaratorul sincron binar direct pe 4 biti
Schema logic a numrtorului sincron direct T generat prin metoda serial este prezentat
mai jos:
120
Schema logic a numrtorului sincron direct T generat prin metoda paralel este
prezentat mai jos:
Numarator sincron direct pe 4 biti diagrame de semnal:
Schema unui numarator binar sincron pe 4 biti cu generarea semnal Carry extern
121
Relatiile pentru generarea valorilor T sunt cele ce nu contin pe T anterior.

Fiecare valoare T este generata doar pe baza valorilor Q pentru a scurta timpul de generare.
Astfel ntrzierea de generare este doar a unei singure porti SI. Impulsurile de tact CK se
aplica simultan la toate bistabilele. Exista de asemenea o intrare de initializare comuna
/CLR pentru toate bistabilele. Numaratorul numara doar n sens direct (crescator), iar
iesirea CARRY serveste pentru interconectarea numaratorului reprezentat cu un alt
numarator identic pentru bitii superiori Q4 ...Q7 si se conecteaza la intrarea T0 care devine
practic T4 al celui de al doilea numarator.
b)Numarator sincron reversibil
Schema logic a numrtorului sincron binar reversibil pe 4 bii
Numarator sincron binar reversibil pe 4 biti - diagrame de semnal:
5.2.6 Sinteza numrtoarelor cu capacitate arbitrar de numrare

Pentru a face sinteza unui numrtor cu p 2n trebuie determinat numrul minim de
celule de memorie binar necesare. Relaia folosit este: 2 n p. Celulele de memorie se
interconecteaz apoi astfel nct s se omit (2n p) stri. Din acest motiv exist mai multe
variante posibile pentru interconectare, deci i pentru sinteza numrtorului.
122
Exemplu: Sinteza unui numrtor modulul 5.

Pentru 2n 5 obinem n = 3, deci vom avea 3 celule de memorie pentru numrtor.
Numrul strilor omise va fi 23 5 = 8 5 = 3.
Presupunem c avem urmtoarea succesiune a strilor de numrare (ciclu de
numrare):
Evident c se putea alege i alt succesiune a strilor numrtorului.

Folosim pentru realizarea numrtorului bistabili de tip JK.
Se construiete un tabel cu strile actuale ale numrtorului, cu strile urmtoare i cu
condiionrile intrrilor JK ale celor 3 bistabili folosii pentru sintez. Completarea tabelului
se face pe baza tabelului de excitaie al bistabilului JK sincron.
Q2t
Q1t
Q0t
Q2t+1
Q1t+1
Q0t+1
J2
K2
J1
K1
J0
K0
Diagramele Karnaugh pentru cele 6 intrri ale bistabilelor ne permit determinarea

funciilor pentru intrri. Strile omise se consider indiferente.
J2:
Q2 Q1Q0
0
1
00
01
11
1
x
10
x
J2 = Q1 Q0
123
K2:
Q2 Q1Q0
0
1
00
x
1
01
x
x
11
x
x
10
x
x
00
01
1
x
11
x
x
10
x
x
00
x
x
01
x
x
11
1
x
10
00
1
01
x
x
11
x
x
10
1
x
00
x
x
01
1
x
11
1
x
10
x
x
K2 = 1
J1:
Q2 Q1Q0
0
1
J1 = Q0
K1:
Q2 Q1Q0
0
1
K1 = Q0
J0:
Q2 Q1Q0
0
1
J0 = Q2
K0:
Q2 Q1Q0
0
1
K0 = 1
Schema logic pentru numrtorul modulul 5 va fi urmtoarea:

Q2
J2
Q2
CLK
K2
Q2
R2
Q1
J1
Q1
CLK
K1
Q1
R1
Q0
J0
Q0
CLK
1 K0
Q0
R0
CLK
Reset
Pentru rezolvarea complet a sintezei numrtorului modulul 5 trebuie discutat i
problema strilor omise. Ce se ntmpl cu numrtorul dac nu are secven de iniializare
sau dac ajunge cumva n una dintre strile care nu face parte din ciclul de numrare? Care
va fi evoluia numrtorului?
124
Trebuie verificate tranziiile numrtorului n cazul n care este ntr-o stare din afara
ciclului de numrare. Putem avea 2 situaii: fie numrtorul revine singur n ciclul de
numrare, fie trebuie reproiectat astfel nct s revin n ciclul de numrare.
Strile omise n exemplul dat sunt:
101
110
111
010
010
010
i din starea aceasta se revine n ciclu
Numrtorul sintetizat este deci cu reintrare automat n ciclul de funcionare.

O alt metod de realizare a numrtoarelor modulo k2p este metoda reducerii la 0 ,
care presupune urmtoarele: se las un numrtor modulo 2n s evolueze normal de la starea
0 la starea k-1, apoi la stingerea strii k se reseteaz toate celulele numrtorului.
Pentru un numrtor modulul 5 se obine
Dezavantajul acestei scheme este durata manifestat a semnalului R :

125
Pentru eliminarea acestui dezavantaj, se sincronizeaz

T. n acest caz, durata activ a lui
ciclului de numrare un timp
timp
, apoi dup nc
cu frontul pozitiv al ceasului
este
. Numrtorul rmne n ultima stare a
, dup care
devine activ, numrtorul devine resetat un
trece din starea 0 n starea 1.
Aceste evenimente dureaz deci
. Din acest motiv pentru resetare trebuie
determinat starea 4 (100) pentru realizarea unui numrtor modulo 5.
Acest numrtor realizeaz o divizare n 5 a frecvenei ceasului T.De remarcat c

starea 4 (100) divizeaz
TT/2, iar starea 0 (000) divizeaz 3 TT/2.
O alt metod de divizare a unui numrtor modulo k2p este utilizarea unui
numrtor prim stabil invers ,dup cum urmeaz: se ncearc numrtorul n starea iniial k
i se aplic impulsului pe intrarea de numrare invers (CD); numrtorul trece succesiv prin
strile k-1,k-2,...,2,1,cnd numrtorul ajunge n starea 0, apare un impuls pe ieirea de
126
mprumut (BW) care se folosete pentru ncrcarea numrtorului n starea k; apoi ciclul se
reia.
De remarcat c starea 0 nu face parte din ciclul de numrare.
Dezavantajul schemei este c nu se poate asigura o durat suficient pentru semnalul PL =

BW ,semnalului BW (care exist doar att timp ct coninutul numrtorului este 0) datorit
ncrcrii numrtorului (PL = BW) ar putea compromite operaia de ncrcare. Acest
neajuns se poate elimina prin sincronizarea reciei n cazul T (similar metodei anterioare).
Probleme
1. Se va proiecta cu bistabile D un numrtor binar care numr n sens direct, de la 0 la 15.
2. Se va proiecta cu bistabile T un numrtor BCD n sens direct.
3. Se va proiecta cu bistabile JK un numrtor binar cu urmtoarea secven de numrare:
0,1, 2, 4, 5, 6, 0.
4. Se va proiecta cu bistabile D un numrtor binar cu urmtoarea secven de numrare: 0,1,
3, 2, 4, 6.
5.2.7 Numrtoare Moebius
Numrtoarele Moebius sunt numrtoare n inel cu coad ntoars (twisted tail ring
counter).
Dei exist numrtoare de tip MSI pentru numrarea binar sau a altor tipuri de
secvene, exist unele cazuri n care se prefer proiectarea unor numrtoare speciale cu
bistabili i pori logice.
Exemplu: un numrtor cu 8 stri la care la fiecare tranziie se modific numai un singur bit,
se poate construi utiliznd urmtoarea secven:
0000
0
127
1000
8
1100
12
1110
14
1111
15
0111
7
0011
3
0001
1
Proiectarea se face i cu bistabili de tip D i cu bistabili de tip JK.
Tabelul folosit pentru sinteza numrtorului este:
3.
Q3T
0
1
1
1
1
0
0
0
Q2t Q1t Q0t Q3t+ Q2t+ Q1t+ Q0t+ D3 D2 D1 D0 J3 K3 J2 K2 J1 K1 J0 K0

0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
1
x
x
x
x
0
0
0
x
0
0
0
1
x
x
x
0
1
x
x
x
x
0
0
x
x
0
0
0
1
x
x
0
0
1
x
x
x
x
0
x
x
x
0
0
0
1
x
0
0
0
1
x
x
x
x
x
x
x
x
0
0
0
1
Diagramele Karnaugh ne permit s determinm valorile pentru intrrile bistabilelor D3

D0 i J3 K0
D3:
Q3Q2 Q1Q0
00
01
11
10
00
1
x
1
1
01
11
x
x
x
00
01
11
x
1
1
x
x
x
1
x
00
01
11
x
1
x
x
x
1
1
x
10
x
x
1
x
D3 = Q0
D2:
Q3Q2 Q1Q0
00
01
11
10
10
x
x
1
x
D2 = Q3
D1:
Q3Q2 Q1Q0
00
01
11
10
10
x
x
1
x
D1 = Q2
128
D0:
Q3Q2 Q1Q0
00
01
11
10
00
01
11
1
1
1
x
10
x
x
1
x
x
x
x
00
x
x
01
x
x
x
x
11
x
1
10
x
x
00
1
x
x
x
01
11
x
x
x
x
x
10
x
x
x
x
00
01
11
x
x
1
x
x
x
x
x
x
00
x
x
01
x
x
x
x
11
x
x
1
x
10
x
x
00
01
x
1
x
x
x
11
x
x
x
x
10
x
x
x
x
D0 = Q1
J3:
Q3Q2 Q1Q0
00
01
11
10
J3 = Q0
K3:
Q3Q2 Q1Q0
00
01
11
10
K3 = Q0
J2:
Q3Q2 Q1Q0
00
01
11
10
10
x
x
x
x
J 2 = Q3
K2:
Q3Q2 Q1Q0
00
01
11
10
K2 =Q3
J1:
Q3Q2 Q1Q0
00
01
11
10
J1 = Q2
129
K1:
Q3Q2 Q1Q0
00
01
11
10
K1 = Q2
J0:
Q3Q2 Q1Q0
00
x
x
x
x
01
x
x
x
x
11
1
10
x
x
00
x
01
x
x
x
x
11
x
x
x
x
10
x
x
1
x
00
x
x
x
x
01
1
x
x
x
11
10
x
x
x
x
00
01
11
10
J0 = Q1
K0:
Q3Q2 Q1Q0
00
01
11
10
K0 = Q1
Cele 2 scheme logice pentru numrtor sunt:

D3
Q3
D2
Q2
D1
Q1
D0
Q0
CLK Q3
CLK Q2
CLK Q1
CLK Q0
J3
Q3
CLK
K3
Q3
J2
Q2
CLK
K2
Q2
J1
Q1
CLK
K1
Q1
J0
Q0
CLK
K0
Q0
CLK
CLK
Observaie. Starea fiecrui bistabil este determinat de starea anterioar a bistabilului plasat
n stnga sa, iar starea primului bistabil este determinat de ieirea complementar a
ultimului bistabil.
Se pot construi numrtoare Moebius de orice dimensiune (ordin).
130
Aplicaii ale numrtoarelor Moebius

a. Se pot folosi ca i numrtoare de stare. Dac numrtorul este implementat cu
bistabile JK, fiecare comutare a strii este controlat de cte o intrare diferit. Din acest
motiv, modificarea oricrei stri va putea fi controlat independent, adugnd o poart SI sau
SI-NU pe intrarea respectiv (de exemplu tranziia 0 8 este controlat de J3, tranziia 8
12 de J2 .a.m.d.).
b. Generatoare de ceas cu mai multe faze. Cele 8 ieiri ale numrtorului genereaz de
fapt 8 semnale de ceas defazate n mod egal, cu factor de umplere de 50%. n general un
numrtor Moebius de n bii genereaz 2n faze de ceas.
5.3 Registre
Registrele sunt circuite logice secveniale care permit stocarea i/sau deplasarea
informaiei codificate binar. Ele se realizeaz din celule de memorie binar (CBB) i din
circuite logice combinaionale (CLC), care permit nscrierea, citirea i transferul informaiei.
Capacitatea unui registru este dat de numrul celulelor de memorie.
Orice informaie binar, care nu depete capacitatea registrului, poate fi nscris prin
acionarea corespunztoare a intrrilor (care depinde i ea de natura bistabilelor).
Registrele pot s fie de mai multe tipuri: de memorie; de deplasare; combinate;
universale.
Registrele de memorie memoreaz informaia binar n celule de memorie binar. n
fiecare celul de memorie se memoreaz un bit de informaie. ncrcarea se poate face
paralel, prin intrrile asincrone, de Set i Reset.
Registrele de deplasare sunt cele care realizeaz transferul informaiei. Transferul se poate
face: stnga-dreapta; dreapta-stnga; n ambele sensuri.
Registrele combinate sunt cele care au i funcia de memorare i cea de deplasare.
Registrele universale cumuleaz toate funciile: deplasare stnga-dreapta, deplasare dreaptastnga, ncrcare serie sau paralel a informaiei, citire serie sau paralel a informaiei.
131
5.3.1 Registre de memorie

Sunt utilizate pentru stocarea cuvintelor binare.Funcionarea unui astfel de registru de
memorie este descris n urmtoarea tabel de adevr:
Avnd n vedere c ecuaia ce descrie funcionarea unui CBB tip D sincron este
, rezult c se poate realiza un registru de memorie pe k bii dac se
folosesc k CBB tip D sincrone cu Din=Xin.
Dac se folosesc CBB tip D active pe front pozitiv,informaia se nscrie n registru pe

frontul pozitiv al ceasului.Dac se folosesc CBB tip D latech ,pentru T=1 registrul este
transparent pentru informaia de pe intrri,iar pentru T=0 registrul se zvorete,memornd
informaia care se afl pe intrri n momentul frontului negativ al T.
Dac se folosesc CBB tip D MASTER-SLAVE n registru se memoreaz informaia
care se afl pe intrri n momentul frontului negativ al ceasului.registrele de memorie se pot
implementa I n CBB tip I-K sau R-S dac se realizeaz conexiunile respectiv. Registrele de
memorie multiport sunt constituite din CBB adresabile care au o intrare comun de date,
CBB folosite sunt de tip D-latch
132
n cazul registrelor de memorie intrarea de ceas a bistabilelor poart numele de WE

sau WR dac se folosesc CBB tip D active pe front pozitiv.
5.3.2 Registre de deplasare
Registrele de deplasare sunt cele care realizeaz transferul informaiei. Transferul se
poate face: stnga-dreapta; dreapta-stnga; n ambele sensuri.
La fiecare impuls de tact coninutul registrului se deplaseaz cu cte o celul (n
sensul stabilit). Semnalul de ieire este identic cu cel de intrare, dar ntrziat cu un numr de
impulsuri de tact egal cu numrul de celule de memorie din care este format registrul.
Exceptnd primul bistabil, ecuaia de stare a unui registru de deplasare stnga-dreapta
este dat de relaia: Qi(t+1) = Qi-1(t) c (unde c = impulsul de tact).
Funcionarea unui registru cu deplasare stnga-dreapta este ilustrat de urmtoarea
tabel de adevr:
Pentru un registru de deplasare dreapta-stnga, funcionarea este urmtoarea:
133
Prin combinarea celor dou scheme se obine un registru de deplasare comandat

stnga-dreapta sau dreapta-stnga:
CM=0 : MUX realizeaz legtura 0-0 deplasare stnga-dreapta

CM=1 : MUX realizeaz legtura 0-0 deplasare dreapta-stnga
5.3.3 Registre combinate
Acest tip de registre cumuleaz funciile registrelor de memorare cu cele ale
registrelor de deplasare
CM=0 ncrcare serial pe Ts registru de deplasare stnga-dreapta

CM=1 ncrcare paralel pe TP registru de memorie
5.3.4 Regitre universale

Registrele universale cumuleaz toate funciile: deplasare stnga-dreapta, deplasare
dreapta-stnga, ncrcare serie sau paralel a informaiei, citire serie sau paralel a
informaiei.
134
Problem
Se va desena schema unui registru de deplasare la dreapta de 4 bii cu posibilitatea
ncrcrii paralele, realizat cu bistabile D. Registrul dispune de o intrare serial de date SI i
de intrrile de control SHIFT i LOAD. Funcionarea este definit prin Tabelul 4.19.
Tabelul de funcionare al registrului de deplasare cu ncrcare paralel.
135
Bibliografia
1.
Valeriu Blaj. Tehnica digital. Chiinu, 2003.
2.
http://facultate.regielive.ro/cursuri/automatica/analiza-si-sinteza-
dispozitivelor-numerice-28817.html
3.
http://www.studentie.ro/Laboratoare/Automatica/Circuite-numerice-
integrate---Decodificator_i54_c1462_98091.html
4.
http://www.scritube.com/tehnica-mecanica/Circuite-electronice-
digitale63966.php
5.
www.fpce4.fizica.unibuc.ro/fpce4/manuals/sit/cap16.pdf
6.
www.robotics.ucv.ro/curscin/pdf/3.pdf
7.
www.islavici.ro/cursuri/Circuite integrate/04 Familia CMOS.pdf
8.
www.etc.ugal.ro/rpopa/es course/lecture_notes/Curs4.pdf
9.
www.micromedia.home.ro/articole/periferice/cap6.pdf
10.
www.robotics.ucv.ro/curscin/pdf/4_Fpga&cpld_c4.pdf
11.
www.cid2004.3x.ro/03 Familia TTL.pdf
12.
www.utm.md/metrolog/manuale/microP/Lab3-Cod_DeCod3.pdf
13.
www.193.226.5.66/ci/rom/cid_main.html
14.
www.liga-etc.ro/cursurilaboratoareproiecte/
15.
www.bel.utcluj.ro/ci/rom/ed.html
16.
www.mctr.mec.upt.ro/cid.pdf
17.
www.radio.ubm.ro/EA/Documente/Cursuri_Laboratoare/CID/ndrumar_
CID1. pdf
18.
www.electronicsucv.3x.ro/carte.pdf
19.
www.buybooks.ro/electronica-digitala/electronica-digital.html
20.
www.vega.unitbv.ro/~popescu/alliance/vlsi_ndrumar.pdf
136

Note de Curs

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Note de Curs

Încărcat de

Drepturi de autor:

Formate disponibile

Ministerul Educaiei al Republicii Moldova

Colegiul de Microelectronic i Tehnic de Calcul

1.1 Reprezentarea informaiilor n calculator

1.1.1 Sisteme de numeraie

1.1.2 Conversia numerelor ntregi

1.1.3 Conversia numerelor reale

1.1.4 Operaii aritmetice cu numere n diferite baze de numeraie

1.2 Codificarea informaiei

1.2.1 Reprezentarea numerelor naturale

1.2.4 Operaii cu numere n reprezentate n virgul mobil

2 Elemente de algebr boolean

2.2 Modurile de definire ale funciilor logice

2.3 Funcii logice elementare

2.4 Legile algebrei logice

2.5 Formele canonice ale funciilor logice

2.6 Minimizarea funciilor logice

2.6.1 Minimizarea prin metoda analitic

2.6.2 Minimizarea funciilor logice cu ajutorul diagramei Karnaugh

2.6.3 Cazuri particulare

2.6.4 Minimizarea funciilor logice prin metoda Quine-Mc Cluskey

3 Circuite logice combinaionale

3.1 Circuite logice combinaionale(CLC)

3.2 Sinteza circuitelor logice combinaionale

3.3 Convertoare de cod

3.6 Decodificatorul BCD - 7 segmente

3.7 Comparatoare numerice

3.7.1. Comparatorul numeric de un bit

3.7.2 Comparatorul numeric de 4 bii

3.8 Multiplexoare i demultiplexoare

3.9.2 Sumatorul complet de 1 bit

4 Schemotehnica elementelor logice

4.1 Tehnologii de producere a circuitelor integrate

4.2 Reprezentarea electric a variabilelor booleene

4.3 Caracteristicile i parametrii porilor logice

4.3.1 Caracteristica de transfer

4.3.2 Parametrii porilor logice

4.4 Circuite logice elementare cu componente discrete

4.4.1 Circuitul logic I (AND) n tehnologia DRL

4.4.2 Circuitul logic SAU (OR) n tehnologia DRL

4.4.3 Circuitul logic NU (NOT)

4.4.4 Circuitul logic I-NU (NAND) n tehnologia DTL

4.4.5 Circuitul logic SAU-NU (NOR)

4.5 Circuite logice integrate realizate n tehnologie bipolar

4.5.3 Parametrii familiei TTL standard

4.5.4 Subfamilia TTL-Schottky

4.6 Circuite logice integrate realizate n tehnologie unipolar

4.6.1 Inversorul NMOS static

4.6.2 Poarta logic I-NU n tehnologia NMOS static

4.6.3 Poarta logic SAU-NU n tehnologia NMOS static

4.7 Elemente logice n tehnologia CMOS

4.7.1 Circuitul elementului logic NU n baza tehnologiei CMOS

4.7.2 NAND-ul CMOS

4.7.3 NOR-ul CMOS

5 Circuite logice secveniale

5.1 Circuite basculante bistabile

5.1.1 Siteza bistabilul RS asincron

5.1.2 Bistabilul RS sincron

5.1.4 Circuite basculante bistabile JK

5.1.5 Bistabilul T sincron (Toggle)

5.1.6 Bistabile master-slave (MS)

5.1.6 Bistabile master-slave (MS)

5.2.1 Numrtor binar asincron direct

5.2.2 Numrtor binar asincron invers