Circuit e Logic e Combination Ale

Damian IMBREA
CIRCUITE LOGICE COMBINAIONALE
Editura Gheorghe Asachi Iai

- 2004 -
Damian IMBREA
CIRCUITE LOGICE COMBINAIONALE
Editura Gheorghe Asachi Iai

- 2004 -
CUPRINS
Introducere ....................................................................................................1
Cap.1 Algebr logic i aritmetic binar ..................................................7
1.1 Generaliti ......................................................................................7
1.2 Definirea axiomatic a algebrei logice ............................................8
1.3 Reguli de calcul n algebra logic ...................................................9
1.4 Funcii logice .................................................................................11
1.4.1 Expresii logice ........................................................................11
1.4.2 Tabele de adevr .....................................................................14
1.4.3 Diagrame de decizie binar ....................................................20
1.5 Coduri binare .................................................................................23
1.5.1 Baze de numeraie ..................................................................26
1.5.2 Codul binar natural .................................................................28
1.5.3 Coduri binare complementare .................................................29
1.5.4 Coduri binare zecimale ...........................................................37
1.5.5 Codul binar reflectat ...............................................................41
1.6 Probleme rezolvate ........................................................................43
1.7 Probleme propuse spre rezolvare ...................................................65
Cap.2 Sinteza i analiza circuitelor combinaionale .................................69
2.1 Pori logice .....................................................................................69
2.2 Implementarea funciilor logice .....................................................74
2.3 Minimizarea funciilor logice ........................................................79
2.3.1 Metoda de minimizare Karnaugh ............................................81
2.3.2 Metoda de minimizare Quine-McCluskey ...............................91
2.4 Minimizarea sistemelor de funcii ...............................................100
2.5 Hazardul circuitelor combinaionale ............................................109
2.6 Probleme rezolvate ......................................................................118
2.7 Probleme propuse spre rezolvare .................................................140
Cap.3 Clase de circuite logice combinaionale........................................143
3.1 Convertoare de cod ......................................................................143
3.2 Codificatoare-decodificatoare ......................................................146
3.3 Multiplexoare-demultiplexoare ...................................................152
3.4 Generatoare-detectoare de paritate ..............................................156
3.5 Circuite de deplasare ...................................................................157
3.6 Comparatoare ..............................................................................159
3.7 Sumatoare-scztoare ..................................................................162
3.7.1 Sumatoare-scztoare binare cu transport-mprumut succesiv..167
3.7.2 Sumatoare binare cu transport anticipat ................................169
3.7.3 Sumatoare binare cu transport n salt ....................................173
3.7.4 Sumatoare binare cu transport selectat ..................................176
3.7.5 Sumatoare BCD ....................................................................180
3.8 Uniti aritmetice-logice (ALU) ...................................................183

3.9 Multiplicatoare .............................................................................184
3.10 Probleme rezolvate ....................................................................211
3.11 Probleme propuse spre rezolvare ...............................................240
Cap.4 Familii de circuite integrate digitale .............................................243
4.1 Circuite logice cu tranzistoare bipolare .......................................246
4.1.1 Circuite RTL .........................................................................246
4.1.2 Circuite DTL .........................................................................246
4.1.3 Circuite TTL .........................................................................250
4.1.3.1 Familia TTL standard ....................................................251
4.1.3.2 Familiile TTL-S i TTL-LS ..........................................260
4.1.3.3 Familiile TTL-AS, TTL-F i TTL-ALS ........................265
4.1.4 Circuite ECL .........................................................................267
4.1.5 Circuite IIL ............................................................................273
4.1.5.1 Familia I2L standard ......................................................273
4.1.5.2 Familia I2L Schottky .....................................................275
4.1.6 Circuite ISL ..........................................................................277
4.2 Circuite logice cu tranzistoare MOS ............................................277
4.2.1 Scalarea circuitelor MOS .......................................................278
4.2.2 Familii de circuite NMOS .....................................................280
4.2.2.1 Circuite NMOS statice ..................................................280
4.2.2.2 Circuite NMOS dinamice .............................................286
4.2.3 Familii de circuite CMOS .....................................................288
4.2.3.1 Circuite CMOS statice ..................................................288
4.2.3.2 Circuite CMOS dinamice ..............................................302
4.3 Circuite logice BiCMOS ..............................................................305
4.4 Interfaarea familiilor de circuite logice .......................................308
4.5 Aspecte de proiectare cu circuite logice .......................................311
4.5.1 Tratarea intrrilor neutilizate ................................................311
4.5.2 Circuite de protecie i fenomene latch-up ........................312
4.5.3 Comanda sarcinilor capacitive mari ......................................316
4.5.4 Deconectarea parial a tensiunilor de alimentare ................317
4.5.5 Oscilatoare cu pori logice ....................................................320
Cap.5 Testarea circuitelor combinaionale .............................................353
5.1 Testarea bazat pe modele funcionale ........................................356
5.2 Testarea bazat pe modele structurale .........................................360
5.2.1 Detecia conexiunilor blocate i a scurtcircuitelor .................361
5.2.2 Detecia tranzistoarelor stuck-on i stuck-off .......................374
Index ..........................................................................................................387
Bibliografie..................................................................................................391
Circuite Logice Combinaionale
INTRODUCERE
Circuitele electronice proceseaz informaiile aplicate la intrrile lor sub

forma unor mrimi electrice, de obicei tensiuni sau cureni, i furnizeaz
rezultatele la ieirile lor tot sub forma unor tensiuni sau cureni. Curenii i
tensiunile electrice, numite i semnale electrice, sunt purttoare de informaie.
Se poate spune c un semnal electric care se modific ntr-un mod imprevizibil
este bogat n informaii, dac se consider c informaia este valoarea numeric
a semnalului la un moment dat. n acest context un semnal sinusoidal este srac
n informaii deoarece valorile lui la orice moment pot fi dinainte determinate
dac s-ar cunoate doar trei parametri i anume faza semnalului la un singur
moment de timp, amplitudinea i frecvena.
Exist mai multe posibiliti practice de a defini informaia coninut n
semnalele electrice i procesarea acesteia de ctre circuitele electronice. Aceste
definiii au un impact major asupra:
- metodelor de proiectare i verificare a circuitelor;
- structurii i complexitii circuitelor;
- complexitii operaiilor implementate i preciziei de procesare.
Fie un circuit electronic, reprezentat n fig.i.1 ca o cutie neagr (black box),
alimentat cu o surs de tensiune V+ i care are o singur intrare i o singur
ieire notate cu x i respectiv z. Se va considera c la intrarea circuitului se
aplic o tensiune cu o evoluie arbitrar n timp vx(t) iar rspunsul circuitului
este tot o tensiune, vz(t), ambele cuprinse n intervalul [0 ... V+].
Figura i.1
Introducere
Modul n care circuitul prelucreaz semnalul vx(t) poate fi n multe cazuri

descris printr-o coresponden static
F : [0 ... V+] [0 ... V+], vz = F(vx)
(i.1)
ceea ce este echivalent cu vz(t) = F(vx(t)) la orice moment de timp t. Aceasta

presupune c semnalul vx(t) se modific suficient de lent n comparaie cu
viteza de operare a circuitului. Pe intervalele de timp n care au loc modificri
brute ale intrrii vx rspunsul circuitului vz este diferit de cel static F(vx); vz
tinde ctre F(vx) cu o vitez care depinde de structura circuitului. Altfel spus,
cu ct circuitul este mai rapid cu att rspunsul lui va fi mai apropiat de cel
static, calculat cu relaia i.1. Nu exist nici un circuit care s aib vitez de
operare infinit, astfel c relaia i.1 reprezint de fapt o aproximare a
funcionrii.
Dei circuitul din fig.i.1 proceseaz un singur semnal, se pot defini
teoretic o infinitate de corespondene sau funcii F de o variabil dac fiecare
valoare distinct din domeniul [0 ... V+] este considerat informaie. Astfel
de semnale i circuite sunt denumite analogice. Un circuit analogic ca cel din
fig.i.1 poate realiza funcii complexe:
- amplificare;
- atenuare;
- integrare;
- derivare;
- ridicare la ptrat;
- extragere a rdcinii ptrate;
- logaritmare;
- antilogaritmare;
- filtrare;
- modulare;
- demodulare;
- comparare;
- etc.
Faptul c orice valoare a unei tensiuni de intrare sau de ieire cuprins n
intervalul [0 ... V+] are semnificaie de informaie pentru un circuit analogic,
determin o precizie relativ sczut de procesare cel puin din urmtoarele
considerente:
- dispersia tehnologic;
- toleranele componentelor;
- dependena unor parametri i mrimi electrice de anumii factori de
mediu (radiaii, temperatur, umiditate, etc.);
- variaiile surselor de alimentare;
- precizia finit de msurare a mrimilor de ieire sau a rezultatelor.
O alt abordare a procesrii semnalelor (lund ca referin tot circuitul din

fig.i.1), radical diferit de cea analogic i care definete clasa de semnale i
circuite digitale sau logice, const n:
(1) - stabilirea a dou subintervale disjuncte incluse n domeniul [0 ...
V+], de exemplu LOW = [0 ... V1], HIGH = [V2 ... V+] i definirea informaiei
de intrare n conformitate cu relaia
vx = L, dac vx 0 LOW; vx = H, dac vx 0 HIGH
(i.2)
n care L i H sunt dou simboluri, numite i valori logice, ce indic apartenena

la subintervalul LOW i respectiv HIGH;
(2) - determinarea unei structuri de circuit care s genereze rspunsul sub
forma urmtoare:
F(L) tensiune constant 0 [0 ... V1] ^ [V2 ... V+]
(i.3)
F(H) tensiune constant 0 [0 ... V1] ^ [V2 ... V+]
n aceste condiii procesarea semnalului vx de ctre circuitul din fig.i.1 poate fi

descris astfel:
F : {L, H} {L, H}, vz = F(vx)
(i.4)
Sau, dac se consider (pentru simplitate) c circuitul din fig.i.1 are ca mrime
de intrare o variabil logic x i furnizeaz rspunsul sub forma unei variabile
logice z, relaia i.4 devine:
F : {L, H} {L, H}, z = F(x)
(i.5)
n comparaie cu relaia i.1, care definete un numr foarte mare de funcii

analogice, relaia i.5 definete doar patru funcii logice, reprezentate prin
urmtoarele tabele de coresponden sau de adevr:
x
z = F1(x)
z = F2(x)
z = F3(x)
z = F4(x)
Dintre aceste patru funcii logice de o variabil numai una singur are utilitate
practic i anume F4(x). Acest funcie sau operaie foarte simpl este numit
Introducere
negare logic sau complementare logic i se reprezint analitic prin expresia

z = x; circuitul care o realizeaz este numit inversor logic. Operaii logice mai
complexe pot fi realizate cu circuite digitale care proceseaz mai multe
variabile; numrul de funcii logice distincte crete exponenial cu numrul de
variabile de intrare. De exemplu, se pot defini 16 funcii de dou variabile
F : {L, H}2 {L, H}, z = F(x, y)
(i.6)
dintre care 10 au utilitate practic, dup cum se va arta n capitolul 1.

n fig.i.2 este reprezentat un posibil rspuns al inversorului logic la trei
tensiuni de intrare cu evoluii diferite n timp.
Fig.i.2 Rspunsul inversorului logic la diferite tipuri de comenzi
Spre deosebire de un circuit analogic, msurarea rspunsului generat de

inversor se face cu precizie mare deoarece trebuie fcut doar deosebirea dintre
o tensiune cu valoare mai mare, din intervalul sau banda de tensiune HIGH, i
una cu o valoare semnificativ mai mic, din banda LOW. Aceasta este o
caracteristic a tuturor circuitelor digitale.
Pe baza relaiilor i.2 i.5 nu se poate determina rspunsul inversorului la
tensiuni de intrare cuprinse n intervalul [V1 ... V2] care separ benzile LOW i
HIGH. Acest lucru se poate face numai dac se cunoate structura circuitului
i tehnologia de fabricare. Mai mult, cu aceste informaii structurale i
tehnologice se pot determina ntrzierile cu care rspunde circuitul la tranziii
rapide ale tensiunii de intrare de la valori L la valori H i invers.
Circuitele digitale pot s conin n structura lor celule sau componente
care memoreaz valori logice. Aceste circuite sunt numite secveniale iar cele
care nu conin celule de memorie sunt numite combinaionale. Fiecare ieire
dintr-un circuit combinaional are o valoare logic care este determinat doar
de valorile logice curente aplicate la intrri. Inversorul este un exemplu de
circuit combinaional. n cazul circuitelor secveniale valoarea unei ieiri
depinde att de valorile curente aplicate la intrri ct i de valorile curente
stocate n celulele de memorie; acestea din urm depind de valorile care au fost
aplicate anterior la intrrile circuitului. Complexitatea funcional a circuitelor
logice secveniale este considerabil mai mare fa de a celor combinaionale i
conduce la creteri semnificative ale resurselor implicate n proiectarea,
simularea i testarea lor.
Se pot face comparaii ntre circuitele analogice i cele digitale dup
criterii diverse. De exemplu:
(1) - un circuit analogic poate realiza funcii foarte complexe fa de un
circuit digital comparabil ca dimensiune; i circuitele digitale pot realiza funcii
foarte complexe dar printr-o cretere semnificativ a dimensiunii i
complexitii structurale;
(2) - procesarea digital a informaiei se realizeaz cu precizie mare fa
de procesarea analogic;
(3) - metodele de analiz i proiectare ale circuitelor analogice sunt
sofisticate i mari consumatoare de resurse de calcul, avnd la baz aproape n
toate etapele rezolvarea unor sisteme de ecuaii complicate, n care sunt
implicate multe mrimi electrice; n mare parte analiza i proiectarea circuitelor
digitale au ca baz matematic o algebr simpl i sunt mai uor de automatizat;
(4) - implementarea la nivel de circuit a unei funcii complexe are n
general un numr redus de soluii analogice i un numr mare de soluii digitale
din cauza faptului c soluiile analogice sunt foarte sensibile la anumite
detalii structurale n timp ce soluiile digitale au o flexibilitate structural mare;
Introducere
(5) - n tehnologiile actuale de fabricare a circuitelor integrate (CMOS)

se pot realiza sisteme digitale cu complexiti structurale i chiar funcionale
mult mai mari dect cele ale sistemelor analogice deoarece circuitele digitale
conin n structura lor aproape numai tranzistoare i au o putere disipat pe
unitatea de arie mult mai mic;
(6) - testarea unui circuit analogic este mai complicat dect a unui circuit
digital comparabil ca dimensiune ns, n cazul circuitelor digitale cu densitate
foarte mare de integrare (zeci de milioane de tranzistoare pe un chip cu o
suprafa de 1cm2) problemele de testare sunt att de dificile nct rezolvarea
lor poate reprezenta n unele cazuri 50% din costul unui circuit integrat.
Circuitele digitale i analogice pot opera i mpreun, n cadrul sistemelor
electronice mixte analog-digitale, prin intermediul unor interfee numite
convertoare A/D (analogic-digital) i convertoare D/A (digital-analogic).
Sistemele electronice analog-digitale constituie n general soluiile optime de
rezolvare a multor probleme de natur tehnic.
Cap.1 ALGEBR LOGIC I ARITMETIC BINAR
1.1 Generaliti
Bazele algebrei logice, denumit ulterior algebr boolean, au fost puse
de matematicianul englez George Boole (1815-1864). Algebra logic a fost
conceput ca o metod simbolic de tratare a funciilor logicii formale; aceasta
are ca obiect de studiu valoarea de adevr a unor afirmaii, adevrat (TRUE)
sau fals (FALSE). Dup ce a fost dezvoltat, algebra logic s-a impus ca cel mai
important mijloc matematic de analiz i sintez a circuitelor de comutaie,
circuite realizate prin interconectarea unor comutatoare. Motivul este evident
dac se face asocierea dintre starea unui comutator (nchis sau deschis) i
valoarea de adevr a unei afirmaii (adevrat sau fals): att logica formal ct
i circuitele de comutaie pot fi tratate utiliznd o algebr binar - algebr
definit pe o mulime format din dou elemente.
Din categoria circuitelor de comutaie fac parte i circuitele digitale,
numite i circuite logice. O descriere simbolic a funcionrii unui circuit digital
care are dou intrri a, b i dou ieiri y, z este ilustrat n fig.1.1.
Figura 1.1
Circuitul este alimentat cu tensiunea V+ iar simbolurile L i H au semnificaiile
de tensiune mic i respectiv de tensiune mare. Termenii tensiune mic i
Cap.1 Algebr logic i aritmetic binar
tensiune mare desemneaz tensiuni arbitrare cuprinse n intervalele sau benzile

LOW = [0 ... V1] i respectiv HIGH = [V2 ... V+] unde V1, V2 0 [0 ... V+] i
V1<V2. Aceste valori depind de tehnologia de fabricare a circuitului.
Simbolurile L, H sunt numite valori sau nivele logice valide. O tensiune cu
valoare cuprins n intervalul [V1 ... V2] are un nivel logic invalid. Tranziiile
din L n H sau din H n L ale tensiunilor de intrare Va i Vb pot s determine
tranziii n tensiunile de ieire Vy i Vz. Dup ncetarea regimurilor tranzitorii
toate tensiunile de intrare i de ieire au nivele logice valide, n concordan cu
tabela din fig.1.1. Aceast tabel descrie urmtoarea funcionare a circuitului:
- ieirea y are valoare logic L dac intrrile a i b au valori logice diferite
i valoare logic H n caz contrar;
- ieirea z are valoare logic H numai dac intrrile a i b au valorile L i
respectiv H; altfel z are valoarea L.
Valorile logice {L, H} sau {FALSE, TRUE} pot s fie considerate
elementele mulimii de definiie ale unei algebre binare. n paragraful urmtor
algebra va fi definit pe mulimea {0, 1}; cifrele bazei 2 (0 i 1) sunt denumite
bii. De obicei 0 se asociaz cu FALSE iar 1 se asociaz cu TRUE. Se pot face
asocieri n dou moduri ntre perechile {0, 1} i {L, H}. Asocierea 0]L, 1]H
este numit logic pozitiv iar asocierea 0]H, 1]L este numit logic
negativ. Pe parcursul ntregii cri se va utiliza logica pozitiv.
1.2 Definirea axiomatic a algebrei logice

Fie B mulimea {0, 1} i dou operaii sau legi de compoziie notate cu
simbolurile + i , stabile pe B.
Aceste declaraii au urmtoarele semnificaii:
- orice element sau variabil care aparine mulimii B este fie 0 fie 1;
- pentru oricare dou elemente a, b 0 B rezult (a + b) 0 B i ab 0 B.
Operaia + are ca denumiri echivalente adunare logic, SAU(w), OR, disjuncie.
Operaia are ca denumiri echivalente nmulire logic, I(v), AND, conjuncie.
Proprietile acestor operaii logice sunt stabilite prin urmtoarele 5 axiome.
Axioma 1: Operaiile + i sunt comutative.
a, b 0 B Y a + b = b + a,
ab = ba
Axioma 2: Operaiile + i sunt asociative.
a, b, c 0 B Y (a + b) + c = a + (b + c) = a + b + c,
(ab)c = a(bc) = abc
Axioma 3: Operaiile + i sunt distributive una fa de cealalt.

a, b, c 0 B Y a + (bc) = (a + b)(a + c),
a(b + c) = ab + ac
Axioma 4: Operaiile + i au ca elemente neutre pe 0 i respectiv pe 1.
a 0 B Y a + 0 = a,
a1 = a
Axioma 5: Fiecare element a din B are un element invers n B notat a
.
a 0 B, a 0 B astfel nct a + a = 1 i aa
=0
Elementul invers este numit i complement sau element negat. Complementul
oricrui element din mulimea B este unic: (conform axiomei 4) pentru a = 1
1 + 0 = 1 iar pentru a = 0 01 (= 10 conform axiomei 1) = 0, ceea ce
nseamn (conform axiomei 5) c 0 = 1 i 1 = 0.
1.3 Reguli de calcul n algebra logic

Cu ajutorul celor 5 axiome prezentate mai sus se pot deduce reguli de
calcul n algebra {B, +, }. Acestea sunt formulate prin teoremele urmtoare.
Teorema 1.1: Idempotena: a 0 B Y a + a = a i aa = a.
D e m o n s t r a i e:
A4
A5
A3
A5
A4
a + a = (a + a)1 = (a + a)(a + a) = a + aa
=a+0=a
A4
A5
A3
A5 A4
aa = aa + 0 = aa + aa
= a(a + a) = a1 = a
Proprietatea de idempoten se generalizeaz astfel:
a 0 B, a + a + a + .... + a = a i aaa...a = a
Teorema 1.2: Regulile elementelor neutre: a 0 B Y a + 1 = 1 i a0 = 0.
A5
A2
T1
A5
a + 1 = a + (a + a) = (a + a) + a = a + a = 1
A5
A2
T1 A5
a0 = a(aa
) = (aa)a
= aa
=0
10
Teorema 1.3: Absorbia: a, b 0 B Y a + ab = a i a(a + b) = a.

A4
A3
T2 A4
a + ab = a1 + ab = a(1 + b) = a1 = a
A4
A3
T2
A4
a(a + b) = (a + 0)(a + b) = a + 0b = a + 0 = a
Teorema 1.4: Simplificarea: a, b 0 B Y a + ab = a + b i a(a
+ b) = ab.
A3
A5
A4
a + ab = (a + a)(a + b) = 1(a + b) = a + b
A3
A5
A4
a(a
+ b) = aa
+ ab = 0 + ab = ab
Teorema 1.5: Involuia (negarea negaiei): a 0 B Y a = a.
Complementul oricrui element este unic: 0 = 1 i 1 = 0. Dac a = 0 atunci
a = 0 = 1= 0= a
iar dac a = 1 atunci
a = 1 = 0 = 1 = a.
Aceast proprietate se generalizeaz astfel:

- prin complementarea sau negarea unei variabile binare a de un numr par de
ori se obine a;
- prin complementarea sau negarea unei variabile binare a de un numr impar
de ori se obine a.
Teorema 1.6: Legile lui De Morgan: a, b 0 B Y a + b = a b ,
ab = a + b
A1,2
T4
A2
A5
T2
(a + b) + ab
= (a + ab
) + b = (a + b) + b = a + (b
+ b) = a + 1 = 1
A1,2,3
A5
T2
T1
(a + b)a
b
= aa
b
+ ab
b = 0b
+ a0 = 0 + 0 = 0
Conform axiomei 5, a
b
este complementul elementului a + b.
Generalizare:
a + b + c + d + ... = a b c d ...
11
A1,2
T4
A2
A5
T2
ab + (a
+ b) = (a + ab) + b = (a
+ b) + b = a + (b + b) = a + 1 = 1
A1,2,3
A5
T2
T1
ab(a
+ b) = aa
b + abb
= 0b + a0 = 0 + 0 = 0
Conform axiomei 5, a
+ b este complementul elementului ab.
Generalizare:
a b c d ... = a + b + c + d + ...
Axiomele i teoremele prezentate au dou forme. Aceste forme sunt

duale; una se obine din cealalt prin substituiile urmtoare (principiul
dualitii):
+Y
Y+
0Y1
1Y0
1.4 Funcii logice

Orice funcie logic combinaional f : {0, 1}n Y {0, 1} poate fi
reprezentat:
- sub form analitic, cu ajutorul expresiilor logice;
- printr-o tabel de adevr;
- prin diagrame de decizie binar.
1.4.1 Expresii logice
Operaiile +, , (SAU, I, NU; OR, AND, NOT) definite n paragraful
1.2 sunt operaii logice elementare. Cu ajutorul acestora se pot defini operaii
sau funcii logice mai complexe, sub forma unor expresii logice n care apar un
anumit numr de litere sau variabile logice. Exemple:
E(a, b) = ab + ab
F(a, b, c) = ab + a(b
+ c) + ac
G(a, b, c, d) = c[b + a(b + d)] + bc
H(x, y, z, w) = xzw + yzw
+ x y
Observaie: Punctul () care semnific operaia de nmulire logic poate fi omis
la scrierea expresiilor logice.
12
Pentru fiecare expresie logic exist o expresie logic dual. De exemplu,

funcia F(a, b, c) de mai sus are ca form dual funcia
Fd(a, b, c) = (a + b)(a + b
c)(a
+ c ).
n conformitate cu principiul dualitii, forma dual a unei funcii logice
arbitrare f(a, b, c, ..., 0, 1, +, ) este funcia fd(a, b, c, ..., 1, 0, , +). Aceste dou
funcii au proprietatea:
, b, c, ...)
f (a, b, c, ...) = fd(a
Forma de reprezentare a unei funcii logice cu ajutorul expresiilor logice
nu este unic. Aceeai funcie poate fi definit prin mai multe expresii logice
diferite ntre ele dar echivalente. De exemplu, funcia
F(a, b, c) = ab + a(b
+ c) + a c
(1.1)
poate fi reprezentat sub formele echivalente:

F(a, b, c) = ab + a(b
+ c) + b c
(1.2)
F(a, b, c) = ab + ac + b c
(1.3)
F(a, b, c) = ab
+ a c + bc
(1.4)
F(a, b, c) = a b
c + abc + abc + ab
c + ab
c + abc
(1.5)
F(a, b, c) = (a + b + c )(a + b + c)
(1.6)
etc.
Echivalena acestor expresii logice poate fi demonstrat formal cu ajutorul
axiomelor i regulilor de calcul din algebra logic sau prin calcularea valorilor
funciei. Ca exemplu se va demonstra echivalena relaiilor 1.1 i 1.4.
(1) utilizarea axiomelor i regulilor de calcul:
(rel.1.1)
A3
A4,5
+ ac + a c =
b + a(b
a
+ c) + a c = ab + ab
A3
= ab(c + c) + ab
+ a(b + b)c + a c =
A1,2
= abc + abc + ab
+ abc + ab
c + a c =
A3
+ ab
c) =
= (a
bc + abc) + (a
bc + a c) + (ab
A5,T2
A1
(rel.1.4)
(1 + c) = bc + a c + ab
= ab
+ a c + bc
= (a
+ a)bc + a c(b + 1) + ab
13
(2) calcularea valorilor funciei:

a b c
ab + a(b
+ c) + a c
(rel.1.1)
ab
+ a c + bc
(rel.1.4)
0 0 0
0 + 0(0 + 0) + 00
0
=1
00
+ 00
+ 00 = 1
0 0 1
0 + 0(0 + 1) + 01
0
=0
00
+ 01
+ 01 = 0
0 1 0
1 + 0(1 + 0) + 00
0
=1
01
+ 00
+ 10 = 1
0 1 1
01 + 0(1 + 1) + 01
=1
01
+ 01
+ 11 = 1
1 0 0
0 + 1(0 + 0) + 10
1
=1
10
+ 10
+ 00 = 1
1 0 1
0 + 1(0 + 1) + 11
1
=1
10
+ 11
+01 = 1
1 1 0
1 + 1(1 + 0) + 10
1
=0
11
+ 10
+ 10 = 0
1 1 1
1 + 1(1 + 1) + 11
1
=1
11
+ 11
+ 11 = 1
Relaiile 1.1 i 1.4 sunt echivalente deoarece valorile calculate cu acestea i

marcate (bold) n tabel sunt egale ntre ele pentru toate combinaiile de trei bii
atribuite variabilelor a, b, c.
Funciile logice pot fi exprimate analitic sub dou forme standard sau
canonice. Formele canonice ale funciei F(a, b, c) de mai sus sunt reprezentate
prin relaiile 1.5 i 1.6.
Produsul logic al tuturor variabilelor sau complementelor acestora se numete
mintermen; suma logic a tuturor variabilelor sau complementelor acestora se
numete maxtermen. Numrul mintermenilor sau maxtermenilor de n variabile
este 2n. Complementul unui mintermen este un maxtermen; de exemplu
complementul mintermenului ab
c este maxtermenul a
+ b + c .
Orice funcie logic combinaional f(a, b, c, d, ...) poate fi reprezentat ca
sum de mintermeni sau ca produs de maxtermeni. Fr a pierde din
generalitate se va considera o funcie oarecare de trei variabile.
Observaie: Relaiile 1.7 i 1.9 de mai jos sunt uor de demonstrat; pentru
fiecare combinaie de trei bii atribuit variabilelor a, b, c se simplific expresia
din partea dreapt a egalitii, utiliznd regulile de calcul ale algebrei logice.
c f(0,0,0) + a bc f(0,0,1) + abc f(0,1,0) + abc f(0,1,1) +

f(a, b, c) = a b
ab c f(1,0,0) + ab
c f(1,0,1) + abc f(1,1,0) + abc f(1,1,1)
(1.7)
14
Dac se cunosc valorile funciei atunci n relaia 1.7 rmn doar mintermenii
corespunztori valorilor 1:
f(a, b, c) = 3(mintermeni) = forma canonic cu mintermeni
(1.8)
n relaia 1.5 sunt 6 din cei 8 mintermeni de 3 variabile; mintermenii a

b
c i abc
lipsesc deoarece F(0,0,1) = 0 i F(1,1,0) = 0.
f(a, b, c) = (a + b + c + f(0,0,0))(a + b + c + f(0,0,1))
(a + b + c + f(0,1,0)) (a + b + c + f(0,1,1))(a + b + c + f(1,0,0))
(a
+ b + c + f(1,0,1))(a + b + c + f(1,1,0))(a + b + c + f(1,1,1))
(1.9)
Dac se cunosc valorile funciei atunci n relaia 1.9 rmn doar maxtermenii
corespunztori valorilor 0:
f(a, b, c) = J(maxtermeni) = forma canonic cu maxtermeni (1.10)
Relaia 1.6 conine numai maxtermenii a + b + c i a
+ b + c; acetia se obin
prin complementarea mintermenilor a
b
c i abc, care lipsesc n reprezentarea
canonic 3(mintermeni).
Reprezentarea analitic a unei funcii logice sub forma canonic cu
mintermeni (maxtermeni) este unic.
Orice expresie logic poate fi rescris sub o form echivalent utiliznd
numai operaiile + i sau numai operaiile i . Demonstraia este banal i
are la baz n principal teoremele 5 i 6. Se va rescrie, ca exemplu, rel.1.2:
F(a, b, c) = ab + a(b
+ c) + b c =
= ab + ab + ac + b c = ab ab ac b c =
= ab + a (b + c) + b + c = a + b + a + b + c + bc
Seturile de operaii {+, } i {, } sunt numite complete deoarece orice funcie

logic poate fi exprimat analitic numai cu ajutorul unuia dintre acestea.
Utilizarea setului de operaii {+, , } este suficient dar nu este i necesar.
1.4.2 Tabele de adevr

n figura 1.2 este reprezentat tabela de adevr corespunztoare funciei
F(a, b, c) definit cu oricare dintre relaiile echivalente 1.1 1.6. Tabela
specific valorile funciei F pentru toate combinaiile distincte de trei bii
15
atribuite variabilelor a, b, c, adic F(0,0,0), F(0,0,1), F(0,1,0), F(0,1,1),

F(1,0,0), F(1,0,1), F(1,1,0) i F(1,1,1).
Fig.1.2 Tabela de adevr a funciei definit cu relaiile 1.1 1.6

Dac pentru o funcie logic se cunoate o reprezentare analitic, cu ajutorul
acesteia se poate determina tabela de adevr prin calcularea tuturor valorilor
funciei. Spre deosebire de reprezentarea sub form analitic, reprezentarea unei
funcii logice printr-o tabel de adevr este unic.
Dac pentru o funcie logic se cunoate tabela de adevr, cu ajutorul acesteia
se pot determina reprezentri analitice ale funciei; formele canonice pot fi
scrise n mod direct. Astfel, pentru funcia g(a, b, c) reprezentat prin tabela de
adevr din fig.1.3, utiliznd relaiile 1.7, 1.8 i respectiv 1.9, 1.10 se obin
expresiile canonice urmtoare:
c + abc + ab
c + abc
g(a, b, c) = a b
g(a, b, c) = (a + b + c)(a + b + c )(a + b + c)(a
+ b + c)
Figura 1.3
16
Numrul N de funcii logice distincte, de n variabile, este egal cu numrul

de tabele de adevr distincte, cu dimensiunea 2n (2n reprezint numrul
combinaiilor distincte de n bii care sunt atribuite celor n variabile logice). O
tabel de adevr cu dimensiunea k poate fi completat cu valorile binare 0 i 1
n 2k moduri. Rezult un numr de funcii N(n) egal cu 2 la puterea 2n:
N(1) = 22 = 4
N(2) = 24 = 16
N(3) = 28 = 256
N(4) = 216 = 65.536
N(5) = 232 = 4.294.967.296
etc.
Dei numrul funciilor logice de n variabile este finit (spre deosebire de
numrul funciilor analogice care este infinit chiar i n cazul unei singure
variabile), creterea exponenial evideniat mai sus arat c ncepnd cu 5
variabile numrul de funcii logice poate fi considerat din punct de vedere
practic infinit. Cele 4 funcii logice de o variabil sunt: f(a) / 0, f(a) / 1, f(a)
= a i f(a) = a
. Funciile de dou variabile f(a, b) vor fi reprezentate mai jos prin
tabele de adevr i prin expresii logice:
f1 / 0
f2 = f 1 / 1
f3 = a
f5 = b
f6 = f 5 = b
f7 = a
b + ab
f4 = f 3 = a
f8 = f 7 = ab + a b
17
f9 = ab
f13 = a
b
f10 = f 9 = a
+ b
f14 = f 13 = a + b
f11 = ab
f12 = f 11 = a
+b
f15 = a
b
f16 = f 15 = a + b
Funciile constante f1 i f2 nu au utilitate practic. Funciile f3, f4, f5 i f6 nu sunt

sensibile la ambele variabile, acestea fiind de fapt funcii de o singur
variabil. Au utilitate practic funciile f7 f16.
Funcia f7 reprezint operaia de adunare algebric n baza 2 sau de adunare
modulo 2. Aceast operaie mai este numit SAU EXCLUSIV sau XOR iar
pentru desemnarea ei se utilizeaz simbolul :
a b = ab + ab
(1.11)
Funcia f8 este complementul funciei f7 i reprezint operaia SAU EXCLUSIV

NEGAT sau XNOR:
(1.12)
a b = ab + ab
Utiliznd relaia de definiie 1.11, se pot demonstra urmtoarele proprieti ale
operaiei XOR:
a b = ba
a ( b c ) = ( a b) c
a 1 = a
a0 = a
aa =1
ab = a b = ab
(1.13)
18
Dimensiunea unei tabele de adevr crete exponenial cu numrul de

variabile; pentru o funcie logic care depinde de n variabile tabela de adevr
are dimensiunea 2n. Dac n are valoare mare atunci reprezentarea funciei
printr-o tabel de adevr nu mai este practic. Acest dezavantaj poate fi
diminuat sau uneori chiar eliminat prin comprimarea tabelei.
O modalitate de comprimare const n nlocuirea a dou sau a mai multor linii
din tabela de adevr, care satisfac anumite condiii, cu una singur. n general,
ntr-o tabel de adevr se pot efectua mai multe astfel de comprimri. Ca
exemplu se va comprima tabela de adevr din fig.1.3, reprezentat din nou n
fig.1.4a; tabela comprimat este reprezentat n fig.1.4b. Simbolul * are
semnificaie de valoare logic indiferent (dont care) i reprezint pe oricare
dintre valorile binare 0 i 1. Liniile g(0, 0, 0) = 0 i g(1, 0, 0) = 0 din tabela de
adevr din fig.1.4a au fost comprimate n linia g(*, 0, 0) = 0 din tabela din
fig.1.4b iar liniile g(1, 0, 1) = 1 i g(1, 1, 1) = 1 din tabela de adevr din
fig.1.4a au fost comprimate n linia g(1, *, 1) = 1 din tabela din fig.1.4b.
Exist i alte posibiliti de comprimare i anume:
- g(1, 0, 0) = 0 i g(1, 1, 0) = 0 Y g(1, *, 0) = 0;
- g(0, 0, 1) = 1 i g(1, 0, 1) = 1 Y g(*, 0, 1) = 1.
Fig.1.4 Comprimri ale unei tabele de adevr

O alt modalitate de comprimare a unei tabele de adevr, mult mai eficient,
const n reducerea numrului de variabile crora li se atribuie valori n mod
explicit. n tabela comprimat valorile funciei vor fi 0, 1 sau expresii logice n
care apar variabile crora nu li s-au atribuit valori n mod explicit. O
comprimare a tabelei de adevr din fig.1.4a cu aceast metod este ilustrat n
fig.1.4c; s-au atribuit valori n mod explicit variabilelor a i b. Valorile funciei
g din tabela comprimat se deduc uor prin compararea coloanelor 3 i 4 ale
tabelei din fig.1.4a.
19
Tabela din fig.1.4d reprezint o comprimare a tabelei de adevr din fig.1.4a prin
utilizarea ambelor metode de comprimare prezentate (n tabela din fig.1.4c s-au
comprimat ultimele dou linii).
O tabel de adevr i comprimatele acesteia, ca acelea din fig.1.4,
specific una i aceeai funcie. O funcie logic reprezentat prin oricare dintre
aceste tabele este complet definit, n sensul c dac se atribuie valori 0 i 1, n
orice combinaie, tuturor variabilelor de care depinde funcia atunci se poate
preciza valoarea funciei, 0 sau 1. n practic apar situaii n care, din diferite
motive, nu se precizeaz toate valorile unei funcii logice. Altfel spus, se
definesc funcii specificndu-se valorile acestora, 0 sau 1, numai pentru anumite
combinaii de bii atribuite variabilelor. Funciile de acest tip sunt incomplet
definite. Valorile nespecificate pot fi considerate valori logice indiferente. O
funcie incomplet definit este reprezentat printr-o tabel n fig.1.5; valorile
nespecificate sunt considerate indiferente i sunt marcate cu *.
Fig.1.5 Funcie incomplet definit

Funcia incomplet definit F(a, b, c) reprezentat prin tabela din fig.1.5 poate
fi interpretat ca partea comun a celor 4 funcii complet definite obinute
prin specificarea de valori 0 sau 1 n locul celor dou valori logice indiferente.
Operaia de comprimare a unei tabele incomplet specificate, utiliznd oricare
dintre cele dou metode de comprimare prezentate mai sus, beneficiaz de o
anumit elasticitate creat de valorile logice indiferente; fiecare valoare
logic indiferent poate fi considerat, n mod independent fa de celelalte, fie
ca 0 fie ca 1. Astfel, dac n tabela din fig.1.5 se consider F(0, 1, 1) = F(1, 1,0)
= 0 atunci prin comprimarea acesteia se obine tabela din fig.1.6.
Figura 1.6
20
1.4.3 Diagrame de decizie binar

O diagram de decizie binar este un graf cu urmtoarea structur:
- intrarea n graf este funcia logic definit prin intermediul grafului;
- nodurile grafului, reprezentate prin cercuri, conin variabile de care depinde
funcia;
- din fiecare nod pleac dou arce; aceste arce corespund valorilor logice 0 i
respectiv 1 care sunt atribuite variabilei din nod;
- un punct aplicat pe un arc semnific operaia de complementare (negare);
- ieirile din graf, reprezentate prin dreptunghiuri, conin valorile funciei;
aceste valori pot fi 0, 1, variabile sau expresii logice.
n fig.1.7 este reprezentat o funcie f(a, b, c) printr-o diagram de decizie
binar.
Fig.1.7 Funcie logic reprezentat printr-o diagram de decizie binar

Determinarea valorilor funciei se face prin traversarea grafului, de la intrare
ctre ieiri. Traversarea grafului este echivalent cu o secven de decizii; n
fiecare nod ntlnit se ia o decizie asupra arcului pe care se va continua
traversarea adic asupra valorii, 0 sau 1, care va fi atribuit variabilei din acel
nod. Diagrama de decizie binar din fig.1.7 poate fi traversat n 4 moduri:
1) a = 0, b = 0 Y f = 0;
2) a = 0, b = 1 Y f = c ;
3) a = 1, b = 0 Y f = c;
4) a = 1, b = 1 Y f = 1.
n al doilea mod de traversare valoarea de la ieirea grafului a fost negat
deoarece pe traseul urmat a fost ntlnit un punct (aplicat pe arcul b = 1). Dac
numrul de puncte ntlnite ntr-o traversare a grafului este par atunci valoarea
funciei este valoarea de la ieire; altfel, dac numrul de puncte este impar
atunci valoarea atribuit funciei este complementul valorii de la ieirea
21
grafului.
n diagrama din fig.1.7 se iau decizii n mod explicit numai asupra
variabilelor a i b. Aceast diagram este o form comprimat de reprezentare
a diagramei de decizie binar din fig.1.8.
Figura 1.8
Diagrama din fig.1.7 poate fi la rndul ei comprimat. O posibilitate este
ilustrat n fig.1.9; se iau decizii n mod explicit numai asupra variabilei a.
Figura 1.9
Reprezentarea unei funcii logice printr-o diagram de decizie binar nu
este unic. Complexitatea diagramei depinde de ordinea n care sunt considerate
variabilele precum i de numrul variabilelor asupra crora se iau decizii n mod
explicit. Impactul ordonrii variabilelor asupra complexitii diagramei este
evideniat n exemplul urmtor.
22
Fie funcia logic Z(a, b, c, d, e, f) = ab + cd + ef i dou ordonri ale

variabilelor: 1) a, c, e, b, d, f; 2) a, b, c, d, e, f. Diagramele de decizie binar
corespunztoare acestor ordonri sunt reprezentate n figurile 1.10 i 1.11.
Fig.1.10 Diagrama funciei Z corespunztoare ordonrii a, c, e, b, d, f
Fig.1.11 Diagrama funciei Z corespunztoare ordonrii a, b, c, d, e, f
23
ntr-o diagram de decizie binar aceeai variabil poate fi plasat

simultan n noduri i n ieiri. Este cazul variabilele b i d n diagrama din
fig.1.12, care este o form comprimat a diagramei din fig.1.10.
Figura 1.12
ntre cele trei moduri de reprezentare a unei funcii logice i anume
expresii logice, tabele de adevr i diagrame de decizie binar, se pot face
conversii; dac se cunoate o reprezentare a funciei ntr-unul din aceste
moduri, cu ajutorul acesteia se pot determina reprezentri ale funciei i n
celelalte dou moduri.
1.5 Coduri binare

Un circuit logic realizeaz sau implementeaz n general nu o singur
funcie logic ci un sistem de funcii logice. Definirea sistemului de funcii se
face prin codificarea unei descrieri a circuitului, descriere ce reprezint o
anumit utilitate practic. Un exemplu este prezentat n continuare.
Fie A, B dou mulimi, A = {triunghi, cerc, dreptunghi, paralelogram, elips,
rou, verde, galben, violet, joi, vineri, dumunic}, B = {figur geometric,
culoare, zi a sptmnii} i f : A Y B o funcie de identificare a elementelor
mulimii A. Corespondena dintre elementele mulimilor A i B realizat de
funcia f este uor de intuit. Astfel,
f (dreptunghi) = figur geometric;
f (verde) = culoare;
f (duminic) = zi a sptmnii, etc.
24
Funcia f poate fi realizat de ctre un circuit logic combinaional. Fie X i Z

intrarea i respectiv ieirea acestui circuit, reprezentat n fig.1.13a; X i Z sunt
vectori, adic circuitul nu are numai o singur variabil de intrare i o singur
variabil de ieire ci are cte un set de astfel de variabile.
Figura 1.13
ntruct mulimea A conine 12 elemente, vectorul X trebuie s aib formatul
sau dimensiunea minim egal cu 4. Un asemenea format este suficient
deoarece exist 24 = 16 combinaii distincte de 4 bii. Dac X ar avea formatul
3 atunci cu cele 23 = 8 combinaii distincte de 3 bii nu se pot acoperi toate
elementele mulimii A i codificarea acestora nu ar fi posibil. De asemenea,
vectorul Z trebuie s aib o dimensiune minim egal cu 2, cele 22 = 4
combinaii distincte de 2 bii fiind suficiente pentru acoperirea elementelor
mulimii B. Detaliile referitoare la coordonatelele vectorilor X i Z sunt indicate
n fig.1.13b:
X = x3 x2 x1 x0 , Z = z1 z0
Circuitul din fig.1.13b implementeaz un sistem de dou funcii logice:
z1 = z1 ( x3 , x2 , x1 , x0 )
z0 = z0 ( x3 , x2 , x1 , x0 )
O ieire a unui circuit logic realizeaz o funcie care depinde de toate variabilele
de intrare sau numai de o parte dintre acestea.
n cazul circuitului de mai sus codificarea (i implicit definirea funciilor z1 i
z0) const n reprezentarea elementelor mulimilor A i B prin combinaii de 4
i respectiv de 2 bii. Oricare 12 din cele 16 combinaii de 4 bii i n orice
ordine pot fi utilizate pentru reprezentarea elementelor mulimii A; rezult
12
posibiliti de codificare a elementelor mulimii A. De asemenea,
12 ! C16
oricare 3 din cele 4 combinaii de 2 bii i n orice ordine pot fi utilizate pentru
codificarea elementelor mulimii B; rezult 3! C43 posibiliti de codificare
a elementelor mulimii B. Codificarea elementelor mulimii A i respectiv a
elementelor mulimii B sunt operaii independente ntre ele. Ca urmare,
definirea sistemului de funcii (z1, z0) ce caracterizeaz circuitul din fig.1.13b
25
3
12
se poate face n 3! 12 ! C4 C16 = 20.922.789.888.000 moduri. Din acest
numr imens de posibiliti face parte i codificarea urmtoare:

AY
X = x3 x2 x1 x0
triunghi Y
0000
cerc Y
0010
dreptunghi Y
0011
paralelogram Y
0101
elips Y
0110
rou Y
0111
verde Y
1000
galben Y
1010
violet Y
1011
joi Y
1100
vineri Y
1101
dumunic Y
1111
Tabele de adevr
x3 x2 x1 x0
z1
z0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
BY
Z = z1 z0
1100
figur geometric Y
10
1101
culoare Y
01
1110
zi a sptmnii Y
11
1111
Funciile z1 i z0 sunt incomplet definite; combinaiile x3 x2 x1 x0 = 0001, 0100,

1001 i 1110 nu desemneaz elemente ale mulimii A iar identificarea acestora
nu este posibil.
Funciile z1 i z0 trebuie privite ca un sistem i nu ca funcii individuale.
Valoarea 0 la ieirea z1 indic culoare; dac valoarea acestei ieiri este 1 atunci,
fr a lua n considerare i valoarea de la ieirea z0, nu se poate face distincie
26
ntre figur geometric i zi a sptmnii. Valoarea 0 la ieirea z0 indic figur

geometric; dac valoarea acestei ieiri este 1 atunci, fr a lua n considerare
i valoarea de la ieirea z1, nu se poate face distincie ntre culoare i zi a
sptmnii. Ansamblul z1z0 elimin aceste incertitudini.
1.5.1 Baze de numeraie
Fie un numr natural b $ 2 i X(b) = xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m un numr
cu semn, cu parte ntreag i parte fracionar separate prin virgul, scris n baza
de numeraie b. Cifrele numrului X(b) aparin mulimii {0, 1, 2, ..., b-1}; cifra
cu rangul cel mai mare, xn-1, este cifra cea mai semnificativ iar cifra cu rangul
cel mai mic, x-m, este cifra cea mai puin semnificativ. Numrul de cifre, n+m,
cu care este scris numrul X(b) se numete format.
Orice numr X(b) are o imagine sau un echivalent n oricare alt baz de
numeraie. Reprezentarea numrului X(b) ntr-o alt baz de numeraie poate fi
exact sau aproximativ i determin n general modificarea formatului; semnul
numrului nu se modific.
Imaginea lui X(b) n baza 10 sau echivalentul zecimal, notat X(10) , se obine
cu relaia:
m
X (10 ) = x j b j = ( xn 1bn 1 +...+ x2b2 + x1b + x0 + x 1b 1 +...+ x mb m ) (1.14)

j= n 1
n care sunt utilizate operaiile algebrice de nmulire i de adunare din baza 10.
Exemple:
352,16(7) = 372 + 57 + 2 + 7-1 + 67-2 184,265306122448979... (10);
4133,201(5) = 453 + 152 + 35 + 3 + 25-1 + 5-3 = 543,408(10);
1001011,011(2) = 26 + 23 + 2 + 1 + 2-2 + 2-3 = 75,375(10);
A2C,9(16) = 10162 + 216 + 12 + 916-1 = 300,5625(10);
(cifrele bazei 16 sunt 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E i F).
Reprezentarea unui numr pozitiv X(10) ntr-o alt baz de numeraie b se
face, exact sau aproximativ, prin repetarea secvenei urmtoare de operaii:
1) se determin numrul natural k astfel nct bk # X(10) i bk+1 > X(10);
2) se determin cifra de rang k a imaginii lui X(10) n baza b, adic cel mai mare
numr natural yk # b-1 cu proprietatea ykbk # X(10);
3) se extrage cifra yk : X(10) Z X(10) - ykbk.
Dac dup extragerea cifrei yk rezult X(10) > 0, atunci se repet secvena de
operaii de mai sus pentru determinarea cifrei de rang imediat inferior yk-1,
.a.m.d.; dac n urma extragerii unei cifre se obine X(10) = 0 atunci conversia
27
numrului n baza b s-a terminat i este exact. Este posibil s se extrag orict
de multe cifre fr s se obin vreodat X(10) = 0; n astfel de cazuri nu este
posibil o conversie exact a numrului n baza b i se va face o trunchiere sau
o aproximare cu precizia dorit sau impus.
Exemple:
1) 591,7(10) = ?(6) 2423,411... (6)
63 = 216 < 591,7; 64 = 1296 > 591,7; 263 = 432 < 591,7; 591,7 - 432 = 159,7;
62 = 36 < 159,7; 462 = 144 < 159,7; 159,7 - 144 = 15,7;
61 = 6 < 15,7; 261 = 12 < 15,7; 15,7 - 12 = 3,7;
60 = 1 < 3,7; 360 = 3 < 3,7; 3,7 - 3 = 0,7;
6-1 = 0,1(6) < 0,7; 46-1 = 0,(6) < 0,7; 0,7 - 0,(6) = 0,0(3);
6-2 = 0,02(7) < 0,0(3); 16-2 = 0,02(7) < 0,0(3); 0,0(3) - 0, 02(7) = 0,00(5);
6-3 = 0,004(629) < 0,00(5); 16-3 = 0,004(629) < 0,00(5); etc.
2)
287,625(10) = ?(2) = 100011111,101(2)
28 = 256 < 287,625; 29 = 512 > 287,625; 287,625 - 256 = 31,625;

24 = 16 < 31,625; 25 = 32 > 31,625; 31,625 - 16 = 15,625;
23 = 8 < 15,625; 15,625 - 8 = 7,625;
22 = 4 < 7,625; 7,625 - 4 = 3,625;
21 = 2 < 3,625; 3,625 - 2 = 1,625;
20 = 1 < 1,625; 1,625 - 1 = 0,625;
2-1 = 0,5 < 0,625; 0,625 - 0,5 = 0,125;
2-3 = 0,125; 0,125 - 0,125 = 0.
Conversia unui numr X, scris ntr-o baz b1 10, ntr-o alt baz b2 10
se poate face dup schema urmtoare:
X(b1) Y X(10) Y X(b2)
Operaiile de adunare, scdere i nmulire ntr-o baz de numeraie b sunt
operaii modulo b. Exemple:
3 5, 1 2(7) +
4 3, 6 0(7)
1 1 2, 0 2(7)
(17 17 17 07 transporturi)
4 2 0, 3(5) 3 4 2, 1(5)
0 2 3, 2(5)
(Y0 Y1 Y1 Y0 mprumuturi)
28
5 2(6)
4 3(6)
2 4 0(6)
3 3 2(6)
4 0 0 0(6)
3 2(10)
2 7(10)
2 2 4(10)
6 4(10)
8 6 4(10)
4000(6) = 463 = 864(10)

1.5.2 Codul binar natural
Codul binar natural este forma de reprezentare a numerelor naturale din
baza 10 n baza 2. Echivalentul binar al unui numr natural X(10) se obine
particulariznd algoritmul general de conversie prezentat n paragraful anterior:
1) se determin cea mai mare putere a lui 2 care se cuprinde n X(10):
2k # X(10) i 2k+1 > X(10);
2) se extrage bitul de rang k : X(10) Z X(10) - 2k.
Aceast secven de operaii se repet pn cnd se obine X(10) = 0. Sumnd
toate puterile lui 2 extrase se verific relaia:
X (10 ) = xn 1 2 n 1 + x n 2 2n 2 ...+ x2 22 + x1 2 + x0 , xj 0{0, 1}, j = 0,1, ..., n-1 (1.15)
Codul binar natural al numrului X(10) este X(2) = xn-1 xn-2 ...x2 x1 x0. n acest format
de n bii pot fi scrise numerele naturale 0, 1, 2, 3, ..., 2n-1. n tabela urmtoare
sunt reprezentate n cod binar natural numerele 0, 1, 2, 3, ..., 15:
X(10)
x3 x2 x1 x0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
29
1.5.3 Coduri binare complementare

Fie X(2) = xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m un numr binar cu semn. Dac se
utilizeaz un bit n locul semnului, se obine codul binar cu semnul codificat:
X(2) = sn xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m
(1.16)
De obicei, semnul + se codific cu 0 iar semnul - se codific cu 1. Numerele

zecimale care pot fi reprezentate, exact sau aproximativ, n acest format binar
aparin intervalului [-(2n - 2-m), +(2n - 2-m)](valoarea binar absolut maxim este
xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m = 11...11,11...1 iar dac la aceast valoare se sumeaz
1 n rangul -m, adic 2-m n zecimal, se obine 2n n zecimal). Numrul zecimal
0 are dou reprezentri binare cu semnul codificat, 000...0,00...0 i
100...0,00...0. n cazul particular al numerelor ntregi (m = 0), domeniul zecimal
acoperit este mulimea {-(2n - 1), -(2n - 2), ..., -1, 0, 1, 2, ..., (2n - 1)}.
Pentru numerele binare negative sunt utile urmtoarele dou reprezentri.
(1) codul complementar fa de 1, notat C1:
C1(-xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m) = 1xn-1 xn-2 ...x1 x0,x-1 x-2...x-m
(1.17)
Deoarece xj = 1-xj, codul C1 se poate obine i prin operaia de scdere

1
1 1 ... 1 1, 1 1 ... 1 xn-1 xn-2 ... x1 x0, x-1 x-2 ... x-m
xn-1 xn-2 ... x1 x 0, x-1 x-2 ... x-m
Numerele zecimale care pot fi reprezentate, exact sau aproximativ, n codul C1

cu un format de (n+1)+m bii aparin intervalului [-(2n - 2-m), +(2n - 2-m)].
Numrul zecimal 0 are dou reprezentri n acest cod, 000...0,00...0 i
111...1,11...1. n cazul particular al numerelor ntregi (m = 0), domeniul zecimal
acoperit este mulimea {-(2n - 1), -(2n - 2), ..., -1, 0, 1, 2, ..., (2n - 1)}.
(2) codul complementar fa de 2, notat C2:
C2(-xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m) = 1xn-1 xn-2 ...x1 x0,x-1 x-2...x-m + 2-m
(1.18)
Termenul 2-m a fost utilizat n relaia 1.18 n locul reprezentrii binare 0,0...01
n care cifra 1 are rangul -m. Numerele zecimale care pot fi reprezentate, exact
sau aproximativ, n codul C2 cu un format de (n+1)+m bii aparin intervalului
[-2n, +(2n - 2-m)]. Numrul zecimal 0 are reprezentare unic n codul C2, i
anume 000...0,00...0. n cazul particular al numerelor ntregi (m = 0), domeniul
zecimal acoperit este mulimea {-2n, -(2n - 1), ..., -1, 0, 1, 2, ..., (2n - 1)}.
n tabela urmtoare sunt date interpretrile zecimale pentru combinaiile
de 5 bii (parte ntreag) corespunztoare codurilor binar natural, binar cu
semnul codificat, C1 i C2:
30
interpretare zecimal
binar natural
binar cu semn
C1
C2
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
0
-1
-2
-3
-4
-5
-6
-7
-8
-9
-10
-11
-12
-13
-14
-15
-15
-14
-13
-12
-11
-10
-9
-8
-7
-6
-5
-4
-3
-2
-1
0
-16
-15
-14
-13
-12
-11
-10
-9
-8
-7
-6
-5
-4
-3
-2
-1
31
Fie A = an an-1an-2 ... a1a0,a-1a-2 ... a-m i B = bn bn-1bn-2 ... b1b0,b-1b-2 ... b-m
dou numere binare cu semn. Operaia A + B = C se efectueaz utiliznd un
algoritm de adunare dac A i B au acelai semn, sau un algoritm de scdere
dac A i B au semne contrare. Biii de semn sunt tratai n mod diferit fa de
biii care definesc modulele operanzilor A i B. Dac an = bn atunci aceast
valoare logic se atribuie bitului de semn cn iar *C* = *A* + *B*. Dac an bn
atunci semnul rezultatului se decide printr-o comparaie: dac *A* $ *B* atunci
cn = an i *C* = *A* - *B* iar dac *A* # *B* atunci cn = bn i *C* = *B* - *A*.
Dac A i B au semne contrare atunci rezultatul poate fi scris n formatul C =
cn cn-1cn-2...c1c0,c-1c-2...c-m. Cnd A i B au semne identice, este posibil ca
formatul cn-1cn-2...c1c0,c-1c-2...c-m s nu mai fie suficient pentru scrierea modulului
rezultatului. n situaii de acest fel se spune c s-a produs o depire a
formatului. Mrirea formatului cu o cifr la partea ntreag pentru rezultatul
operaiei este o soluie de rezolvare a depirilor.
Exemple:
1) A = 10110,101; B = 01010,011; C = A + B
Deoarece A este negativ iar B este pozitiv, se va determina rezultatul C printr-o
scdere. Relaia dintre modulele operanzilor este *A* = 0110,101 < *B* =
1010,011, ceea ce implic c4 = b4 = 0 i *C* = *B* - *A* = 0011,110, adic C =
00011,110.
1 0 1 0, 0 1 1*B*0 1 1 0, 1 0 1
*A*
0 0 1 1, 1 1 0
*C*
(Y0 Y1 Y1 Y1 Y1 Y0 Y0 mprumuturi)
2) A = 10110,101; B = 11010,011; C = A + B
Deoarece A i B sunt negative, se va determina rezultatul C printr-o adunare.
Semnul rezultatului este c4 = a4 = b4 = 1.
0 1 1 0, 1 0 1+
1 0 1 0, 0 1 1
1 0 0 0 1, 0 0 0
(17 17 17 07 17 17 17 transporturi)
*A*+
*B*
*C*
S-a produs o depire a formatului. Dac se accept un format cu 5 cifre la

partea ntreag a rezultatului, atunci bitul de semn va ocupa rangul 5 n loc de
4 iar C = 110001,000.
Operaia A + B se poate efectua mai avantajos prin intermediul codului
complementar fa de 2 dect n codul binar cu semn codificat. Indiferent de
semnele operanzilor A i B, operaia se efectueaz n codul C2 numai prin
adunare nu i prin scdere; mai mult, biii de semn sunt tratai la fel ca ceilali
adic particip la operaia de adunare.
32
Teorema 7: Fie A = an an-1...a1a0,a-1a-2...a-m i B = bn bn-1...b1b0,b-1b-2...b-m dou

numere binare cu semn codificat. Dac A + B = C = cn cn-1...c1c0,c-1c-2...c-m,
adic nu se depete formatul, atunci
C2(A + B) = C2(A) + C2(B)
(1.19)
Cazul 1: an = bn = 0
C2(A) = A, C2(B) = B, C2(A + B) = A + B i se verific relaia 1.19.
n-1...a
1a
0,a
-1a
-2...a
-m + 2-m = 11...11,11...1 C2(A) = C2(1an-1...a1a0,a-1a-2...a-m) = 1a
an-1...a1a0,a-1a-2...a-m + 2-m = (11...11,11...1 + 2-m) - an-1...a1a0,a-1a-2...a-m =
= 2n+1 - *A*; de asemenea, C2(B) = 2n+1 - *B*.
C2(A) + C2(B) = 2n+1 - *A* + 2n+1 - *B* = (2n+1 - *A + B*) + 2n+1 = C2(A + B)
deoarece termenul subliniat poate fi neglijat, acesta fiind de fapt un transport
ctre rangul n +1, rang care nu face parte din formatul xn xn-1...x1 x0,x-1 x-2...x-m.
Cazul 3: an = 0, bn = 1 (cazul an = 1, bn = 0 se rezolv n mod asemntor)
C2(A) = A, C2(B) = 2n+1 - *B*, C2(A) + C2(B) = 2n+1 + A - *B*
- dac A - *B* $ 0 atunci termenul 2n+1 reprezint un transport la rangul
n+1 i se poate neglija iar C2(A) + C2(B) = A - *B* = C2(A + B);
- dac A - *B* # 0 atunci C2(A) + C2(B) = 2n+1 - *A - *B** = C2(A - *B*)
= C2(A + B).
Exemple:
1) A = 1011,101; B = 0100,011; *A* < *B*
C2(A) = 1100,010 + 0,001 = 1100,011; C2(B) = 0100,011
*B*
*A*
*A + B*
1 0 0, 0 1 10 1 1, 1 0 1
0 0 0, 1 1 0
C2(B)
0 1 0 0, 0 1 1+
C2(A)
1 1 0 0, 0 1 1
C2(A) + C2(B) 1 0 0 0 0, 1 1 0
(se neglijeaz acest transport)
A + B = B - *A* = 0000,110; C2(A + B) = 0000,110 = C2(A) + C2(B)

n acest exemplu, n codul binar cu semn codificat operaia A + B se realizeaz
prin scdere. Pentru a stabili cine sunt desczutul i scztorul precum i
semnul rezultatului C = A + B este necesar compararea modulelor celor doi
operanzi.
n codul C2 operaia A + B se realizeaz prin adunare; operandul negativ trebuie
codificat n C2. Rezultatul fiind pozitiv, nu este necesar decodificarea lui.
33
2)
A = 1010,101; B = 1011,110; C2(A) = 1101,011; C2(B) = 1100,010

*A*
*B*
*A + B*
0 1 0, 1 0 1+
0 1 1, 1 1 0
1 1 0, 0 1 1
C2(A)
1 1 0 1, 0 1 1+
C2(B)
1 1 0 0, 0 1 0
C2(A) + C2(B) 1 1 0 0 1, 1 0 1
A + B = - *A + B* = 1110,011; C2(A + B) = 1001,101 = C2(A) + C2(B)

n acest exemplu, n codul binar cu semn codificat operaia A + B se realizeaz
prin adunare. Pentru efectuarea acestei operaii n codul C2 ambii operanzi
trebuie codificai deoarece sunt negativi; de asemenea, rezultatul obinut fiind
negativ el trebuie decodificat pentru a reconstitui codul binar cu semn codificat.
Teorema 7 nu este valabil n cazul depirii formatului. Exemplul
urmtor ilustreaz acest lucru: A = 1011,10; B = 1101,11; *A + B* = 1001,01
> 111,11; C2(A) = 1100,10; C2(B) = 1010,01.
C2(A)
1 1 0 0, 1 0+
C2(B)
1 0 1 0, 0 1
C2(A) + C2(B) 1 0 1 1 0, 1 1
Rezultatul obinut nu este corect deoarece este pozitiv, operanzii fiind negativi.
Depirile de format pot fi detectate n codul C2 fr a compara semnele
operanzilor cu cel al rezultatului, dac se codific semnul cu 2 bii: 00 semnul
pozitiv i 11 semnul negativ. Procednd astfel n adunarea de mai sus, se obine:
C2(A)
1 1 1 0 0, 1 0+
C2(B)
1 1 0 1 0, 0 1
C2(A) + C2(B) 1 1 0 1 1 0, 1 1
Combinaiile 10 i 01 n locul semnului indic depirea formatului.

O proprietate important a codului C2 este auto-corecia n cazul
depirilor care apar la adunarea algebric a mai multor operanzi; depirile
care apar eventual la efectuarea sumelor pariale se pot neglija dac se cunoate
dinainte c rezultatul final se ncadreaz n domeniul acoperit de formatul
utilizat. Exemplu:
A = 1011, B = 0110, C = 1111, D = 0101, E = 1010 (echivalenii zecimali
ai acestor numere binare cu semn codificat sunt -3, +6, -7, +5 i respectiv -2).
Rezultatul operaiei A + B + C + D + E este 1001, adic -1 n zecimal, i se
ncadreaz n formatul de 3 bii pentru modul. Reprezentrile operanzilor n C2
34
sunt C2(A) = 1101, C2(B) = 0110, C2(C) = 1001, C2(D) = 0101 i C2(E) =
1110. Deoarece adunarea este comutativ, rezultatul nu trebuie s depind de
ordinea operanzilor. Se va efectua operaia A + B + C + D + E, n codul C2,
n trei moduri:
(a)
C2(A) 1101+
C2(B) 0110
se neglijeaz acest transportY
1 0011+
C2(C) 1001
1100+
C2(D) 0101
1 0001+
C2(E) 1110
1111 = -1 n zecimal
n aceast ordine de efectuare a adunrii nu s-a produs nici o depire a
formatului.
(b)
C2(A) 1101+
C2(C) 1001
1 0110+
depire de format
C2(B)
0110
1100+
C2(D) 0101
1 0001+
C2(E) 1110
1111 = -1 n zecimal
auto-corecie
(c)
C2(B) 0110+
C2(D) 0101
depire de format
1011+
C2(C) 1001
1 0100+
auto-corecie
C2(E) 1110
1 0010+
C2(A) 1101
1111 = -1 n zecimal
Auto-coreciile sunt tot depiri de format dar n sens contrar depirilor

anterioare care au generat erori n rezultatelor pariale. n cazul (b), prima
depire de format apare la adunarea operanzilor negativi C2(A) i C2(C)
35
deoarece rezultatul parial obinut este pozitiv; aceast depire a formatului

constituie o eroare. A doua depire a formatului se produce la adunarea a doi
operanzi pozitivi, deci n sens contrar primei depiri, i reprezint o autocorecie.
Prima depire a formatului este ntotdeauna o eroare. Este posibil ca depiri
de format consecutive s constituie numai erori sau numai auto-corecii; acestea
nu alterneaz n mod obligatoriu. Rezultatul final este corect dac numrul de
erori produse este egal cu numrul de auto-corecii. n exemplul urmtor se
arat o situaie de acest fel.
Zecimal
4+
5
9+
7
16+
3
19+
2
21+
6
278
197
125
7
C2
0100+
0101
1001+
0111
1 0000+
0011
0011+
0010
0101+
0110
1011+
1000
1 0011+
1001
1100+
1011
1 0111
(eroare)
(eroare)
(auto-corecie)
(auto-corecie)
Operaia A + B se poate efectua i n codul C1 numai prin adunare,

indiferent de semnele operanzilor A i B; ca i n cazul codului C2, biii de semn
particip la adunare.
Teorema 8: Fie A = an an-1...a1a0,a-1a-2...a-m i B = bn bn-1...b1b0,b-1b-2...b-m dou
numere binare cu semn codificat. Dac A + B = C = cn cn-1...c1c0,c-1c-2...c-m,
adic nu se depete formatul, atunci
C1(A + B) = C1(A) + C1(B) +
(1.20)
D e m o n s t r a i e: ( este un termen de corecie)
C1(A) = A, C1(B) = B, C1(A + B) = A + B i se verific relaia 1.20 cu = 0.
36
1a
0,a
-1a
-2...a
-m = 11...11,11...1 - an-1...a1a0,a-1a-2...a-m =
C1(A) = 1a
n-1...a
= 2n+1 - 2-m - *A*; de asemenea, C1(B) = 2n+1 - 2-m - *B*.
C1(A) + C1(B) = 2n+1- 2-m- *A* + 2n+1- 2-m- *B* = (2n+1- 2-m- *A + B*) + 2n+1- 2-m
= C1(A + B) + 2n+1- 2-m; rezult C1(A + B) = C1(A) + C1(B) - 2n+1 + 2-m.
n cazul operanzilor negativi, la adunarea C1(A) + C1(B) se genereaz
ntotdeauna un transport din rangul n, adic 2n+1 n zecimal, care se reduce cu
termenul -2n+1; dac se neglijeaz transportul din rangul semnului i termenul
-2n+1 se poate considera = 2-m n relaia 1.20.
Exemplu:
A = 101,011; B = 110,001; C1(A) = 110,100; C1(B) = 101,110
*A*
*B*
*A + B*
01,011+
10,001
11,100
C1(A)
C1(B)
se neglijeaz acest transportY 1
110,100+
101,110
000,001
100,011
A + B = 111,100; C1(A + B) = 100,011 = C1(A) + C1(B) +

C1(A) = A, C1(B) = 2n+1 - 2-m - *B*;
C1(A) + C1(B) = A + 2n+1 - 2-m - *B* = 2n+1 - 2-m + A - *B*;
- dac A - *B* $ 0 atunci A - *B* = A + B = C1(A + B) i la adunarea
C1(A) + C1(B) se genereaz un transport din rangul n, adic 2n+1 n zecimal;
rezult C1(A + B) = C1(A) + C1(B) - 2n+1 + 2-m = C1(A) + C1(B) + 2-m (s-au
neglijat transportul din rangul semn i termenul -2n+1), adic = 2-m n relaia
1.20.
- dac A - *B* # 0 atunci A - *B* = - *A + B* i C1(A + B) = C1(A) +
C1(B), adic = 0 n relaia 1.20.
Exemple:
1)
A = 0100,01; B = 1010,11; A - *B* $ 0; C1(B) = 1101,00
*A*
*B*
*A + B*
100,01010,11
001,10
C1(A)
C1(B)
se neglijeaz acest transportY 1
0100,01+
1101,00
0000,01
0001,10
A + B = 0001,10; C1(A + B) = 0001,10 = C1(A) + C1(B) + .
37
2)
A = 001,11; B = 110,10; A - *B* # 0; C1(B) = 101,01

*B*
*A*
*A + B*
10,1001,11
00,11
C1(A)
C1(B)
C1(A) + C1(B)
001,11+
101,01
111,00
A + B = 100,11; C1(A + B) = 111,00 = C1(A) + C1(B).

Din analizele de mai sus rezult c dac la adunarea C1(A) + C1(B) se
genereaz transport din rangul semnului atunci termenul de corecie = 2-m;
altfel = 0.
1.5.4 Coduri binare zecimale (coduri BCD - Binary Coded Decimal)
Aceste coduri sunt forme de reprezentare a cifrelor zecimale 0, 1, 2, ...,
9 ntr-un format de cel puin 4 bii. Fie X o cifr zecimal i x3x2x1x0 un format
de 4 bii. Dac fiecrui bit xj 0 {0, 1}, j 0 {0, 1, 2, 3}, i se asociaz o pondere
zecimal pj, pozitiv sau negativ, astfel nct
(1.21)
X = x3p3 + x2p2 + x1p1 + x0p0
atunci se obin coduri BCD ponderate. Ponderile 8421 definesc codul BCD
natural. Alte ponderi utilizate sunt: 2421, 4221, 7421, 84-2-1. Cifrele zecimale
au reprezentare unic n codul BCD natural i n codul 84-2-1. n cazul
celorlalte seturi de ponderi apar ambiguiti n reprezentarea unor cifre; de
exemplu 1000 i 0110 reprezint cifra 4 n codul 4221. n tabela urmtoare sunt
prezentate codurile BCD natural, 2421, 4221, 7421 i 84-2-1. Ambiguitile au
fost rezolvate astfel nct s se obin anumite proprieti; de exemplu, n
cazul codurilor 2421 i 4221, pentru oricare dou cifre zecimale X i Y, dac X
+ Y = 9 atunci prin adunarea codurilor corespunztoare acestor dou cifre se
obine codul cifrei 9.
cifra zecimal
0
1
2
3
4
5
6
7
8
9
8421
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
2421
0000
0001
0010
0011
0100
1011
1100
1101
1110
1111
4221
0000
0001
0010
0011
0110
1001
1100
1101
1110
1111
7421
0000
0001
0010
0011
0100
0101
0110
0111
1001
1010
84-2-1
0000
0111
0110
0101
0100
1011
1010
1001
1000
1111
38
Codurile BCD neponderate nu au la baz relaia 1.21. n tabela urmtoare

sunt date ca exemple codurile exces 3", 2 din 5" i 8421 cu paritate 1 (sau
8421 impar). Ultimele dou fac parte din categoria codurilor detectoare de
erori. Codul exces 3 se obine din codul 8421 la care se adaug cifra 3, adic
0011. De asemenea, codul 8421 cu paritate 1 se obine tot din codul 8421 la
care se adaug un bit astfel nct n reprezentarea fiecrei cifre zecimale s
existe un numr impar de bii cu valoare 1; n tabel bitul suplimentar are
rangul cel mai mare. Codul 2 din 5 constituie o reprezentare a cifrelor zecimale
ntr-un format de 5 bii din care 2 i numai 2 au valoarea 1.
cifra zecimal
0
1
2
3
4
5
6
7
8
9
exces 3
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
2 din 5
00011
00101
00110
01001
01010
01100
10001
10010
10100
11000
8421 impar
10000
00001
00010
10011
00100
10101
10110
00111
01000
11001
Numerele zecimale formate din mai multe cifre pot fi reprezentate ntr-un
cod BCD, ponderat sau neponderat, prin nlocuirea fiecrei cifre cu codul
corespunztor. Exemple:
375(10) = 0011 0111 0101(8421)
375(10) = 0011 1101 1011(2421)
375(10) = 0110 1010 1000(exces 3)
n mod asemntor definirii codurilor binare complementare fa de 1 i
fa de 2 se pot defini coduri BCD complementare fa de 9 i fa de 10.
Aceste dou coduri, notate C9 i respectiv C10, vor fi definite n continuare
pentru numere negative cu ajutorul codului BCD natural.
Fie D(10) = dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m un numr zecimal cu semn; cifrele
numrului D, numite i digii, pot fi scrise fiecare n codul 8421. Semnul poate
fi codificat cu un digit, utiliznd convenia 0 : +, 9 : -:
D(10) = sn dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m
Reprezentrile n C9 i n C10 ale unui numr zecimal negativ sunt definite cu
39
relaiile:
n-1d
n-2...d
1d
0,d
-1d
-2...d
-m
C9(-dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m) = 9d
(1.22)
n-1d
n-2...d
1d
0,d
-1d
-2...d
-m + 10-m
C10(-dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m) = 9d
(1.23)
n care d
j = 9 - dj este complementul fa de 9 a digitului dj.
Exemple:
C9(-172,58) = 9 827,41 = 1001 1000 0010 0111, 0100 0001
C10(-172,58) = 9 827,42 = 1001 1000 0010 0111, 0100 0010
Adunarea (scderea) a dou cifre zecimale codificate 8421 are ca rezultat
tot un cod 8421 numai dac la adunarea (scderea) lor n zecimal nu se
depete formatul de o cifr. Exemplele urmtoare ilustreaz acest lucru:
1) operaii fr depire a formatului
5+
3
8
71
6
0101+
0011
1000
01110001
0110
2) operaii cu depire a formatului

0100+
0111
1011+
0110(termen de corecie)
0001 0001
4+
7
1 1
0100+
0111
1011(nu este cod BCD natural)
35
1 8
00110101
1 1110(nu este cod BCD natural)
mprumut (= depire format)
9+
8
1 7
00110101
1 11100110(termen de corecie)
0001 1000
1001+
1000
1 0001(este cod BCD natural)
transport (= depire format)
1001+
1000
1 0001+
0110(termen de corecie)
0001 0111
Depirea formatului la adunarea (scderea) a dou cifre zecimale este

echivalent cu depirea formatului de 4 bii sau cu obinerea unui rezultat n
afara codului la adunarea (scderea) codurilor corespunztoare celor dou cifre
zecimale. Corecia se poate face att la adunarea ct i la scderea codurilor
40
printr-o operaie suplimentar, de adunare i respectiv de scdere, utiliznd

acelai termen de corecie 0110 (6 n zecimal) = 1111 - 1001.
Proprietile codurilor C9, C10 sunt asemntoare cu cele ale codurilor
C1 i respectiv C2. Fie A = an an-1...a1a0,a-1a-2...a-m, B = bn bn-1...b1b0,b-1b-2...b-m
dou numere zecimale cu semn i operaia A + B = C = cn cn-1...c1c0,c-1c-2...c-m,
care se efectueaz fr depirea formatului. Operaia A + B se realizeaz fie
prin adunare fie prin scdere; n cazul scderii trebuie fcut comparaia dintre
modulelor operanzilor. Prin intermediul codurilor C9 i C10 operaia A + B se
poate efectua numai prin adunare, indiferent de semnele operanzilor; digiii de
semn particip la adunare.
Teorema 9:
C10(A + B) = C10(A) + C10(B)
(1.24)
C10(A) = A, C10(B) = B, C10(A + B) = A + B i se verific relaia 1.24.
1a
0,a
-1a
-2...a
-m + 10-m = 99...99,99...9 - *A* + 10-m = 10n+1 - *A*
C10(A) = 9a
n-1...a
C10(B) = 10n+1 - *B*;
C10(A) + C10(B) = (10n+1 - *A* - *B*) + 10n+1 = (10n+1 - *A + B*) + 10n+1 =
= C10(A + B) + 10n+1
Termenul subliniat poate fi neglijat deoarece reprezint un transport din rangul
semnului ctre rangul n + 1, rang care nu face parte din formatul de (n + 1 + m)
cifre.
C10(A) = A, C10(B) = 10n+1 - *B*;
Dac *A* $ *B* atunci C10(A) + C10(B) = 10n+1 + (A + B) = C10(A + B);
termenul subliniat este un transport ctre rangul n + 1 i poate fi neglijat.
Dac *A* # *B* atunci C10(A) + C10(B) = 10n+1 - *A + B* = C10(A + B).
Exemple:
1)
A = 0237,56; B = 9198,14;
*A*
*B*
*A* - *B*
237,57198,14
039,43
C10(A)
0237,57+
C10(B)
9801,86
C10(A) + C10(B) 1 0039,43
se neglijeaz acest transport
A + B = 0039,43; C10(A + B) = 0039,43 = C10(A) + C10(B)
41
2)
A = 0418,29; B = 9756,32;
*B*
*A*
*B* - *A*
756,32418,29
338,03
C10(A)
C10(B)
C10(A) + C10(B)
0418,29+
9243,68
9661,97
A + B = 9338,03; C10(A + B) = 9661,97 = C10(A) + C10(B)

Dac n acest exemplu se nlocuiesc cifrele zecimale cu coduri 8421, atunci
operaiile se efectueaz astfel:
*B*
*A*
*B* - *A*
C10(A)
C10(B)
C10(A) + C10(B)
0111
0100
0011
0000
0011
0000
1001
1001
0000
1001
0101
0001
0011
0000
0011
0100
0010
0110
0000
0110
0110,
1000,
1110,
0110,
1000,
0001
0100
0101
0000
0110
0011
0010
0000
0000
0000
1000,
0011,
1011,
0110,
0001,
00101001
10010110 (corecie)
0011
0010
0110
1001
0000
1001
1001+
1000
0001+
0110 (corecie)
0111
Observaie: n orice baz de numeraie se pot defini coduri complementare prin

intermediul crora operaia A + B s se poat efectua numai prin adunare,
indiferent de semnele operanzilor, iar codurile semnelor s participe la adunare.
1.5.5 Codul binar reflectat (codul Gray)
Acest cod binar, cu formatul n (bii), se obine prin reflectarea ntr-o
oglind imaginar a codului cu formatul n - 1 dup schema din figura
urmtoare:
C
O
D
adugare bii
n-1
n-1
D
O
C
0 C
0 O
D
0 n-1
1 n-1
oglind
D
1 O
1 C
Figura 1.14
C
O
D
42
Codurile binare reflectate de 2, 3 i 4 bii, construite dup schema din fig.1.14,

sunt reprezentate n fig.1.15.
0000
0001
0011
0010
0110
000
0111
001
0101
00
011
0100
01
010
1100
11
110
1101
oglind
10
111
1111
101
1110
100
1010
1011
1001
1000
Fig.1.15 Coduri binare reflectate
n codul binar reflectat oricare dou cuvinte consecutive se deosebesc ntre ele
prin valoarea unui singur bit. Aceast proprietate o au i cuvintele de cod care
sunt simetrice n raport cu oricare dintre oglinzile codului. n fig.1.16 sunt
marcate (bold) cuvintele care se deosebesc de cuvntul 0001 prin valoarea unui
singur bit.
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
1011
1001
1000
oglinda 1
oglinda 2
Figura 1.16
43
Cu ajutorul codului binar reflectat de 4 bii sunt definite codurile BCD

neponderate, Gray zecimal i Gray nchis, reprezentate n tabela de mai jos:
cifra zecimal
0
1
2
3
4
5
6
7
8
9
Gray zecimal
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
Gray nchis
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
1.6 Probleme rezolvate

1. Fie funcia logic f(a, b, c, d) = (a + bc)(b + cd) + ad + bcd i duala
acesteia g(a, b, c, d). a) Fr a determina o expresie logic pentru funcia g, s
se determine g(0,1,0,1); b) S se determine, utiliznd principiul dualitii, o
expresie logic pentru funcia g i s se verifice cu ajutorul acesteia rezultatul
de la punctul (a).
R e z o l v a r e:
a) f(1,0,1,0) = 00 + 1 + 0 = 1; g(0,1,0,1) = f (1,0,1,0) = 0.
b) g(a, b, c, d) = [a(b + c ) + b(c + d)](a + d)(b + c + d);
g(0,1,0,1) = [11 + 11]01 = 0.
2. S se demonstreze identitatea wx + xy + x z + wyz = xy + x z + wy.

R e z o l v a r e:
n paragraful 1.4.1 s-a demonstrat echivalena a dou expresii logice prin dou
metode: a) utilizarea axiomelor i regulilor de calcul ale algebrei logice i
b) calcularea valorilor logice ale expresiilor pentru toate combinaiile de valori
atribuite variabilelor. Se va demonstra echivalena expresiilor logice din enunul
problemei printr-o metod mixt, n care sunt combinate metodele menionate
i care implic un efort de calcul mai mic.
44
Fie A(x, y, z, w) = wx + xy + x z + wyz i B(x, y, z, w) = xy + x z + wy

expresiile logice a cror echivalen trebuie demonstrat. Dac w = 0, se obine
A(x, y, z, 0) = B(x, y, z, 0) = xy + x z .
Dac w = 1, utiliznd regulile de absorbie(T3) i de simplificare(T4), se obine
A(x, y, z,1) = (x + xy) + x z + y z = (x + x z ) + y z = x + (z + y z) = x + z + y ,
B(x, y, z,1) = xy + x z + y = (y + xy) + x z = y + (x + x z ) = y + x + z ,
A(x, y, z,1) = B(x, y, z,1) = x + y + z , i rezult
A(x, y, z,w) = B(x, y, z,w).
3. Ce relaie exist ntre funciile logice P(a, b, c) i Q(a, b, c) definite

prin tabelele de adevr urmtoare?
abc P
000 1
001 0
010 0
011 1
100 1
101 0
110 1
111 0
abc
000
001
010
011
100
101
110
111
Q
1
0
1
0
0
1
1
0
R e z o l v a r e:
Comparnd valorile funciilor, corespunztoare aceleiai combinaii de valori
logice atribuite variabilelor a, b, c, traversnd de exemplu ambele tabele de sus
n jos, nu se poate stabili dac ntre P i Q exist o anumit relaie. Relund
comparaia dup reordonarea tabelei de adevr a funciei Q prezentat mai jos,
se poate observa c P
(a, b, c) = Q(a
, b, c), adic aceste funcii sunt duale.
abc P
000 1
001 0
010 0
011 1
100 1
101 0
110 1
111 0
abc
111
110
101
100
011
010
001
000
Q
0
1
1
0
0
1
0
1
45
La aceeai concluzie se ajunge i dac se compar formele canonice ale celor

dou funcii, determinate pe baza tabelelor de adevr:
c + abc + ab
c + abc;
P(a, b, c) = a b
Q(a, b, c) = (a
+ b + c )(a + b + c)(a + b + c )(a + b + c ).
4. S se scrie dou expresii logice echivalente pentru funcia

h(a, b, c, d) = ab(bd + cd) + d(a + b)(a
+ b)
n care s fie utilizate numai operaiile {+, } i respectiv {, }.
R e z o l v a r e:
Expresia logic ce definete funcia h poate fi mai nti simplificat, utiliznd
regulile de calcul ale algebrei logice:
h(a, b, c, d) = abd + abcd
+ dab
+ dba
= (a
bd + dba
) + abcd
+ dab
=
=a
bd + abcd
+ dab = a
b(d + cd) + dab
= ab(d + c) + dab
= abd + abc + ab
d
Cu ajutorul relaiilor lui De Morgan, aceast expresie poate fi pus n formele:
h(a , b, c, d) = a + b + d + a + b + c + a + b + d = abd abc ab d
5. S se determine formele canonice ale funciei F(a, b, c) = ab + bc +ac.

R e z o l v a r e:
Cunoscnd o reprezentare analitic, cu ajutorul ei se pot determina valorile
funciei, adic tabela de adevr:
abc F
000 0
001 1
010 1
011 1
100 1
101 1
110 1
111 0
Formele canonice ale funciei sunt:
c + abc + abc + ab
c + ab
c + abc;
F(a, b, c) = a b
F(a, b, c) = (a + b + c)(a
+ b + c ).
Un alt mod de determinare a formelor canonice const n prelucrarea
expresiei logice de definiie a funciei dup cum urmeaz:
46
F(a, b, c) = ab
+ bc +a
c = ab
(c + c) + (a + a)bc + a(b + b)c =
= ab
c + ab
c + abc + abc + abc + a b
c.
Cunoaterea uneia dintre formele canonice este suficient pentru determinarea
celeilalte. Astfel, prin complementarea mintermenilor care lipsesc n forma
canonic cu mintermeni se obin maxtermenii formei canonice cu maxtermeni:
F(a , b, c) = abc ab c = (a + b + c)(a + b + c).
6. S se demonstreze urmtoarea proprietate a operaiei XOR:

x1 x 2 x 3... xn = x 1 x 2 x 3... xn = x1 x 2 x 3... xn =
= x1 x 2 x 3... xn =... = x1 x 2 x 3... x n.
R e z o l v a r e:
Proprietile operaiei XOR sunt formulate n relaiile 1.13. Operaia este
comutativ i asociativ. Proprietatea din enunul acestei probleme este o
generalizare a ultimei relaii din sistemul 1.13, a b = a b = a b .
Utiliznd relaiile de definiie 1.11 i 1.12 rezult urmtoarele:
a b = (a)b + ab = ab + ab = a b
a b = a(b ) + ab = ab + ab = a b
Dac se noteaz xj = a i x1... x ( j 1) x ( j + 1)... xn = b , j = 1, 2, ..., n,
se obin, una cte una, toate egalitile enumerate n enunul problemei.
7. Utiliznd proprietatea f(a, b, c) = ag(b, c) + ah(b, c), unde g i h sunt

expresii logice care depind de variabilele b i c, s se simplifice expresia
f(a , b, c) = a (b + c) + b (a + c) + c (a + b).
R e z o l v a r e:
g(b, c) = f( 0, b, c) = b + c + b c + c b = b + c + b c = b + c + b c + bc =
= (b + bc) + (c + b c) = b + c
h(b, c) = f( 1, b, c) = b + c + b + c = (b c + b ) + c = b + c
f(a, b, c) = a(b + c) + a(b + c) = (ab + ab ) + (ac + ac) = a b + a c
Simplificarea expresiei se poate face n mod asemntor utiliznd expandrile
f(a, b, c) =b
j(a, c) + bk(a, c) sau f(a, b, c) = c p(a, b) + cq(a, b).
47
8. S se comprime urmtoarea tabel de adevr, ce definete complet o

funcie logic g(a, b, c, d), prin: a) comprimarea liniilor; b) atribuirea de valori
n mod explicit doar variabilelor a i b; c) combinarea metodelor a) i b).
Nr. linie
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
a b c
0 0 0
0 0 0
0 0 1
0 0 1
0 1 0
0 1 0
0 1 1
0 1 1
1 0 0
1 0 0
1 0 1
1 0 1
1 1 0
1 1 0
1 1 1
1 1 1
d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
g
0
1
1
0
0
1
1
0
1
1
0
1
0
0
0
0
R e z o l v a r e:
a) Dou linii din tabela de adevr pot fi comprimate ntr-una singur dac
specific aceeai valoare pentru funcia g i se deosebesc doar prin valoarea
atribuit unei singure variabilele. Aceste dou linii pot fi nlocuite cu una
singur, n care se pstreaz valorile comune i se nlocuiete cu t valoarea
diferit. Procednd n acest mod, se obine tabela:
Linii comprimate
0 i 4
1 i 5
2 i 6
3 i 7
8 i 9
10
11
12 i 13
14 i 15
a b
0 t
0 t
0 t
0 t
1 0
1 0
1 0
1 1
1 1
c
0
0
1
1
0
1
1
0
1
d
0
1
0
1
t
0
1
t
t
g
0
1
1
0
1
0
1
0
0
48
n tabela anterioar mai pot fi comprimate ultimele dou linii i se obine:

Linii comprimate
0 i 4
1 i 5
2 i 6
3 i 7
8 i 9
10
11
12, 13, 14, 15
a b
0 t
0 t
0 t
0 t
1 0
1 0
1 0
1 1
c
0
0
1
1
0
1
1
t
d
0
1
0
1
t
0
1
t
g
0
1
1
0
1
0
1
0
b) Dac se atribuie valori n mod explicit doar variabilelor a i b atunci valorile

funciei g sunt expresii logice care depind de variabilele c i d; aceste expresii
se deduc prin compararea coloanelor c, d, g din tabela de adevr a funciei g i
identificarea a patru funcii de dou variabile. Se obine tabela:
a
0
0
1
1
b
0
1
0
1
g
crd
crd
c + d
0
c) n tabela determinat la punctul b) pot fi comprimate primele dou linii.

Efectund aceast operaie, se obine tabela:
a
0
1
1
b
g
t crd
0 c + d
0
1
Observaie: Cunoscnd tabela de adevr a funciei g se poate scrie direct oricare

dintre cele dou forme canonice, de exemplu forma canonic cu mintermeni:
c d + a b
cd
+ a b c d + a b c d
+ ab
c d
+ ab
c d + a b
cd
g(a, b, c, d) = a b
O expresie logic mai simpl, necanonic, poate fi scris pentru funcia g pe
baza tabelelor obinute la punctele b) sau c), utiliznd formula de expandare
J(c, d) + a bK(c, d) + a b
L(c, d) + a bM(c, d)
g(a, b, c, d) = a b
49
n care J, K, L i M sunt expresii logice care depind de variabilele c i d. Aceste

expresii sunt tocmai valorile funciei g din tabelele comprimate de la punctele
b) sau c) i anume J(c, d) = K(c, d) = c r d, L(c, d) = c + d, M(c, d) = 0;
nlocuindu-le n formula de expandare a funciei g, rezult expresia:
g(a, b, c, d) = a
(c r d) + ab
(c + d).
9. Tabela urmtoare definete incomplet o funcie logic H(a, b, c, d). S

se comprime tabela atribuind valori n mod explicit doar variabilelor b i d.
Utiliznd tabela comprimat s se determine o expresie analitic, necanonic,
pentru funcia H.
abcd
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
H
1
0
t
0
1
t
0
0
1
1
0
t
0
1
1
t
R e z o l v a r e:
Din tabela funciei H se pot extrage urmtoarele tabele, cu dimensiuni de 4
ori mai mici:
b = 0, d = 0
b = 0, d = 1
b = 1, d = 0
b = 1, d = 1
a
0
0
1
1
c
0
1
0
1
J
1
t
1
0
a
0
0
1
1
c
0
1
0
1
K
0
0
1
t
a
0
0
1
1
c
0
1
0
1
L
1
0
0
1
a
0
0
1
1
c
0
1
0
1
M
t
0
1
t
Valorile indiferente din aceste tabele pot fi considerate, n mod independent, 0
50
sau 1 logic. Comparnd aceste tabele cu cele prezentate n paragraful 1.4.2

pentru funciile logice de dou variabile, rezult expresiile:
J(a, c) = a + c sau J(a, c) = c
K(a, c) = ac sau K(a, c) = a
L(a, c) = a c
M(a, c) = ac sau M(a, c) = a + c sau M(a, c) = a sau M(a, c) = c .
Tabela funciei H poate fi comprimat, atribuind valori n mod explicit doar
variabilelor b i d, n 16 moduri. Aceste tabele comprimate au forma:
b
0
0
1
1
d
0
1
0
1
H
J
K
L
M
O expresie analitic pentru funcia H se poate obine din formula de expandare:

H(a, b, c, d) = b d
J(a, c) + b dK(a, c) + b d
L(a, c) + b dM(a, c).
Dac se aleg J(a, c) = c , K(a, c) = a i M(a, c) = a, atunci
H(a, b, c, d) = b d
c + b d a + b d
a c + bda = b
d
c + (b
d a + b d a) +
+ bd
ac
H(a, b, c, d) = b d
c + d a + b d
ac.
10. S se construiasc diagrame de decizie binar pentru funcia logic

f(a,b,c) reprezentat prin tabela de adevr de mai jos, lund n considerare dou
ordonri ale variabilelor: a) a, c, b; b) c, b, a.
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c f
0 1
1 0
0 0
1 0
0 1
1 1
0 0
1 1
R e z o l v a r e:
a)
Aceast diagram poate fi comprimat succesiv, astfel:
51
52
b)
Aceast diagram poate fi comprimat succesiv, astfel:
Observaie: Cu ordonarea c, b, a s-a obinut cea mai compact diagram de

decizie binar. Aceasta poate fi traversat n numai dou moduri: c = 0 ! f = b
+ ca.
i c = 1 ! f = a. Funcia poate fi reprezentat analitic sub forma f =c b
53
11. S se reprezinte prin diagrame de decizie binar funcia logic

g(a, b, c, d) = abd + bcd
+ ac d
+ ab
c.
R e z o l v a r e:
Se vor lua decizii asupra variabilelor n ordinea a, b, c, d. Considernd numai
variabila a rezult:
+ bc = c d
+ bc
a = 0 ! g = bd + bcd
i a = 1 ! g = bcd
+ c d
Lund n considerare variabilele a i b se obine:

a = 0, b = 0 ! g = cd
; a = 0, b = 1 ! g = d;
a = 1, b = 0 ! g = c + d; a = 1, b = 1 ! g = c d
Lund n considerare variabilele a, b i c se obine diagrama:
54
12. S se determine o expresie logic pentru funcia W(a, b, c, d, e, f, g)

care este reprezentat prin diagrama de decizie binar urmtoare:
R e z o l v a r e:
Diagrama de mai sus poate fi traversat n urmtoarele 6 moduri:
1) a = 0, d = 0 ! W = b;
2) a = 0, d = 1, c = 0 ! W = b e;
3) a = 0, d = 1, c = 1 ! W = b f g;
4) a = 1, c = 0, d = 0 ! W = 1;
5) a = 1, c = 0, d = 1 ! W = e;
6) a = 1, c = 1 ! W = f g.
Cu ajutorul acestor informaii, funcia W poate fi reprezentat prin tabela:
a c d
0t
0 0
0 1
1 0
1 0
1 1
0
1
1
0
1
t
W
b
be
b f g
1
e
f g
55
Formula de expandare a funciei W n raport cu variabilele a, c, d este:

W(a, b, c, d, e, f, g) = a c d
V0(b,e,f,g) + a c dV1(b,e,f,g) + a c d
V2(b,e,f,g) +
+ a c dV3(b,e,f,g) + a c d
V4(b,e,f,g) + a c dV5(b,e,f,g) +
+ acd
V6(b,e,f,g) + a c dV7(b,e,f,g),
n care V0 = W(0, b, 0, 0, e, f, g),
V1 = W(0, b, 0, 1, e, f, g),
V2 = W(0, b, 1, 0, e, f, g),
V3 = W(0, b, 1, 1, e, f, g),
V4 = W(1, b, 0, 0, e, f, g),
V5 = W(1, b, 0, 1, e, f, g),
V6 = W(1, b, 1, 0, e, f, g),
V7 = W(1, b, 1, 1, e, f, g).
Expresiile V0 V7 au fost determinate prin traversrile diagramei de decizie

binar; nlocuindu-le n formula de expandare a funciei W se obine:
b + a c d(b
r e) + a c d(br fr g) + a c d
+ a c d e + a c (fr g).
W = a d
13. S se fac conversia numrului 682,107 din baza 10 n bazele 2 i 7.

R e z o l v a r e:
a) 682,107(10) = ?(2) = an-12n-1 + an-22n-2 + ... + a121 + a0 + a-12-1 + ... + a-m2-m.
O metod de conversie a fost prezentat n paragraful 1.5.1 i const n
determinarea cifrelor aj 0 {0, 1}, j = -m (n-1), ncepnd de la cifra cea mai
semnificativ an-1 i continund pn la cifra cea mai puin semnificativ a-m.
Cifra an-1 = 1 reprezint cea mai mare putere a lui 2 care se cuprinde n 682,107:
29 = 512, a9 = 1.
Urmtoarea cifr aj nenul reprezint cea mai mare putere a lui 2 care se
cuprinde n 682,107 - 512 = 170,107:
27 = 128, a7 = 1.
Continund n aceeai manier, se obin cifrele:
170,107 - 128 = 42,107; a5 = 1;
42,107 - 32 = 10,107; a3 = 1;
10,107 - 8 = 2,107; a1 = 1;
2,107 - 2 = 0,107; a-4 = 1;
0,107 - 0,0625 = 0,0445; a-5 = 1;
0,0445 - 0,03125 = 0,01325; a-7 = 1;
0,01325 - 0,0078125 = 0,0054375; a-8 = 1;
0,0054375 - 0,00390625 = 0,00153125; etc.
682,107(10) = 1010101010,00011011...(2)
56
O alt metod de conversie are la baz un algoritm de mprire-nmulire.

Prile ntregi i fracionare ale reprezentrilor numrului n bazele de numeraie
10 i 2 pot fi separate astfel:
682(10) = an-12n-1 + an-22n-2 + ... + a121 + a0;
0,107(10) = a-12-1 + a-22-2 + ... + a-m2-m.
Cifrele prii ntregi, an-1, an-2, ..., a1 i a0, se calculeaz prin mpriri succesive,
dup cum urmeaz:
682(10) = 2341 + 0 = 2(an-12n-2 + an-22n-3 + ... + a221 + a1) + a0 ! a0 = 0;
341(10) = 2170 + 1 = 2(an-12n-3 + an-22n-4 + ... + a321 + a2) + a1 ! a1 = 1;
170(10) = 285 + 0 = 2(an-12n-4 + an-22n-5 + ... + a421 + a3) + a2 ! a2 = 0;
85(10) = 242 + 1 = 2(an-12n-5 + an-22n-6 + ... + a521 + a4) + a3 ! a3 = 1;
42(10) = 221 + 0 = 2(an-12n-6 + an-22n-7 + ... + a621 + a5) + a4 ! a4 = 0;
21(10) = 210 + 1 = 2(an-12n-7 + an-22n-8 + ... + a721 + a6) + a5 ! a5 = 1;
10(10) = 25 + 0 = 2(an-12n-8 + an-22n-9 + ... + a821 + a7) + a6 ! a6 = 0;
5(10) = 22 + 1 = 2(an-12n-9 + an-22n-10 + ... + a921 + a8) + a7 ! a7 = 1;
2(10) = 21 + 0 = 2(an-12n-10 + an-22n-11 + ... + a1021 + a9) + a8 ! a8 = 0
i a9 = 1.
Cifrele prii fracionare, a-1, a-2, ..., a-m, se calculeaz prin nmuliri succesive,
dup cum urmeaz:
0,1072 = 0,214 = a-1 + a-22-1 + a-32-2 + ... + a-m2-m+1 ! a-1 = 0;
0,2142 = 0,428 = a-2 + a-32-1 + a-42-2 + ... + a-m2-m+2 ! a-2 = 0;
0,4282 = 0,856 = a-3 + a-42-1 + a-52-2 + ... + a-m2-m+3 ! a-3 = 0;
0,8562 = 1 + 0,712 = a-4 + a-52-1 + a-62-2 + ... + a-m2-m+4 ! a-4 = 1;
0,7122 = 1 + 0,424 = a-5 + a-62-1 + a-72-2 + ... + a-m2-m+5 ! a-5 = 1;
0,4242 = 0,848 = a-6 + a-72-1 + a-82-2 + ... + a-m2-m+6 ! a-6 = 0;
0,8482 = 1 + 0,696 = a-7 + a-82-1 + a-92-2 + ... + a-m2-m+7 ! a-7 = 1;
0,6962 = 1 + 0,392 = a-8 + a-92-1 + a-102-2 + ... + a-m2-m+8 ! a-8 = 1;
etc.
n-1
n-2
1
-1
-m
b) 682,107(10) = ?(7) = an-17 + an-27 + ... + a17 + a0 + a-17 + ... + a-m7 ,
aj 0 {0, 1, 2, 3, 4, 5, 6}, j = -m (n-1).
Aplicnd metoda prezentat n paragraful 1.5.1, se obin cifrele:
74 = 2401 > 682,107; 73 = 343 < 682,107; 2343 = 686 > 682,107 ! a3 = 1;
682,107 - 343 = 339,107; 672 = 294 < 339,107 ! a2 = 6;
339,107 - 294 = 45,107; 671 = 42 < 45,107 ! a1 = 6;
57
45,107 - 42 = 3,107; 370 = 3 < 3,107 ! a0 = 3;

3,107 - 3 = 0,107; 7-1 = 0,142... > 0,107; 57-2 = 0,102... < 0,107 ! a-2 = 5;
0,107 - 0,102... = 0,004959...; 17-3 = 0,002915... < 0,004959... ! a-3 = 1;
etc.
682,107(10) = 1663,051...(7)
Conversia cu ajutorul algoritmului de mprire-nmulire se deruleaz astfel:
682(10) = an-17n-1 + an-27n-2 + ... + a171 + a0;
0,107(10) = a-17-1 + a-27-2 + ... + a-m7-m;
682(10) = 797 + 3 = 7(an-17n-2 + an-27n-3 + ... + a271 + a1) + a0 ! a0 = 3;
97(10) = 713 + 6 = 7(an-17n-3 + an-27n-4 + ... + a371 + a2) + a1 ! a1 = 6;
13(10) = 71 + 6 = 7(an-17n-4 + an-27n-5 + ... + a471 + a3) + a2 ! a2 = 6
i a3 = 1.
0,1077 = 0,749 = a-1 + a-27-1 + a-37-2 + ... + a-m7-m+1 ! a-1 = 0;
0,7497 = 5 + 0,243 = a-2 + a-37-1 + a-47-2 + ... + a-m7-m+2 ! a-2 = 5;
0,2437 = 1 + 0,701 = a-3 + a-47-1 + a-57-2 + ... + a-m7-m+3 ! a-3 = 1;
etc.
14. S se reprezinte numrul 540,32(6) n baza 4.

R e z o l v a r e:
Conversia se va face prin intermediul bazei 10.
540,32(6) = ?(10) = 562 + 46 + 0 + 36-1 + 26-2 = 204,(5)(10);
204,(5)(10) = ?(4) = an-14n-1 + an-24n-2 + ... + a141 + a0 + a-14-1 + ... + a-m4-m,
aj 0 {0, 1, 2, 3}, j = -m (n-1);
n-1
n-2
1
204(10) = an-14 + an-24 + ... + a14 + a0;
0,(5)(10) = a-14-1 + a-24-2 + a-34-3 + ... + a-m4-m;
204(10) = 451 + 0 = 4(an-14n-2 + an-24n-3 + ... + a241 + a1) + a0 ! a0 = 0;
51(10) = 412 + 3 = 4(an-14n-3 + an-24n-4 + ... + a341 + a2) + a1 ! a1 = 3;
12(10) = 43 + 0 = 4(an-14n-4 + an-24n-5 + ... + a441 + a3) + a2 ! a2 = 0
i a3 = 3;
-1
-2
-m+1
! a-1 = 2;
0,(5)4 = 2,(2) = 2 + 0,(2) = a-1 + a-24 + a-34 + ... + a-m4
0,(2)4 = 0,(8) = a-2 + a-34-1 + a-44-2 + ... + a-m4-m+2 ! a-2 = 0;
0,(8)4 = 3,(5) = 3 + 0,(5) = a-3 + a-44-1 + a-54-2 + ... + a-m4-m+3 ! a-3 = 3;
0,(5)4 = 2,(2) = 2 + 0,(2) = a-4 + a-54-1 + a-64-2 + ... + a-m4-m+4 ! a-4 = 2;
Rezult 540,32(6) = 3030,(203)(4).
58
15. S se efectueze n baza 9 operaiile de adunare, scdere i nmulire

a numerelor A = 285,17(9) i B = 637,44(9).
R e z o l v a r e:
A
B
A+B
285,17+
637,44
1033,62
B
A
B-A
2 8 5, 1 7
6 3 7, 4 4
1272 71
12727 1
226034
87653
186416
2 0 8 7 0 3, 7 4 8 1
637,44285,17
342,26 (A - B = - 342,26)
A
B
AB
Observaie: Produsul AB are un numr de cifre la partea fracionar egal cu

suma n baza 10 a numerelor de cifre de la prile fracionare ale operanzilor A
i B, indiferent de baza de numeraie n care se face reprezentarea lor.
Justificare:
A(D) = an ...a0,a-1...a-p(D) = anDn + ...+ a0 + a-1D-1 +... + a-pD-p(10);
B(D) = bm ...b0,b-1...b-q(D) = bmDm + ...+ b0 + b-1D-1 +... + b-qD-q(10);
AB = (anDn +...+ a0 + a-1D-1 +...+ a-pD-p)(bmDm +...+ b0 + b-1D-1 +...+ b-qD-q);
AB = anbmDn+m + ... + (a0b0 + a1b-1 + a-1b1 + ...)D0 + ...+ a-pb-qD-(p+q), unde
ai,bj 0 {0, 1, 2, ..., D-1}, i = -p n, j = -q m.
n aceast ultim relaie, coeficienii puterilor bazei D sunt numere zecimale i
nu reprezint, n general, cifrele produsului AB n baza D. Acestea din urm
se obin, ncepnd de la rangul cel mai mic i continund ctre rangul cel mai
mare, prin operaii modulo D cu generare de transporturi ntre ranguri. Cifra cea
mai puin semnificativ a produsului AB n baza D este (a-pb-q)moduloD i are
rangul -(p + q), deci sunt p + q cifre la partea fracionar a produsului.
16. Se dau numerele binare cu semn A, B, C, D, E, F, G, H, J, K, L, M, N,

P. S se efectueze operaia A + B + C + D + E + F + G + H + J + K + L +
M + N + P = Q n aceast ordine, n codul complementar fa de 2, i s se
precizeze dac rezultatul final este corect, fr a face verificarea n baza 10:
a) A = +101,0011; B = +011,1001; C = -100,0101; D = +010,1111;
E = -111,0110; F = -001,0011; G = -110,1010; H = +100,1110; J = -011,1011;
59
K = +010,0111; L = -001,1001; M = +100,0110; N = +011,1001; P =

+010,0001.
b) A = +1001,10; B = +0110,01; C = +1011,11; D = +0101,00; E =
+0111,10; F = -1000,01; G = -0100,11; H = -0110,00; J = +0011,10; K =
+1000,01; L = +1111,10; M = -0011,11; N = -1101,00; P = -1111,11.
R e z o l v a r e:
a)
C2(A)
0101,0011+
C2(B)
0011,1001
1000,1100+
eroare
C2(C)
1011,1011
1 0100,0111+
auto-corecie
C2(D)
0010,1111
0111,0110+
C2(E)
1000,1010
1 0000,0000+
C2(F)
1110,1101
1110,1101+
C2(G)
1001,0110
1 1000,0011+
C2(H)
0100,1110
1101,0001+
C2(J)
1100,0101
1 1001,0110+
C2(K)
0010,0111
1011,1101+
C2(L)
1110,0111
1 1010,0100+
C2(M)
0100,0110
1110,1010+
C2(N)
0011,1001
1 0010,0011+
C2(P)
0010,0001
C2(Q)
0100,0100
Q = +100,0100
Rezultatul C2(Q) este corect deoarece pe parcursul irului de adunri n codul
C2 s-au produs un numr de erori egal cu numrul de auto-corecii.
60
b)
C2(A)
C2(B)
C2(C)
C2(D)
1
C2(E)
C2(F)
C2(G)
1
C2(H)
1
C2(J)
C2(K)
1
C2(L)
C2(M)
1
C2(N)
C2(P)
C2(Q)
01001,10+
00110,01
01111,11+
01011,11
11011,10+
00101,00
00000,10+
00111,10
01000,00+
10111,11
11111,11+
11011,01
11011,00+
11010,00
10101,00+
00011,10
11000,10+
01000,01
00000,11+
01111,10
10000,01+
11100,01
01100,10+
10011,00
11111,10+
10000,01
01111,11
eroare
eroare
auto-corecie
auto-corecie
Q = +1111,11
Rezultatul final este corect deoarece numrul de erori produse este egal cu
numrul de auto-corecii.
Observaie: Termenii eroare i auto-corecie cu care sunt marcate anumite
rezultate pariale trebuie nelese ca depiri ale formatului. Nu numai
rezultatele pariale marcate cu eroare sunt eronate. Din momentul primei
61
depiri a formatului, adic al primului rezultat parial marcat cu eroare i

pn la primul rezultat parial marcat cu auto-corecie la care se egaleaz
numrul acestor tipuri de marcaje, toate rezultatele pariale sunt eronate.
Urmtoarea depire a formatului constituie din nou eroare, .a.m.d. De
exemplu, n cazul a) singurul rezultat parial eronat este cel marcat cu eroare;
n cazul b) ns, toate rezultatele pariale sunt eronate, cu excepia primului
(obinut la adunarea C2(A) + C2(B)) i a rezultatului final.
17. Se dau numerele zecimale cu semn A = -12,4; B = +87,5; C = +49,3;

D = -56,1. a) S se efectueze operaia A + B + C + D = E n zecimal; b) s se
efectueze aceeai operaie n codul complementar fa de 10, pstrnd ordinea
operanzilor A, B, C, D; c) s se repete punctul b) nlocuind cifrele zecimale cu
coduri BCD naturale.
R e z o l v a r e:
a)
B
87,5A
12,4
75,1D
56,1
19,0+
C
49,3
E
+68,3
n aceast ordine de efectuare a operaiilor nu s-a produs nici o depire de
format. Gsirea unei ordini cu aceast proprietate, dac este posibil, implic
comparaii multiple ntre operanzi pe de o parte, iar pe de alt parte ntre
operanzi i rezultate pariale.
b)
C10(A)
C10(B)
se neglijeaz acest transport Y
C10(C)
C10(D)
Y
se neglijeaz acest transport
C10(E) =
987,6+
087,5
1 075,1+
049,3
124,4+ (depire de format = eroare)
943,9
1 068,3
(auto-corecie)
068,3 ! E = +68,3
Prima depire a formatului genereaz un rezultat parial eronat i este indicat

de cifra 1 n rangul semnului, cifr diferit de 0 sau 9. Orice cifr diferit de 0
sau 9 n rangul semnului reprezint o depire de format, deci un rezultat
eronat. Cifra 1 apare cnd se depete formatul la adunarea a dou numere
62
pozitive iar cifra 8 apare cnd se depete formatul la adunarea a dou numere
negative; cifrele 2, 3, 4, 5, 6, 7 i de asemenea 0, 1, 8, 9 pot s apar n rangul
semnului ca urmare a efecturii unei adunri n care este implicat un rezultat
parial eronat. Dac prin efectuarea unei adunri n care este implicat un rezultat
parial eronat se obine cifra 0 sau 9 n rangul semnului, aceasta nu constituie
n mod obligatoriu o auto-corecie. O auto-corecie are loc atunci cnd cifra
semn scade la 0 sau crete la 9, invers fa de sensul global avut n rezultatele
pariale anterioare, eronate, de la momentul producerii ultimei depiri a
formatului (n sensul c s-a alterat cifra semn la adunarea a doi operanzi
ambii pozitivi sau ambii negativi). Ca i n cazul codului C2, depirile de
format i auto-coreciile nu alterneaz n mod obligatoriu. Rezultatul final
obinut prin efectuarea unui ir de adunri n C10 este corect dac numrul de
depiri ale formatului este egal cu numrul de auto-corecii produse.
c)
C10(A)
C10(B)
C10(C)
C10(D)
C10(E)
1001
0000
1010
0110
1 0000
0000
0000
0000
0001
1001
1010
0110
1 0000
1000
1000
0000
0110
0111
0100
1011
0110
0010
0100
0110
0000
0110
0111,
0111,
1110,
0110,
0101,
1001,
1110,
0110,
0100,
0011,
0111,
0000,
1000,
0110+
0101
1011+
0110
0001+
0011
0100+
0000
0100+
1001
1101+
0110
0011
(corecie BCD)
(corecie BCD)
depire format
(corecie BCD)
auto-corecie
18. S se defineasc un cod complementar n baza de numeraie 6 prin

intermediul cruia suma a dou sau a mai multor numere cu semn s se
efectueze utiliznd numai operaia de adunare (adunare modulo 6).
Exemplificare.
R e z o l v a r e:
n paragrafele 1.5.3 i 1.5.4 au fost definite codurile binare complementare C1,
C2 i respectiv codurile zecimale complementare C9, C10. n mod asemntor
se pot defini coduri complementare, cu proprieti asemntoare, n orice baz
de numeraie.
n baza 6 codurile complementare fa de 5 i fa de 6, care vor fi definite n
continuare, sunt notate C5 i respectiv C6; semnul pozitiv (+) se codific cu
cifra 0 iar semnul negativ (-) se codific cu cifra 5.
63
Fie X(6) = sn xn-1xn-2...x1x0,x-1...x-m un numr n baza 6, cu semnul codificat i

situat n rangul n, cu parte ntreag i parte fracionar separate prin virgul;
sn 0 {0, 5} i xj 0 {0, 1, 2, 3, 4, 5} j = -m (n +1).
Procednd la fel ca n cazul codurilor complementare definite anterior, vor fi
codificate numai numerele negative. Notaia xj este utilizat pentru a desemna
cifra complementar cifrei xj i anume (5 - xj).
C5(5xn-1xn-2...x1x0,x-1...x-m) = 5xn-1xn-2...x1x0,x-1...x-m
C6(5xn-1xn-2...x1x0,x-1...x-m) = 5xn-1xn-2...x1x0,x-1...x-m + 5-m
Fie A = -251,2; B = +103,2; C = +533,4; D = +312,4; E = - 402,1 numere cu
semn n baza 6. Se va efectua nti A + B + C + D + E = F utiliznd adunarea
i scderea cu o ordine convenabil a operanzilor i apoi aceeai operaie n
codul C6, n ordinea ((((C6(A) + C6(B)) +C6(C)) + C6(D)) +C6(E)).
C
E
D
A
B
F
533,4402,1
131,3+
312,4
444,1251,2
152,5+
103,2
+300,1
C6(A)
C6(B)
5304,4+
0103,2
5412,0+
C6(C)
0533,4
1 0345,4+
C6(D)
0312,4
1102,2+ (depire format)
C6(E)
5153,5
C6(F) 1 0300,1 (auto-corecie)
La adunarea codurilor C6 transporturile din rangul semn se neglijeaz; cifrele

cu semnificaie de semn particip la adunare. Comentariile referitoare la
depirea formatului i producerea auto-coreciilor sunt asemntoare cu acelea
prezentate pentru codul C10 n problema anterioar.
Operanzii A, B, C, D, E i reprezentrile lor n C6 pot fi codificai binar; fiecare
cifr a bazei 6 poate fi scris n codul binar natural ntr-un format de 3 bii. De
exemplu, reprezentarea binar pentru C6(D) este 000 011 001 010, 100.
La adunarea a dou cifre n baza 6 codificate binar este posibil s se obin un
rezultat n afara codului deoarece nu toate combinaiile de trei bii reprezint
cifre ale bazei 6. n aceste situaii precum i n cazul depirii formatului de 3
bii, att la adunare ct i la scdere se utilizeaz un termen de corecie i anume
010 = 111 - 101. O problem similar a fost prezentat pentru codul BCD
natural, la care termenul de corecie al codului este 0110 = 1111 - 1001 (a se
vedea paragraful 1.5.4 i problema 17).
64
19. S se construiasc codul binar reflectat de 5 bii i s se determine

toate cuvintele de cod care se deosebesc de 10110 prin valoarea unui singur bit,
utiliznd simetriile generate de oglinzile codului.
R e z o l v a r e:
00000
00001
00011
00010
00110
00111
00101
00100
01100
01101
01111
01110
01010
01011
01001
01000
11000
11001
11011
11010
11110
11111
11101
11100
10100
10101
10111
10110
10010
10011
10001
10000
n codul binar reflectat cu formatul de n bii, pentru un cuvnt de cod arbitrar
exist n cuvinte care se deosebesc de acesta prin valoarea unui singur bit.
65
1.7 Probleme propuse spre rezolvare

1. S se demonstreze urmtoarele identiti:
a) a
b + a(b
+ c) + ab
c = ab + a(b
+ c);
b) a b c + a
bc + a
b c + a b c + a
b
c + ab
c = b + c;
c) (a + c )(a + b)(b + c) = (a + c )(b + c);
d) xyz + xyz = ( x + y ) z;
e) x + x y + z(x + y) = x + y;
f) xy + x z + yz = xy + xz.
2. S se scrie expresii logice utiliznd numai operaile {+, } sau {, }

pentru urmtoarele funcii:
a) g(x, y, z, w) = w
x(xz + yz) + z(w + x)(w
+ x );
b) h(x, y, z, w) = (wz + y)(w
+ x + y + z ) + xyzw.
3. S se determine formele canonice pentru funciile:

a) f (x, y, z) = x(y + z) + x (y + z );
b) g ( a , b, c, d ) = abc + b ( c + d ) + acd ;
c) h(a, b, c, d) = ab + bc + cd + da;
d) k(x, y, z,v) = xyz + y zv + xzv + yzv + x yv.
4. S se comprime urmtoarele tabele, care definesc funciile logice F i

G i s se determine expresii logice necanonice pentru aceste funcii.
abc F
xyz
000 1
000 t
001 0
001 1
010 0
010 w
011 0
011 0
10t 1
100 1
11t t
101 1
110 t
111 0
n tabela funciei G, w reprezint o variabil logic independent de x, y, z.
66
5. S se construiasc diagrame de decizie binar pentru funciile

urmtoare, considernd variabilele ntr-o ordine oarecare (la alegere).
a) f(a, b, c, d) = abd + a b
c + acd
+ bc d
;
b)
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
g(a, b, c, d, v, w)
0
1
t
1
0
0
1
v
0
1
0
t
1
1
w
0
n tabel v i w sunt variabile logice independente de variabilele a, b, c, d.

c)
a
0
0
0
1
1
1
b c
0 0
0 1
1 t
0 0
0 1
t 1
h(a, b, c, d, e)
1
e
0
t
0
d
d) k(x, y, z, w) = w
x(xz + yz) + z(w + x)(w
+ x );
e) m(x, y, z, w) = (wz + y)(w
+ x + y + z ) + xyzw;
f) p(a, b, c, d) = ab + bc + cd + da;
g) q(x, y, z,v) = xyz + y zv + xzv + yzv + x yv;
h) s(a, b, c, d, e) = ar br cr dr e.
67
6. S se determine expresii logice pentru funciile P(a, b, c, d, e, f, g) i

Q(a, b, c, d, e) reprezentate prin diagramele de decizie binar urmtoare:
7. S se reconstruiasc diagramele de decizie binar din figura de mai sus

(problema 6) considernd variabilele n ordinea a, e, f, c, d, g, b pentru funcia
P i respectiv c, d, b, e, a pentru funcia Q.
68
8. S se fac conversiile urmtoare: a) 426,115(7) = ?(9); b) 53,(41)(8) = ?(7);

c) 302,1(4)(5) = ?(6); d) 775,4203(9) = ?(13). Cifrele bazei de numeraie 13 sunt 0,
1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C.
9. S se efectueze n baza 4 operaiile de adunare, scdere i nmulire a
numerelor A = 3011,23(4) i B = 2102,31(4).
10. S se efectueze n codul complementar fa de 2, n aceast ordine,
operaia A + B + C + D + E + F + G + H + I + J + K cu urmtoarele valori
ale operanzilor: A = -0110,101; B = -1100,011; C = -1001,100; D = -0101,111;
E = -1000,010; F = +1010,101; G = +1101,001; H = +0011,111; I = +1011,100;
J = -0100,110; K = +1000,001. S se justifice dac rezultatul obinut este
corect, fr a face verificarea n baza 10.
11. S se efectueze n codurile complementare fa de 9 i fa de 10,
nlocuind cifrele zecimale cu coduri BCD naturale, operaia A + B + C + D +
E + F cu urmtoarele valori ale operanzilor: A = +298,17; B =-999,34; C = 561,08; D = +117,40; E = +852,97; F = -605,55. S se justifice dac rezultatul
obinut este corect.
12. S se defineasc coduri complementare n baza de numeraie 8 prin

intermediul crora suma a dou sau a mai multor numere cu semn s se
efectueze utiliznd numai operaia de adunare (adunare modulo 8). Utiliznd
codurile definite, s se efectueze operaia A + B + C + D + E + F + G + H cu
urmtoarele valori ale operanzilor: A = -725,33; B = -611,04; C = -503,26;
D = -347,15; E = +577,67; F = +400,53; G = +072,66; H = +704,34 (toate
cifrele vor fi codificate binar). S se justifice dac rezultatul obinut este corect.
69
Cap.2 SINTEZA I ANALIZA CIRCUITELOR

COMBINAIONALE
2.1 Pori logice

Operaiile logice elementare OR(+), AND(), NOT( ) definite n cap.1
sunt implementate sau realizate la nivel de circuit de ctre anumite entiti
numite pori logice: poart OR, poart AND i respectiv inversor. Simbolurile
cele mai utilizate pentru aceste trei tipuri de pori logice sunt ilustrate n fig.2.1.
Fig.2.1 Simboluri grafice ale porilor logice OR, AND, NOT

Numrul de intrri ntr-o poart logic denumit elementar este limitat din
considerente tehnologice la 3 sau 4; se va justifica acest lucru n cap.4. Un
simbol de poart AND cu 6 intrri, de exemplu, desenat ntr-o schem de circuit
digital nu reprezint o poart AND elementar ci un subcircuit logic realizabil
cu pori elementare; o soluie posibil pentru acest caz este prezentat n fig.2.2.
Figura 2.2
70
Cap.2 Sinteza i analiza circuitelor combinaionale
n tehnologiile de fabricare a circuitelor integrate sunt realizate cu precdere

pori logice elementare de tip NOR i NAND; simbolurile acestor pori sunt
obinute prin combinarea simbolurilor OR-NOT i AND-NOT dup cum se
arat n fig.2.3.
Fig.2.3 Simboluri grafice ale porilor elementare NOR i NAND

Din punct de vedere funcional porile elementare NOR i NAND din fig.2.3
sunt echivalente, fiecare, cu diferite subcircuite logice compuse din pori
elementare conectate ntre ele, dup cum se arat n fig.2.4. Echivalena
funcional nu implic ns i echivalen structural; reprezentrile la nivel de
tranzistor a dou subcircuite logice echivalente funcional sunt diferite ntre ele.
Fig.2.4 Echivalene funcionale

n schemele electrice ale circuitelor digitale pot fi utilizate i alte combinaii
ntre simbolurile OR-NOT i AND-NOT dect cele din fig.2.3. Dou exemple
sunt prezentate n fig.2.5; echivalenele funcionale ale acestor circuite logice
se determin cu ajutorul relaiilor lui De Morgan.
71
Fig.2.5 Alte simboluri de pori logice

Subcircuitul sau modulul care realizeaz operaia logic SAUEXCLUSIV (XOR) este reprezentat grafic prin simbolul din fig.2.6a i se
numete poart XOR; o variant de implementare a porii XOR este
reprezentat n fig.2.6c.
Fig.2.6 Pori logice XOR i XNOR

Porile logice prezentate pn acum sunt componente de circuit
unidirecionale, n sensul c procesarea sau propagarea valorilor logice se face
de la intrri ctre ieiri; valoarea logic de la ieirea unei pori este determinat
de valorile aplicate la intrrile ei. Exist i componente de circuit bidirecionale,
care pot propaga valori logice n ambele direcii, de la intrri ctre ieiri sau de
la ieiri ctre intrri. Pentru astfel de componente denumirile de intrare i de
ieire sunt oarecum improprii; ele capt consisten numai n contextul
circuitului din care fac parte, dac acesta este n ansamblu unidirecional. O
component bidirecional, care st la baza realizrii circuitelor bidirecionale
mai complexe, este poarta de transmisie. Simbolul grafic al acestei pori este
desenat n fig.2.7.
Fig.2.7 Poarta de transmisie
72
Funcia realizat de poarta de transmisie se deosebete fundamental de funciile

porilor logice unidirecionale prezentate anterior. Din punct de vedere
funcional, poarta de transmisie este un ntreruptor sau comutator.
Terminalele a i b sunt legate galvanic ntre ele (comutator nchis) dac
variabila de control c are valoarea logic 1; dac c = 0 atunci legtura dintre
terminalele a i b este ntrerupt (comutator deschis).
Spre deosebire de porile care implementeaz operaii logice OR, AND, NOT,
prin poarta de transmisie se pot propaga nu numai semnale digitale ci, mai
general, semnale analogice.
Porile logice sunt componentele de baz din structurile circuitelor
integrate digitale. Circuitele digitale cu complexitate funcional i structural
mare se obin prin interconectarea corespunztoare a mai multor pori logice.
Performanele circuitelor depind de caracteristicile componentelor din care sunt
alctuite. n afar de caracteristica funcional, prezentat pn acum i care
este independent de tehnologia de fabricaie a circuitelor integrate, porile
logice au i caracteristici dependente de tehnologie: aria ocupat pe chip,
puterea disipat, viteza de operare. Aria ocupat pe chip i puterea disipat
determin densitatea de integrare i implicit complexitatea sistemului digital
care poate s fie realizat pe un singur chip. ntr-o tehnologie de fabricaie dat,
un sistem realizat pe un singur chip poate s opereze cu o vitez mai mare dect
viteza aceluiai sistem realizat pe mai multe chip-uri. ntre aria ocupat i
puterea disipat de o poart logic pe de o parte i viteza de operare a porii pe
de alt parte, exist conflicte. Astfel, dac se proiecteaz poarta astfel nct
s ocupe o suprafa ct mai mic i s disipe putere ct mai mic atunci se
obine o vitez de operare relativ mai mic; dac se proiecteaz poarta astfel
nct viteza de operare s fie relativ mai mare atunci rezult pentru aria necesar
i puterea disipat valori mai mari dect cele minime.
Viteza (maxim) de operare a unei pori logice poate fi exprimat n mod
indirect prin timpul de ntrziere sau de propagare prin poart. Acest parametru
i alte detalii vor fi prezentate cu ajutorul figurii 2.8.
Fig.2.8 Definirea timpului de propagare printr-o poart logic
73
n fig.2.8a poarta NOR pentru care se definete timpul de propagare este o

component a unui circuit digital oarecare. Una dintre intrrile acestei pori este
meninut la valoarea 0 de ctre sursa de semnal la care este conectat, de
obicei ieirea dintr-o alt poart, iar celelalte dou intrri sunt conectate
mpreun i comandate de o surs de semnal x. Valoarea logic de la ieirea
porii NOR trebuie s fie complementul lui x. Ieirea porii NOR este la rndul
ei surs de semnal pentru alte pori logice din circuit. Numrul de intrri n
porile elementare ale circuitului pe care le comand ieirea porii NOR
reprezint sarcina porii NOR; aceast sarcin sau ncrcare are denumirea de
fan-out.
n fig.2.8b s-a reprezentat pe un anumit interval de timp variabila x i rspunsul x
al porii NOR. Tranziiile din 0 n 1 i din 1 n 0 ale semnalelor digitale x i x
nu sunt instantanee; aceste modificri se fac cu viteze finite. Pentru rspunsul x
s-au notat cu tr i tf duratele tranziiilor din L n H i respectiv din H n L (rrise, f- fall). Tranziiile dintr-un nivel logic valid n cellalt nivel logic valid se
numesc fronturi: L!H reprezint un front pozitiv iar H!L reprezint un front
negativ. Timpii de propagare sunt definii n raport cu trecerile semnalelor x i x
printr-o valoare intermediar nivelelor L i H, de obicei 0,5(L + H). Timpul de
propagare din L n H, tpLH , reprezint decalajul dintre frontul pozitiv al
rspunsului x (efectul) i frontul comenzii x (cauza) care l-a determinat; n mod
similar, timpul de propagare din H n L, tpHL , reprezint decalajul dintre frontul
negativ al rspunsului x (efectul) i frontul comenzii x (cauza) care l-a
determinat. Timpul de propagare tp se definete ca medie aritmetic a timpilor
de propagare tpLH i tpHL:
(2.1)
tp = 0,5( tpLH + tpHL)
Mrimile tr, tf, tpLH i tpHL depind att de structura sau caracteristicile porii
logice ct i de contextul n care opereaz poarta. Acest context este definit n
principal de puterea sursei de semnal x, numrul de intrri ale porii
comandate de sursa x i fanout-ul porii. Viteza maxim de operare a porii
NOR din fig.2.8a se poate obine ntr-un context diferit, n care sursa x comand
o singur intrare a porii iar fanout-ul porii este egal cu 1.
Elementele prezentate n acest paragraf constituie o baz pentru definirea
noiunilor de sintez i de analiz a circuitelor integrate digitale n general i
a celor combinaionale n particular.
Sinteza unui circuit digital const n determinarea unei structuri de circuit
care s ndeplineasc funciile specificate cu performanele impuse i n
condiiile de operare precizate. Specificarea funciilor se poate face cu ajutorul
mai multor mijloace de reprezentare sau modelare: tabele de adevr, diagrame
de decizie binar, expresii logice etc. Se utilizeaz limbaje adecvate pentru
descrierea circuitelor, de exemplu HDL (Hardware Description Language);
descrierea poate fi o combinaie de elemente funcionale i elemente structurale.
74
Dup modelarea funcionrii se impun performanele dorite (vitez de operare,

arie, putere disipat, etc.) dar care trebuie s fie realiste n raport cu tehnologia
de fabricaie utilizat i se precizeaz condiiile de operare (variaiile de
temperatur, variaiile tensiunilor de alimentare, caracteristicile circuitele
exterioare cu care se conectez circuitul ce constituie obiectul sintezei etc.).
Sinteza propriuzis este o operaie n principal automatizat ns n etapele
premergtoare efortul manual necesar este considerabil.
Analiza este operaia de verificare a funcionrii i de evaluare a
performanelor circuitului sintetizat i se realizeaz cu ajutorul programelor de
simulare. n etapa de analiz trebuie s fie luate n considerare i dispersiile de
fabricaie, imperfeciuni inerente oricrui proces tehnologic.
Constrngerile sau restriciile, globale sau locale, impuse unui circuit
nainte de sintez pentru obinerea anumitor performane nu sunt independente
ntre ele i conduc deseori la conflicte. ntre cerinele sau atributele pe care
trebuie s le ndeplineasc un circuit se impun anumite prioriti; atributele care
nu au putut fi obinute pe durata sintezei, dac exist, sunt din categoria celor
cu prioritate mai mic i pot fi cunoscute dup etapa de analiz. Proiectarea
unui circuit digital este un proces iterativ care include, de obicei, mai multe faze
de sintez-analiz. Se ncearc rezolvarea conflictelor generate ntr-o anumit
faz prin efectuarea unor compromisuri; acestea trebuie evaluate, lucru care
implic o nou faz de sintez-analiz, .a.m.d.
Sinteza i analiza circuitelor digitale sunt procese complexe. n acest
capitol sunt prezentate doar anumite elemente specifice acestora.
2.2 Implementarea funciilor logice

Orice funcie logic combinaional reprezentat printr-o expresie logic
poate s fie implementat la nivel de circuit n mod direct utiliznd pori logice
OR, NOR, AND, NAND i NOT.
Fie o funcie logic f definit de relaia:
f ( a, b, c ) = ( ac + b c )( a + b + ac )
(2.2)
Urmtoarele dou relaii definesc aceeai funcie f dar folosind expresii logice
echivalente cu cea de mai sus:
f ( a, b, c ) = ab + ac + bc
(2.3)
f ( a , b, c ) = a + b + c + bc
(2.4)
n fig.2.9a,b,c sunt reprezentate circuitele corespunztoare acestor trei definiii.
75
Figura 2.9
76
Din punct de vedere funcional cele trei circuite din fig.2.9 sunt echivalente,
ns au performane diferite. Circuitul din fig.2.9a ocup aria cea mai mare
deoarece conine 10 pori logice i un numr mai mare de interconexiuni;
ansamblul acestor interconexiuni constituie routing-ul circuitului, care este de
asemenea consumator de arie. Circuitul din fig.2.9c ocup aria cea mai mic
deoarece conine 4 pori logice i numrul cel mai mic de interconexiuni. Acest
circuit este mai performant i din punct de vedere al vitezei de operare; calea
cea mai lung de la intrri ctre ieire este format din porile 1, 2 i 4. Se mai
spune c circuitul are 3 nivele de pori. Dac se face aproximaia c toate porile
au acelai timp de propagare tp i c ntrzierile datorate conexiunilor pot fi
neglijate, atunci timpul total de ntrziere al circuitului este Tp = 3tp. Viteza de
operare a circuitului din fig.2.9b este aproximativ aceeai cu a circuitului din
fig.2.9c, ambele avnd 3 nivele; calea cea mai lung de la intrri la ieire este
format din porile 1, 2, 5 sau 1, 3, 5. n aceleai ipoteze simplificatoare, timpul
total de ntrziere al circuitului din fig.2.9a este Tp = 5tp i corespunde cii
format din porile 3, 6, 8, 9 i 10; acest circuit are 5 nivele.
n general cu ct aria ocupat de un circuit este mai mare, cu att mai
mare este i puterea disipat. Routing-ul i numrul de pori logice din structura
unui circuit constituie o baz de evaluare a suprafeei ocupate dar ofer i o
imagine a complexitii circuitului. O aproximaie a complexitii este numrul
total de intrri n porile elementare ale circuitului; aceast numrare se face
ntr-o schem a circuitului care conine numai pori elementare. De exemplu,
complexitile circuitelor din fig.2.9a, b i c sunt 17, 10 i respectiv 8.
n cap.1 s-a artat c orice expresie logic poate fi rescris utiliznd
numai operaiile +, sau numai operaiile , . Aceasta nseamn c
implementarea se poate face utiliznd numai pori OR i NOT (echivalent, NOR
i NOT) sau numai pori AND i NOT (echivalent, NAND i NOT). De
exemplu, circuitul din fig2.9b i pstreaz funcionarea dac porile 2, 3, 4 i
5 se nlocuiesc cu pori NAND:
(relaia 2.3 Y)
f ( a, b, c ) = ab + ac + bc = ab ac bc .
Implementarea unei funcii logice numai cu pori NOR i NOT sau numai cu
NAND i NOT poate fi privit ca o restricie. Suplimentar se pot impune
restricii de tipul toate porile NAND s aib 2 intrri. De exemplu, circuitul
din fig.2.9b poate fi transformat ntr-unul echivalent funcional, compus
numai din pori NAND2 (= NAND cu 2 intrri) i inversoare:
(relaia 2.3Y)
f ( a, b, c ) = ab + ac + bc = ab ac bc = ab ac bc .
Funcia logic f(a, b, c), definit cu oricare dintre relaiile 2.2, 2.3, 2.4
poate fi implementat i cu pori de transmisie. n afar de acestea sunt necesare
77
inversoare. Implementarea cu pori de transmisie este direct dac se

reprezint funcia printr-o diagram de decizie binar. Deoarece structura i
complexitatea diagramelor depind de ordinea de considerare a variabilelor,
rezult c nici implementarea cu pori de transmisie nu este unic. n fig.2.10
a,b sunt desenate diagramele funciei f corespunztoare ordonrilor a, b, c i
respectiv c, b, a, determinate pe baza uneia dintre relaiile 2.2, 2.3, 2.4.
Figura 2.10
Implementrile funciei f cu pori de transmisie corespunztoare diagramelor de
decizie binar de mai sus sunt reprezentate n fig.2.11a,b.
Figura 2.11
Asemnarea dintre diagramele de decizie binar din fig.2.10 i circuitele din
fig.2.11 este evident dac se rotesc diagramele cu 90 de grade n sens orar.
78
Complexitatea circuitelor din fig.2.11 este comparabil cu aceea a circuitelor

din fig.2.9b,c (n tehnologie CMOS) ns primele sunt mai rapide; justificarea
acestei afirmaii se poate face prin comparaii la nivel de tranzistor ntre poarta
de transmisie i o poart NOR sau NAND cu dou intrri (vezi cap.4).
Funcia f(a, b, c) poate fi implementat i mixt, cu pori de transmisie i
pori OR, AND, NOT. n fig.2.12 sunt reprezentate dou comprimri ale
diagramei de decizie binar din fig.2.10a, pe baza crora s-au construit
circuitele mixte din fig.2.13.
Figura 2.12
Figura 2.13
Din multitudinea de posibiliti de implementare a unei funcii logice se
caut circuitul care are complexitatea cea mai mic, fiind impus viteza de
operare sau numrul nivelelor de pori. Complexitatea unui circuit poate fi
79
asociat cu costul acestuia. n paragraful urmtor sunt prezentate dou metode

clasice de minimizare a complexitii circuitelor logice sau de optimizare a
acestora. Aceste metode stau la baza multor proceduri, mai performante, de
optimizare care sunt ncorporate n programele de sintez logic.
2.3 Minimizarea funciilor logice

Implementarea formelor canonice ale unei funcii logice nu este, n
general, economic; expresiile canonice pot fi simplificate. Fie g(a, b, c) o
funcie logic definit complet prin tabela de adevr:
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c g
0 1
1 1
0 0
1 0
0 1
1 1
0 0
1 1
Figura 2.14
c, a
b
c, a b
c,
Mintermenii corespunztori valorilor 1 ale funciei sunt a
b
c i a b c. Fiecare dintre acetia ia valoarea logic 1 numai pentru o singur
ab
combinaie de valori atribuit variabilelor a, b, c i anume 000, 001, 100, 101
i respectiv 111. Dac se consider c aceste combinaii reprezint numere
binare de 3 bii, n care a este cifra cea mai semnificativ (MSB - most
significant bit) iar c este cifra cea mai puin semnificativ (LSB - least
significant bit), atunci mintermenii funciei g pot fi precizai prin echivalenii
zecimali 0, 1, 4, 5 i respectiv 7. Forma canonic cu mintermeni trebuie s
conin toi mintermenii corespunztori valorilor 1 ale funciei g:
c + a b
c + ab
c + a b
c + abc
g(a, b, c) = a b
(2.5)
Atribuind variabilelor a, b, c o combinaie de 3 valori binare se va obine g =

0 sau g = 1. Ultimul caz corespunde aplicrii uneia dintre combinaiile de 3 bii
a crei echivalent zecimal este 0, 1, 4, 5 sau 7; aceasta nseamn c n relaia 2.5
un singur produs va cpta valoarea logic 1 iar celelalte 4 vor lua valoarea 0.
80
Relaia 2.5 poate fi reprezentat i sub forma:

g(a, b, c) = 3(0, 1, 4, 5, 7)
(2.6)
Expresia canonic din relaia 2.5 poate fi simplificat, utiliznd regulile de

calcul ale algebrei logice, n mai multe moduri:
g(a, b, c) =(a
b
c + a b
c) + a b
c + (a b
c + a b c) = a b
+ ab
c + a c
(2.7)
g(a, b, c) =(a
b
c + a b
c) + (a b
c + a b
c) + a b c = a b
+ ab
+ abc
(2.8)
g(a, b, c) =((a
b
c + a b
c) + (a b
c + a b
c)) + (a b
c + a b c) =
= (a
b
+ ab
) + ac = b + ac = b ac
(2.9)
Simplificrile au fost obinute prin grupri de cte 2 sau de cte 4 mintermeni.

Prin gruparea a 2 mintermeni care se deosebesc printr-o singur variabil x, n
sensul c unul conine variabila x iar cellalt complementul acesteia x, se obine
un produs din care lipsete x. Produsul obinut prin aceast simplificare i
reprezint pe ambii mintermeni care au fost grupai i va cpta valoarea 1
pentru dou combinaii de valori atribuite variabilelor funciei; de exemplu,
produsul ac din relaia 2.7 i reprezint pe mintermenii ab
c i abc iar ac = 1
dac abc = 101 sau abc = 111.
Aceast tehnic de simplificare poate fi extins la grupri de cte 2k mintermeni
care au proprietatea c pentru fiecare mintermen mj din grupare exist k
mintermeni n grupare care se deosebesc de mj printr-o singur variabil.
Rezultatul gruprii este un produs din care lipsesc toate cele k variabile prin
care se deosebesc cei 2k mintermeni; cu alte cuvinte, rezultatul va conine numai
partea comun a mintermenilor care au fost grupai i va cpta valoarea 1
pentru 2k combinaii de valori atribuite variabilelor funciei. De exemplu, n
c, a b
c, a b
c, a b
c i are
relaia 2.9, b
este rezultatul gruprii mintermenilor a
b
valoarea 1 pentru fiecare dintre combinaiile 000, 001, 100, 101 atribuite
variabilelor a, b, c.
Expresiile din relaiile 2.7 i 2.8 nu au complexiti sau costuri minime; ele mai
pot fi simplificate. Costul minim al funciei g este 4 i corespunde expresiei din
relaia 2.9. Sunt necesare dou pori NAND2 pentru implementarea funciei.
ntr-o manier asemntoare cu cea prezentat mai sus se poate simplifica
i forma canonic cu maxtermeni. Maxtermenii corespunztori valorilor 0 ale
funciei g sunt a + b + c, a + b + c i a
+ b + c. Fiecare dintre acetia ia
valoarea logic 0 numai pentru o singur combinaie de valori atribuit
variabilelor a, b, c i anume 010, 011 i respectiv 110. Forma canonic cu
maxtermeni este reprezentat de expresia logic din relaia 2.10. Maxtermenii
pot fi precizai i cu ajutorul echivalenilor zecimali ai numerelor binare 010,
011 i 110 (relaia 2.11).
g(a, b, c) = (a + b + c)(a + b + c )(a + b + c)

g(a, b, c) = J(2, 3, 6)
81
(2.10)
(2.11)
Prin gruparea a 2 maxtermeni care se deosebesc printr-o singur variabil x, n

sensul c unul conine variabila x iar cellalt complementul acesteia x, se obine
o sum logic din care lipsete x i care i reprezint pe ambii maxtermeni.
Aceast tehnic de simplificare poate fi extins la grupri de cte 2k maxtermeni
care au proprietatea c pentru fiecare maxtermen Mj din grupare exist k
maxtermeni n grupare care se deosebesc de Mj printr-o singur variabil.
Rezultatul gruprii este o sum logic din care lipsesc toate cele k variabile prin
care se deosebesc cei 2k maxtermeni; cu alte cuvinte, rezultatul va conine
numai partea comun a maxtermenilor care au fost grupai i va cpta valoarea
0 pentru 2k combinaii de valori atribuite variabilelor funciei.
Expresia canonic cu maxtermeni a funciei g poate fi simplificat astfel:
g(a, b, c) = (a + b + c)(a + b + c )(a + b + c) =
= ((a + b + c)(a + b + c ))((a + b + c)(a + b + c)) = (a + b)(b + c) =
= a(b
+ c) + b(b + c) = a(b
+ c) + b = ab
+ ac + b = ac + b = b ac .
n paragrafele 2.3.1 i 2.3.2 sunt prezentate dou metode de minimizare
bazate pe grupri de mintermeni sau de maxtermeni.
2.3.1 Metoda de minimizare Karnaugh

Identificarea rapid a mintermenilor sau a maxtermenilor care pot fi
grupai, pentru a obine o expresie simplificat sau una cu cost minim pentru o
funcie dat, se poate realiza printr-o reprezentare convenabil a tabelelor de
adevr.
Fie o funcie logic f(a, b, c, d, e). Dup cum s-a prezentat n cap.1, tabela
de adevr a funciei f conine 6 coloane; primele 5 conin valorile atribuite
variabilelor iar a 6-a conine valorile funciei. Cele 32 de combinaii de 5 bii,
privite ca numere binare cu a = MSB i e = LSB, sunt aranjate n ordine
cresctoare. ntr-o astfel de tabel combinaiile de 5 bii care sunt diferite ntre
ele prin valoarea unui singur bit sunt mprtiate. Mai avantajoas este
ordonarea combinaiilor de 5 bii n codul binar reflectat. Mai mult, prin
mprirea variabilelor n dou grupuri de dimensiuni egale sau aproximativ
egale, tabela poate fi reprezentat bidimensional sub form de ptrat sau de
dreptunghi; valorile atribuite variabilelor din fiecare grup se ordoneaz n codul
binar reflectat. ntr-o astfel de tabel identificarea combinaiilor de 5 bii
diferite ntre ele prin valoarea unui singur bit se face cu ajutorul simetriilor
82
generate pe orizontal i pe vertical de oglinzile codului binar reflectat. Tabela

funciei f poate fi reprezentat astfel:
Figura 2.15
Valorile atribuite variabilelor ab formeaz liniile tabelei iar valorile atribuite
variabilelor cde formeaz coloanele tabelei. Valorile funciei vor fi plasate n
celulele aflate la interseciile dintre linii i coloane. Fiecare celul corespunde
unei singure combinaii de 5 bii. n figura 2.15 sunt haurate celulele
corespunztoare combinaiilor care sunt diferite de abcde = 00001 prin valoarea
unui singur bit.
Minimizarea unei funcii reprezentat printr-o tabel, organizat dup
modelul celei din fig.2.15, este echivalent cu o problem de acoperire.
n cazul unei funcii complet definite trebuie acoperite fie toate zerourile, fie
toate unitile din tabel printr-un numr minim de grupri; aceste grupri
trebuie s aib dimensiuni 2k maxime. Zerourile corespund maxtermenilor iar
unitile corespund mintermenilor. Acelai zerou (unitate) poate s fac parte
simultan din mai multe grupri n baza idempotenei (x + x = x, xx = x).
n figura de mai jos este prezentat minimizarea funciei g definit prin tabela
din fig.2.14.
Figura 2.16
83
n tabela din fig.2.16a sunt acoperite unitile, adic sunt grupai mintermenii,
iar n tabela din fig.2.16b sunt acoperite zerourile, adic sunt grupai
maxtermenii. Expresiile obinute pentru funcia g sunt:
G1 G2
(a) g = b + ac
G1
G2
(b) g = (a + b)(b + c)
(2.12)
Implementrile acestor expresii au costurile (complexitile) 5, respectiv 7 i

sunt reprezentate n fig.2.17.
Figura 2.17
Costurile acestor dou implementri sunt minime pentru formele de exprimare
sum de produse i respectiv produs de sume. Ambele expresii din relaia 2.12
pot fi reduse la forma b ac ; costul implementrii acestei expresii este 4.
Un alt exemplu de minimizare a unei funcii complet definite este ilustrat
n fig.2.18; sunt acoperite zerourile funciei f(a, b, c, d, e). Se poate verifica
faptul c n gruparea G1 pentru fiecare maxtermen (reprezentat de un zerou)
exist 3 maxtermeni n G1 care se deosebesc de acesta prin valoarea unei
Figura 2.18
84
singure variabile. De asemenea, n gruparea G2(G3) pentru fiecare maxtermen

exist 2 maxtermeni n G2(G3) care se deosebesc de acesta prin valoarea unei
singure variabile. Expresia minimizat a funciei f, sub forma produs de sume
este:
G1
G2
G3
G4
G5
f = (b + d)(c + d + e)(a
+ b + e)(a
+ b + c + d)(a + b + d + e )
(2.13)
Costul implementrii acestei expresii logice este 28, dac se accept ca numrul
maxim de intrri ntr-o poart elementar s fie 4; circuitul are 4 nivele de pori
i este reprezentat n figura 2.19.
Fig.2.19 Implementarea funciei definit de relaia 2.13

Metoda de minimizare Karnaugh poate fi aplicat i funciilor complet
definite reprezentate prin tabele comprimate. O comprimare a tabelei de adevr
din fig.2.18, obinut prin atribuirea de valori n mod explicit numai variabilelor
a, b, c i d, este reprezentat n fig.2.21a. Comprimarea se realizeaz pe fiecare
linie, prin compararea valorilor variabilei e cu valorile funciei f din perechile
de coloane corespunztoare fiecrei combinaii de valori atribuite variabilelor
c i d. Sunt posibile 4 cazuri: f = 0, f = 1, f = e sau f = e. Ca exemplu, n
85
fig.2.20 se arat cum se face comprimarea liniei ab = 01.
Fig.2.20 Comprimarea liniei ab = 01 din tabela din fig.2.18
Figura 2.21
Minimizarea funciei f este reprezentat n fig.2.21b; s-au acoperit zerourile i
variabila e. Gruprile G2 i G3 sunt condiionate de e = 0 iar gruparea G5 este
condiionat de e = 1. Problema de acoperire echivalent cu minimizarea
funciei f reprezentat n fig.2.21 se formuleaz astfel:
- se acoper toate zerourile din tabel printr-un numr minim de grupri, fiecare
dintre acestea avnd dimensiune maxim (G1 i G4);
- se acoper variabila e printr-un numr minim de grupri cu dimensiuni
maxime (G2, G3 i G5).
Observaii: 1) Prin acoperirea variabilei e se nelege i acoperirea
complementului acesteia e;
2) e i e nu pot s fac parte din aceeai grupare deoarece nu pot s aib
simultan valoarea 0;
3) n gruprile care acoper variabila e pot fi incluse, pe baza proprietii de
86
idempoten, zerouri acoperite anterior pentru a obine dimensiuni maxime;

4) Minimizarea funciei f reprezentat n fig.2.21 se poate face prin acoperirea
unitilor i variabilei e.
Sumele logice care rezult din gruprile G1 G5 sunt b + d (G1), c + d + e
(G2), a + b + e (G3), a
+ b + c + d (G4) i a + b + d + e (G5); se obine o
expresie minimizat a funciei f, sub forma produs de sume, identic cu aceea
din relaia 2.13.
Minimizarea funciei f prin acoperirea unitilor i variabilei e din tabela din
fig.2.21a este reprezentat n fig.2.22.
Figura 2.22
Gruprile G1, G2 i G3 acoper unitile din tabela de mai sus. Variabila e este
acoperit de gruprile G4, G5 i G6; aceste grupri sunt condiionate de e = 1
(G4, G5) i de e = 0 (G6). Gruparea G3 nu este necesar deoarece este
acoperit fie de G5, cnd e = 1, fie de G6 cnd e = 0. Se spune c gruparea G3
este redundant. Expresia minimizat sum de produse a funciei f este:
G6
G1
G2 G4 G5
+ bd
e + bde + ade
f = abcd + bc d
(2.14)
Se poate demonstra i analitic, cu ajutorul regulilor de calcul ale algebrei logice,

c G3 este o grupare redundant. Adugnd n relaia 2.14 produsul rezultat din
G3, se obine:
+ bd
e + bde + ade) + a b
d =
f = (abcd + bc d
+ bd
e) +(a + a)bde + a(b + b)de + a b
d =
= (abcd + bc d
= (abcd + bc d
+ bd
e) + ab
de + a b
de + abde + a b
de + a b
d =
= (abcd + bc d
+ bd
e) + ab
de + abde + a b
d(e + e + 1) =
= (abcd + bc d
+ bd
e) + ab
de + abde + a b
d(e + e) =
= abcd + bc d
+ bd
e + bde + ade.
87
O demonstraie analitic mai elegant const n calculul urmtor:

+ bd
e + bde + ade) + a b
d,
f = (abcd + bc d
G5 G6 G3
f/a = 0, b = 0, d = 1 = (0 + 0 + 0 + e + e) + 1 = (e + e) + 1,
din care rezult c G5 i G6 acoper gruparea G3, adic orice combinaie de
d = 1 va
valori logice atribuite variabilelor a, b, c, d, e care determin a
b
determina i b
de + ade = 1. Ca urmare, gruparea G3 este redundant.
n fig.2.23 se aplic metoda de minimizare Karnaugh pentru o funcie
logic complet definit g, reprezentat printr-o tabel comprimat n care apar
ca valori ale funciei dou variabile, v i w.
Fig.2.23 Minimizarea unei funcii cu dou variabile n tabel

Problema de acoperire echivalent cu minimizarea funciei definit n figura de
mai sus se formuleaz astfel:
- se acoper toate unitile (zerourile) din tabel printr-un numr minim de
grupri cu dimensiuni maxime;
- se acoper separat variabilele v i w printr-un numr minim de grupri cu
dimensiuni maxime, n care pot fi incluse uniti (zerouri) acoperite anterior.
Observaie: Variabilele v i w nu pot s fac parte din aceeai grupare deoarece
sunt independente; prin variabila x se va nelege i complementul acesteia,
x.
n tabela din fig.2.23a, v i w
pot fi acoperite fiecare n cte dou moduri, prin
grupri cu dimensiunea 2 n care se include o unitate din aceeai coloan cu
variabila. Din acest motiv se pot scrie 4 expresii sum de produse, cu acelai
cost, pentru funcia g. n conformitate cu gruprile fcute, se obine expresia:
88
G1
G2
G3
G4
G5
G6
G7
G8
g = abd + a b
d + a b
cv + ab
cd
v + acdv + abcw + abc d
w + bcdw
(2.15)
n tabela din fig.2.23b, acoperirea zerourilor i variabilelor are soluie unic iar
expresia produs de sume a funciei g este:
G1
G2
G3
G4
G5
G6
G7
g = (a+c+d)(a
+b+d
)(a+c+d)(b+d+v)(a+b+c+v)(b+d+w)(a+b
+c+d
+w
)
(2.16)
Metoda de minimizare Karnaugh se poate generaliza i aplica oricrei
funcii complet definite printr-o tabel n care valorile sunt 0, 1, variabile sau
expresii logice.
n cazul funciilor incomplet definite, valorile indiferente reprezint un
potenial de reducere a complexitii expresiilor logice minimizate sum de
produse sau produs de sume. Includerea convenabil a valorilor indiferente
n gruprile prin care se acoper att unitile sau zerourile ct i variabilele sau
expresiile din tabelele de reprezentare a funciilor, determin creterea
dimensiunilor gruprilor i prin aceasta se simplific produsele sau sumele
logice corespunztoare acestora. Exemplele urmtoare ilustreaz modul de
aplicare a metodei de minimizare Karnaugh pentru funcii incomplet definite.
n fig.2.24 este prezentat minimizarea unei funcii logice h(a, b, c, d, e),
ale crei valori sunt 0, 1 i t (valoare indiferent), prin acoperirea unitilor i
prin acoperirea zerourilor.
Figura 2.24
Funcia h de mai sus poate fi reprezentat simbolic i sub formele:
h = 3(2,3,4,5,10,11,13,19,20,21,29) + 3*(0,9,12,14,18,22,26,28),
h = J(1,6,7,8,15,16,17,23,24,25,27,30,31)J*(0,9,12,14,18,22,26,28),
89
n care se specific, prin echivalenii zecimali, poziiile unitilor i valorilor

indiferente din tabel, respectiv poziiile zerourilor i valorilor indiferente.
n fig.2.24a este ilustrat minimizarea prin acoperirea unitilor; soluia este
unic. Trei valori indiferente sunt incluse n gruprile de acoperire a unitilor
i prin aceasta au cptat valoarea 1; celelalte valori indiferente din tabel sunt
fixate la valoarea 0. Expresia minimizat sum de produse este:
G1 G2
G3
h = cd
+ a cd + b cd
(2.17)
Costul (complexitatea) acestei expresii este 15 ntr-o structur n care porile

elementare au maxim 3 intrri. Modul n care au fost utilizate valorile
indiferente a determinat ca funcia h s nu mai depind de variabila e. Cu
ajutorul relaiei 2.17 se poate arta c valorile indiferente din tabel sunt fixate
fie la 0, fie la 1. De exemplu, h(0,0,0,0,0) = h(1,0,0,1,0) = t ns din relaia
2.17 rezult:
h(0,0,0,0,0) = 0 + 0 + 0 = 0; h(1,0,0,1,0) = 0 + 0 + 1 = 1.
n tabela din fig.2.24b sunt acoperite zerourile funciei h. Sunt dou soluii
optime de acoperire care se deosebesc ntre ele prin G3; zeroul cu echivalentul
zecimal 27 poate fi acoperit n alt mod, i anume, poate fi grupat cu celelalte 3
elemente de pe aceeai linie cu el. Expresia minimizat produs de sume, n
conformitate cu gruprile din fig.2.24b, este:
G1
G2
G3
h = (c + d)(c + d)(a + b + d)
(2.18)
Nici aceast expresie nu depinde de variabila e i are costul 14 ntr-o structur

n care porile elementare au maxim 3 intrri. Valorile indiferente incluse n
gruprile G1, G2, G3 sunt fixate la 0 iar celelalte sunt fixate la valoarea 1. De
exemplu, h(0,1,0,0,1) = h(1,1,1,0,0) = t ns din relaia 2.18 rezult:
h(0,1,0,0,1) = 011 = 0; h(1,1,1,0,0) = 111 = 1.
Implementrile funciei h pe baza relaiilor 2.17 i 2.18 sunt circuite cu 3 nivele
de pori, timpul total de propagare al acestora fiind Tp = 3tp. Expresiile din
relaiile 2.17 i 2.18 mai pot fi simplificate:
(rel.2.17 Y) h = cd
+ a cd + b cd = cd + cd ( a + b ) = c + d + ab c d (2.19)
(rel.2.18 Y) h = (c + d)(c + d)(a + b + d) = (c + d) cd abd
(2.20)
Ambele expresii obinute au costul egal cu 10. Circuitele corespunztoare

relaiilor 2.19 i 2.20 au 3 i respectiv 2 nivele de pori i sunt reprezentate n
fig.2.25a i respectiv b. n general, expresiile minimizate de forma produs de
90
sume sau sum de produse mai pot fi simplificate ns aceasta conduce la

creterea numrului nivelelor de pori din structurile circuitelor, adic la
micorarea vitezei de operare.
Figura 2.25
n fig.2.26 este prezentat minimizarea unei funcii logice Q(a,b,c,d,e,f)
ale crei valori sunt 0, 1, t i variabilele e, f.
Figura 2.26
n tabela din fig.2.26a sunt acoperite unitile cu gruprile G1 i G2, variabla
e este acoperit cu G3 i G4 iar variabila f este acoperit cu G5 i G6; soluia
problemei de acoperire este unic. Dou valori indiferente au fost incluse n
gruprile fcute: una face parte din G3, G4, G6 i este fixat la 1, deoarece
numai aceast valoare poate fi grupat i cu e i cu e, iar cealalt face parte din
G5 i capt valoarea f. Valoarea indiferent care nu este inclus n nici o
grupare este fixat la 0. Aceste afirmaii pot fi demonstrate cu ajutorul expresiei
minimizate sum de produse a funciei Q:
91
G1
G2
G3
G4
G5 G6
Q = abd + b c d
+ ab
e + b c e + bdf + ac f
Q(1,0,0,1,e,f) = 0 + 0
Q(0,1,1,1,e,f) = 0 + 0
Q(0,0,1,0,e,f) = 0 + 0
(2.21)
+ e +
e + 0 + f = 1,
+ 0 + 0 + f + 0 = f,
+ 0 + 0 + 0 + 0 = 0.
n tabela din fig.2.26b numai gruparea G1 acoper strict zerouri. Zeroul din
prima linie este acoperit fie de G2, cnd e = 0, fie de G3 cnd e = 1; zeroul din
prima coloan este acoperit fie de G4, cnd f = 0, fie de G5 cnd f = 1. Valorile
indiferente incluse n G2 i G4 au valorile e i respectiv f iar valoarea
indiferent care nu este inclus n nici o grupare este fixat la 1. Aceste
afirmaii pot fi demonstrate cu ajutorul expresiei minimizate produs de sume
a funciei Q:
G1
G2
G3
G4
G5
Q = (b
+c+d)(b+c+e)(a+b+d+e)(a+b+f)(b
+d+f)
Q(0,0,1,0,e,f) =
Q(0,1,1,1,e,f) =
Q(1,0,0,1,e,f) =
1
1
1
e
1
1
1
1
1
1
f
1
1
1
1
(2.22)
= e,
= f,
= 1.
Acoperirea efectuat n tabela din fig.2.26b este optim i unic; variabila e

poate fi acoperit i n alt mod, prin gruparea ei cu valoarea indiferent din
coloana a 2-a, ns n acest caz zeroul din prima linie nu ar mai fi acoperit i
deci ar fi necesar nc o grupare pentru acoperirea acestuia.
Metoda de minimizare Karnaugh se aplic mai greu n cazul tabelelor cu
dimensiuni mari. Datorit numrului mare de grupri care pot fi necesare ntr-o
astfel de tabel, nu se poate garanta soluia optim de acoperire; pe de o parte,
numrul variantelor de acoperire este mare iar pe de alt parte trebuie analizate
gruprile fcute anterior pentru a le elimina pe cele redundante.
2.3.2 Metoda de minimizare Quine-McCluskey
Fie g(a, b, c, d, e) o funcie logic definit complet fie prin specificarea
mintermenilor (valorilor 1), fie prin specificarea maxtermenilor(valorilor 0):
g = 3(0, 1, 3, 7, 8, 11, 12, 13, 20, 21, 22, 23, 27, 30)
(2.23)
sau
g = J(2, 4, 5, 6, 9, 10, 14, 15, 16, 17, 18, 19, 24, 25, 26, 28, 29, 31) (2.24)
Echivalenii binari abcde(2) ai numerele zecimale din aceste dou relaii
reprezint combinaiile de 5 bii care, fiind atribuite variabilelor, determin
92
valorile funciei g (1 n relaia 2.23 i 0 n relaia 2.24). Minimizarea funciei g

n forma sum de produse sau produs de sume se realizeaz prin acoperirea
optim a unitilor sau a zerourilor din tabela de adevr, operaie care este
echivalent cu gruparea optim a mintermenilor sau a maxtermenilor din
expresiile canonice ale funciei.
ntre numerele binare abcde(2) i mintermenii sau maxtermenii care se pot scrie
cu variabilele a, b, c, d, e exist o coresponden biunivoc; de exemplu, 10011
+ b + c + d + e .
corespunde mintermenului ab
cde i maxtermenului a
Identificarea mintermenilor sau a maxtermenilor care pot fi inclui n aceeai
cd
e pot fi
grupare se face prin comparaii. Astfel, mintermenii ab
cd
e i ab
grupai deoarece se deosebesc numai prin variabila e; rezultatul acestei grupri
este partea comun a mintermenilor, adic produsul logic ab
cd. Un rezultat
echivalent cu acesta se poate obine prin gruparea numerelor binare 10100 i
10101; aceste numere se deosebesc printr-un singur bit, cel mai puin
semnificativ, iar rezultatul gruprii lor se consider partea comun 1010-.
Caracterul -, utilizat n locul bitului prin care se deosebesc numerele, este
necesar pentru pstrarea corespondenei cu produsele sau sumele logice i
indicarea variabilei eliminate (e n acest caz).
Dac dou numere binare a1b1c1d1e1 i a2b2c2d2e2 se deosebesc printr-un singur
bit, atunci:
a1 + b1 + c1 + d1 + e1 = a2 + b2 + c2 + d2 + e2 1
=
S2
1
S1
(2.25)
Operaia + din aceast relaie este adunarea n baza 10. Condiia 2.25 este
uor de verificat i permite reducerea numrului de comparaii care trebuie
efectuate nainte de realizarea gruprilor. Numerele abcde(2), corespunztoare
mintermenilor i respectiv maxtermenilor specificai n relaiile 2.23 i 2.24,
sunt ordonate n tabelele din fig.2.27a,b pe intervale, n ordine cresctoare a
sumei cifrelor S (S = a + b + c + d + e). Din aceste tabele se determin toate
gruprile posibile, prin comparaii numai ntre numerele situate n intervale
consecutive; sunt inutile, de exemplu, comparaiile dintre numerele binare care
au suma cifrelor 1 i respectiv 4. Toate gruprile de cte 2 numere binare i
rezultatele acestora sunt prezentate n tabelele din fig.2.28a,b.
Observaii:
1) G(3, 11) reprezint gruparea (00011, 01011) iar rezultatul acestei grupri
este 0-011; cifra din rangul 3 prin care se deosebesc numerele grupate i care
este nlocuit cu caracterul - este indicat n mod indirect i de diferena
= 11 - 3 = 8 = 23.
k
Condiia = 2 este necesar; prin calcularea diferenei se mai pot elimina
operaii de comparare. De exemplu, numerele 8 i 3 (fig.2.27a) fac parte din
intervale consecutive, S = 1 i respectiv S = 2, ns = 8 - 3 = 5 nu este o
putere a lui 2.
93
g = 3(mintermeni)
zecimal S abcde
0 00000
0
1 00001
1
1 01000
8
2 00011
3
2 01100
12
2 10100
20
3 00111
7
3 01011
11
3 01101
13
3 10101
21
3 10110
22
4 10111
23
4 11011
27
4 11110
30
g = J(maxtermeni)
zecimal S abcde
2
1 00010
4
1 00100
16
1 10000
5
2 00101
6
2 00110
9
2 01001
10
2 01010
17
2 10001
18
2 10010
24
2 11000
14
3 01110
19
3 10011
25
3 11001
26
3 11010
28
3 11100
15
4 01111
29
4 11101
31
5 11111
(a)
(b)
Figura 2.27
nseamn c 8 i 3 nu pot face parte din aceeai grupare; aceast decizie se ia

fr a se compara bit cu bit numerele 01000 i 00011.
Dac pentru dou numere din intervale consecutive rezult = 2k atunci aceste
numere urmeaz s fie comparate bit cu bit. De exemplu, numerele 18 i 14
(fig.2.27b) fac parte din intervale consecutive, S = 2 i respectiv S = 3, iar =
18 - 14 = 4 = 22; condiiile necesare (S, ) sunt ndeplinite ns 18 i 14 nu pot
face parte din aceeai grupare, decizie care se ia dup compararea numerelor
binare 10010 i 01110.
2) Gruprile efectuate i prezentate n tabelele din fig.2.28 sunt ordonate tot pe
intervale, dup suma cifrelor rmase.
3) Toate numerele din tabelele din fig.2.27 sunt incluse cel puin ntr-o grupare
n tabelele din fig.2.28; aceasta nu este ns o situaie obligatorie. n cazul altor
funcii este posibil ca anumite numere s nu se poat grupa, adic mintermenii
94
sau maxtermenii corespunztori acestor numere nu se pot grupa i vor face parte
din expresiile minimizate sum de produse, respectiv produs de sume ale
funciilor.
g = J(maxtermeni)
grupare
S abcde
G(2, 6)
4 1 00-10
G(2, 10)
8 1 0-010
G(2, 18) 16 1 -0010
G(4, 5)
1 1 0010G(4, 6)
2 1 001-0
G(16, 17) 1 1 1000G(16, 18) 2 1 100-0
G(16, 24) 8 1 1-000
G(6, 14)
8 2 0-110
G(9, 25) 16 2 -1001
G(10, 14) 4 2 01-10
G(10, 26) 16 2 -1010
G(17, 19) 2 2 100-1
G(17, 25) 8 2 1-001
G(18, 19) 1 2 1001G(18, 26) 8 2 1-010
G(24, 25) 1 2 1100G(24, 26) 2 2 110-0
G(24, 28) 4 2 11-00
G(14, 15) 1 3 0111G(25, 29) 4 3 11-01
G(28, 29) 1 3 1110G(15, 31) 16 4 -1111
G(29, 31) 2 4 111-1
g = 3(mintermeni)
grupare
S abcde
G(0, 1)
1 0 0000G(0, 8)
8 0 0-000
G(1, 3)
2 1 000-1
G(8, 12)
4 1 01-00
G(3, 7)
4 2 00-11
G(3, 11)
8 2 0-011
G(12, 13) 1 2 0110G(20, 21) 1 2 1010G(20, 22) 2 2 101-0
G(7, 23) 16 3 -0111
G(11, 27) 16 3 -1011
G(21, 23) 2 3 101-1
G(22, 23) 1 3 1011G(22, 30) 8 3 1-110
(a)
(b)
Figura 2.28
Gruprile din tabelele de mai sus au dimensiunea 2. Unele grupri mai pot fi la
rndul lor grupate. De exemplu, rezultatele gruprilor G(20, 21) i G(22, 23)
95
din fig.2.28a, 1010- i respectiv 1011-, se deosebesc printr-un singur bit; n

baza aceleiai reguli de grupare, G(20, 21) i G(22, 23) pot forma o grupare cu
dimensiunea 4 notat G(20, 21, 22, 23). Rezultatul acestei grupri este partea
comun a gruprilor componente, adic 101- -. Corespondena dintre aceste
grupri i produsele logice este urmtoarea:
( G(20, 21), G(22, 23) ) = G(20, 21, 22, 23)
abcd
+ ab
cd =
ab
c
n etapa de grupare urmtoare, condiiile necesare (S, ) sunt din nou utilizate
pentru reducerea numrului de comparaii. Astfel, sunt utile numai comparaiile
dintre gruprile care au aceeai valoare i sunt situate n intervale consecutive
n tabela cu gruprile curente. Noua tabel a gruprilor conine gruprile mai
vechi, care nu mai pot fi la rndul lor grupate, precum i gruprile noi, a cror
dimensiune s-a dublat dup fiecare etap de grupare. Gruprile sunt ordonate
n continuare pe intervale, dup suma cifrelor rmase. Diferena va avea o
coordonat n plus pentru noile grupri, prin care se indic noua cifr eliminat;
de exemplu, G(20, 21) i G(22, 23) au = 1 iar G(20, 21, 22, 23) are = (2,1).
Toate coordonatele diferenei sunt puteri ale lui 2.
Rezultatele gruprilor efectuate n tabela din fig.2.28a sunt prezentate n
tabela din fig.2.29.
g = 3(mintermeni)
grupare
S
G(0, 1)
1
0
G(0, 8)
8
0
G(1, 3)
2
1
G(8, 12)
4
1
G(3, 7)
4
2
G(3, 11)
8
2
G(12, 13)
1
2
G(20, 21, 22, 23)
(2, 1)
2
G(7, 23)
16
3
G(11, 27)
16
3
G(22, 30)
8
3
abcde
00000-000
000-1
01-00
00-11
0-011
0110101- -0111
-1011
1-110
Figura 2.29
Gruparea G(20, 21, 22, 23) a fost obinut n dou moduri:
G(20, 21, 22, 23) = ( G(20, 21), G(22, 23) ) = ( G(20, 22), G(21, 23) ).
96
Gruprile care sunt incluse n aceast grupare cu dimensiunea 4 nu mai sunt

necesare i au fost excluse din tabela din fig.2.29. Gruprile din aceast tabel
nu mai pot fi la rndul lor grupate.
Rezultatele gruprilor efectuate n tabela din fig.2.28b sunt prezentate n
tabela din fig.2.30. Alte grupri n afar de acestea nu mai sunt posibile.
g = J(maxtermeni)
grupare
S
G(2, 6, 10, 14)
(8, 4) 1
G(2, 10, 18, 26)
(16, 8) 1
G(4, 5)
1
1
G(4, 6)
2
1
G(16, 17, 18, 19)
(2, 1) 1
G(16, 17, 24, 25)
(8, 1) 1
G(16, 18, 24, 26)
(8, 2) 1
G(9, 25)
16
2
G(24, 25, 28, 29)
(4, 1) 2
G(14, 15)
1
3
G(15, 31)
16
4
G(29, 31)
2
4
abcde
0- -10
- -010
0010001-0
100- 1-001-0-0
-1001
11-00111-1111
111-1
Figura 2.30
Gruprile marcate (bold) n tabelele din fig.2.29 i 2.30 nu sunt necesare i pot
fi eliminate deoarece toate numerele zecimale care fac parte din aceste grupri
se regsesc cel puin ntr-o alt grupare nemarcat, care va fi luat n
considerare. De exemplu, n tabela de mai sus gruparea marcat G(2, 10, 18, 26)
este acoperit de gruprile nemarcate G(2, 6, 10, 14) i G(16, 18, 24, 26).
Expresiile logice cu complexiti minime sum de produse i produs de
sume se pot scrie n mod direct pe baza gruprilor nemarcate din tabelele din
fig.2.29 i respectiv 2.30:
g = a b
c d
+ a c d
e + a b
d e + a b c d
+ ab
c + b c d e + a c d e
(2.26)
g = (a+d
+e)(a+b+c+d)(a+b+c)(a
+c+e)(b
+c+d+e)(a+b
+d)(b
+c+d
+e)
(2.27)
Costurile acestor expresii mai pot fi reduse, ns n dauna vitezei de operare
(compromisul arie-vitez). Fcnd abstracie de limitarea numrului de intrri
97
ntr-o poart logic elementar, implementarea expresiei 2.26 reprezint un

circuit cu 3 nivele de pori i costul 39. Expresia 2.26 poate fi prelucrat astfel:
g = a b
c d
+ a c d
e + a b
d e + a b c d
+ ab
c + b c d e + a c d e =
c d
+ a c d
e + a b c d
) + (a b
d e + b c d e) + (a b
c + a c d e) =
= (a
b
(b c + c e + b c) + de(a
b
+ b c) + ac(b
+ d e) =
= a d
= a + d ( c + be + bc) + de ( a + b + bc) + ac b(d + e)
(2.28)
Implementarea expresiei 2.28 produce un circuit cu 5 nivele de pori i costul

33. Circuitul este compus numai din pori logice elementare i este reprezentat
n fig.2.31.
Fig.2.31 Implementarea expresiei 2.28

Exemplul urmtor ilustreaz aplicarea metodei de minimizare QuineMcCluskey pentru o funcie logic incomplet definit f(a, b, c, d, e). ntruct nu
exist deosebiri ntre minimizrile celor dou forme canonice, se vor specifica
numai valorile 1 i t ale funciei:
f = 3(2,3,5,6,8,10,12,13,14,16,20,22,25,29) + 3*(9,18,23,24,27,28)
(2.29)
98
Ca i n cazul metodei de minimizare Karnaugh, valorile indiferente vor fi

utilizate pentru mrirea dimensiunilor gruprilor prin care se acoper valorile
1. Echivalenii binari ai numerelor zecimale din relaia 2.29 sunt ordonai pe
intervale, n ordine cresctoare a sumei cifrelor S = a + b + c + d + e, n tabela
din fig.2.32a; numerele zecimale marcate cu * corespund valorilor indiferente.
Gruprile cu dimensiunea 2 sunt prezentate n tabela din fig.2.32b.
f = 3(mintermeni)
zecimal S abcde
2
1 00010
8
1 01000
16
1 10000
3
2 00011
5
2 00101
6
2 00110
2 01001
9*
10
2 01010
12
2 01100
2 10010
18*
20
2 10100
2 11000
24*
13
3 01101
14
3 01110
22
3 10110
25
3 11001
3 11100
28*
4 10111
23*
4 11011
27*
29
4 11101
(a)
f = 3(mintermeni)
grupare
S abcde
G(2, 3)
1 1 0001G(2, 6)
4 1 00 -10
8 1 0 -010
G(2, 10)
16 1 - 0010
G(2, 18*)
1 1 0100 G(8, 9*)
G(8, 10)
2 1 010 -0
G(8, 12)
4 1 01 -00
16 1 - 1000
G(8, 24*)
G(16, 18*) 2 1 100- 0
G(16, 20)
4 1 10- 00
G(16, 24*) 8 1 1- 000
G(5, 13)
8 2 0- 101
8 2 0- 110
G(6, 14)
G(6, 22)
16 2 - 0110
4 2 01- 01
G(9*, 13)
16 2 - 1001
G(9*, 25)
G(10, 14)
4 2 01- 10
G(12, 13)
1 2 0110 G(12, 14)
2 2 011- 0
G(12, 28*) 16 2 - 1100
G(18*, 22) 4 2 10- 10
G(20, 22)
2 2 101- 0
G(20, 28*) 8 2 1- 100
G(24*, 25) 1 2 1100 G(24*, 28*) 4 2 11- 00
G(13, 29) 16 3 - 1101
G(22, 23*) 1 3 1011 G(25, 27*) 2 3 110- 1
G(25, 29)
4 3 11- 01
G(28*, 29) 1 3 1110 (b)
Figura 2.32
99
Gruprile cu dimensiunea 4 efectuate n a 2-a etap de grupare, n tabela din

fig.2.32b, sunt prezentate n tabela din fig.2.33; au fost eliminate numai
gruprile cu dimensiunea 2 care au format gruprile cu dimensiunea 4.
f = 3(mintermeni)
grupare
G(2, 3)
1
G(2, 6, 10, 14)
(8,4)
G(2, 6, 18*, 22)
(16,4)
G(8, 9*, 12, 13)
(4,1)
G(8, 9*, 24*, 25)
(16,1)
G(8, 10, 12, 14)
(4,2)
G(8, 12, 24*, 28*)
(16,4)
G(16, 18*, 20, 22)
(4,2)
G(16, 20, 24*, 28*)
(8,4)
G(5, 13)
8
G(9*, 13, 25, 29)
(16,4)
(16,1)
G(12, 13, 28*, 29)
G(24*, 25, 28*, 29)
(4,1)
G(22, 23*)
1
G(25, 27*)
2
S
1
1
1
1
1
1
1
1
1
2
2
2
2
3
3
abcde
00010 - -10
- 0 -10
01- 0 - 100 01- -0
- 1 -00
10- - 0
1- - 00
0- 101
- 1- 01
- 110 11- 0 1011 110- 1
Figura 2.33
Gruprile cu dimensiunea 8 efectuate n a 3-a etap de grupare, n tabela din
fig.2.33, sunt prezentate n tabela din fig.2.34; au fost eliminate numai gruprile
cu dimensiunea 4 care au format gruprile cu dimensiunea 8. Aceasta a fost
ultima etap de efectuare a gruprilor. Gruprile marcate (bold) pot fi eliminate
deoarece sunt acoperite de gruprile nemarcate. Se obine urmtoarea expresie
minimizat, n forma sum de produse, pentru funcia f:
f = ab cd + ade + bd + ab e + acde + ab cd + abce
(2.30)
Produsele logice din expresia de mai sus sunt scrise n ordinea gruprilor
nemarcate din tabela din fig.2.34, de la G(2, 3) la G(25, 27*).
n comparaie cu metoda de minimizare Karnaugh, metoda QuineMcCluskey este mai puin intuitiv i necesit un efort de calcul manual mai
100
f = 3(mintermeni)
G(2, 3)
1
G(2, 6, 10, 14)
(8,4)
G(2, 6, 18*, 22)
(16,4)
G(8, 9*, 12, 13, 24*, 25, 28*, 29) (16,4,1)
G(8, 10, 12, 14)
(4,2)
G(16, 18*, 20, 22)
(4,2)
G(16, 20, 24*, 28*)
(8,4)
G(5, 13)
8
G(22, 23*)
1
G(25, 27*)
2
grupare
S
1
1
1
1
1
1
1
2
3
3
abcde
00010 - -10
- 0 -10
- 1- 0 01- -0
10- - 0
1- - 00
0- 101
1011 110- 1
Figura 2.34
mare. Funciile definite prin tabele comprimate trebuie mai nti expandate,
adic trebuie precizate toate valorile 1 sau 0 i cele indiferente n mod explicit,
pentru a putea fi minimizate prin metoda Quine-McCluskey. Aceast metod
de minimizare este ns una algoritmic, ceea ce o face mai uor de automatizat
i de integrat n programele de sintez logic.
2.4 Minimizarea sistemelor de funcii

Prin implementarea unei expresii canonice 3(mintermeni) sau
J(maxtermeni) se obine, n general, un circuit logic cu 3 nivele de pori.
Structuri logice cu 3 nivele de pori se obin i prin implementarea expresiilor
minimizate sum de produse sau produs de sume, dar cu un consum de arie
mai mic. Se poate spune c viteza maxim de operare care se poate obine
pentru un circuit combinaional este 1/3tp, n ipoteza c timpul de propagare
prin orice poart a circuitului are valoarea tp. n cazul circuitelor care au un
numr relativ mare de intrri nu se poate obine, de obicei, viteza de operare
1/3tp deoarece nu toate produsele sau sumele logice care apar n expresiile
minimizate pot fi implementate direct cu pori elementare.
ntre viteza de operare a unui circuit i aria ocupat de acesta pe chip se pot face
compromisuri: se poate reduce aria ocupat dac se accept nivele
suplimentare de pori n structur, adic se accept micorarea vitezei de
operare, i se poate crete viteza de operare dac se accept un consum de arie
mai mare. Exemplul urmtor ilustreaz un astfel de compromis.
101
Fie Q(a,b,c,d,e,f,g) o funcie logic reprezentat analitic prin expresia logic:

Q = ab + ac(d + ef + eg)
(2.31)
Aceast expresie este echivalent cu expresiile din relaiile 2.32 i 2.33.

Q = ab + acd + acef + aceg
(2.32)
Q = a(b + c(d + e(f +g)))
(2.33)
Implementrile funciei Q corespunztoare acestor trei relaii sunt reprezentate

n fig.2.35a, b i respectiv c.
Figura 2.35
102
Circuitul din fig.2.35a are 4 nivele de pori i costul 14. O cretere a vitezei de
operare, prin micorarea numrului nivelelor de pori la 2, se obine n cazul
circuitului din fig.2.35b; aria ocupat este ns mai mare, costul acestui circuit
fiind 17. O reducere a suprafeei ocupate pe chip, n comparaie cu circuitul din
fig.2.35a, se obine n cazul circuitului din fig.2.35c al crui cost este 12; acest
circuit are ns 6 nivele de pori, deci o vitez de operare mai mic.
De obicei, n proiectarea unui circuit digital, viteza de operare are
ntietate fa de aria ocupat. Optimizarea la nivel global a unui circuit integrat
dup o anumit faz de sintez-analiz, n sensul reducerii ariei totale ocupate,
este posibil fr micorarea vitezei maxime de operare. Utilizat n anumite
poriuni ale circuitului, compromisul vitez-arie determin o reducere local de
arie i o micorare a vitezei de operare local; reducerea local de arie este
echivalent cu o reducere global de arie ns, reducerea n anumite limite a
vitezei de operare pentru unele blocuri din structura circuitului nu implic n
mod obligatoriu scderea vitezei globale de operare. Un exemplu este prezentat
cu ajutorul detaliilor structurale din fig.2.36.
Figura 2.36
Circuitul combinaional din figura de mai sus are n intrri i r ieiri i este
compus din 5 blocuri. Viteza maxim de operare a circuitului este determinat
de calea cea mai lung de la intrrile X pn la ieirile Z; lungimea unei ci
reprezint numrul de pori logice elementare din care este format acea cale.
Cile cu lungimea cea mai mare dintr-un circuit sunt numite ci critice din
punct de vedere al vitezei de operare. Dac nici o cale critic nu trece prin
blocul B4, atunci acest bloc poate fi optimizat pentru a ocupa o suprafa mai
mic. Prin aceast operaie cresc n lungime cile de la X la Z care trec prin B4;
att timp ct lungimile acestor ci nu depesc valoarea critic, viteza global
de operare a circuitului nu este afectat de optimizarea blocului B4.
103
Un circuit sau un bloc din structura unui circuit, implementeaz de obicei

mai multe funcii logice; fiecrei ieiri i corespunde o funcie. n etapa de
modelare a circuitului (blocului), aceste funcii sunt privite ca un sistem n mod
implicit, prin tehnicile de codificare utilizate. n paragraful anterior au fost
prezentate metode de minimizare individual a funciilor logice i nu de
minimizare colectiv. Minimizarea unui sistem de funcii nu este echivalent,
n general, cu minimizarea independent a fiecrei funcii n parte; prin
minimizarea unui sistem de funcii se poate obine un cost total mai mic dect
suma costurilor funciilor minimizate separat. Principiul de minimizare a
sistemelor de funcii este sugerat n fig.2.37.
Fig.2.37 Principiul de minimizare a sistemelor de funcii

Funciile v(X) i w(X) minimizate individual au costurile Cv i respectiv Cw.
Circuitul din fig.2.37a conine dou subcircuite disjuncte care realizeaz
funciile logice v i respectiv w i are costul total C = Cv + Cw. Dac n
expresiile minimizate ale celor dou funcii exist sume, produse sau
subexpresii logice identice, atunci subcircuitele care implementeaz aceste
subexpresii pot fi utilizate o singur dat la nivelul ntregului circuit, dup cum
se arat n fig.2.37b. Costul total al circuitului n acest caz este C = Cv + Cw Cvw; cu Cvw s-a notat costul prii comune expresiilor v(X) i w(X).
Prin minimizarea individual a funciilor v i w se obin, n general, valori mici
ale costului Cvw iar structura circuitului se apropie mai mult de aceea
reprezentat n fig.2.37a. Valori mai mari ale costului Cvw pot fi forate prin
prelucrarea convenabil a expresiilor v(X) i w(X) minimizate individual, astfel
nct noile expresii obinute V(X) i W(X), echivalente cu v(X) i respectiv w(X),
s aib o parte comun mai mare. Aceast operaie este mai eficient i mai uor
104
de realizat dac este permis creterea numrului nivelelor de pori, adic

scderea vitezei de operare. Costurile expresiilor V(X) i W(X) sunt de obicei
mai mari dect cele minime ns costul total al circuitului poate s scad
semnificativ:
CV + CW - CVW >> Cv + Cw - Cvw
(2.34)
Principiul de minimizare din fig.2.37 poate fi aplicat i n alte moduri. De

exemplu, n loc s se prelucreze expresiile funciilor v i w minimizate
individual, se pot minimiza funciile concomitent (concurent, interdependent),
astfel nct s se efectueze ct mai multe grupri n tabela funciei v care s fie
incluse n grupri din tabela funciei w i invers; procednd astfel, rezultatele
obinute prin minimizare sunt chiar expresiile V(X) i W(X).
Ca exemplu de minimizare a unui sistem de funcii prin prelucrarea
expresiilor minimizate individual, va fi definit i sintetizat blocul B4 din
structura circuitului desenat n fig.2.36. Acest bloc implementeaz trei funcii
f, g, h de variabile a, b, c i d. La rndul lor, variabilele a, b, c, d sunt funcii
care depind de variabile din mulimea X. Chiar dac la intrrile blocului B1 se
aplic toate combinaiile posibile de n bii, se presupune c la ieirile a, b, c, d
se obin numai 13 combinaii din cele 16 posibile. Funcionarea blocului B4
este descris prin tabelele din fig.2.38.
abcd
0000
0001
0011
0100
0110
0111
1000
1001
1010
1100
1101
1110
1111
f
1
0
0
1
0
1
1
0
1
0
1
0
1
g
1
0
1
0
1
1
0
0
1
1
1
0
0
Figura 2.38
h
1
1
0
1
1
1
0
1
1
0
0
0
1
105
Valorile funciilor f, g i h corespunztoare combinaiilor care nu apar n

tabelele de mai sus (abcd = 0010, 0101 i 1011) pot fi considerate indiferente.
Minimizrile individuale ale acestor funcii, prin metoda Karnaugh, sunt
prezentate n fig.2.39.
Figura 2.39
Expresiile sum de produse cu costuri minime ale funciilor f, g i h sunt:
G1f G2f G3f
f = bd + b d
+ a c d
(2.35)
G1g G2g G3g G4g

g = ac + bc + a b
d
+ abc
(2.36)
G1h G2h G3h G4h G5h

h = a c + ab + bcd + ab
c + ab
d
(2.37)
Costurile acestor expresii sunt Cf = 14, Cg = 18 i Ch = 21 iar suma lor este

C = 53. Prin compararea relaiilor 2.35, 2.36 i 2.37 se pot identifica
urmtoarele pri comune:
G1f e G3h , G2f e G3g , G2g e G4h , G1h e G3f.
Aceste pri comune sunt marcate n sistemul 2.38 format din funciile f, g, h:
+a
c d
f = bd + b
d
g = ac + b
c + ab
d
+ abc
h=a
c + ab + cbd + ab
c + ab
d
(2.38)
106
Noile costuri ale funciilor sunt Cf = 15, Cg = 19 i Ch = 23. innd cont de

faptul c i inversoarele cu care se obin complementele variabilelor a
, b, c , d
aparin prii comune, costul implementrii sistemului de funcii 2.38 este
CB4 = 12parte comun + 5f + 11g + 14h = 42 < 53.
Structura blocului B4, la nivel de poart logic, este reprezentat n fig.2.40.
Figura 2.40
Fa de implementarea separat a fiecrei funcii, circuitul din fig.2.40 are n

plus un nivel de pori ns are un cost mai mic cu 11.
107
Un exemplu de minimizare concurent a unui sistem de funcii este

prezentat n fig.2.41b.
Figura 2.41
Funciile P, Q, R sunt minimizate independent n fig.2.41a. Expresiile sum
de produse cu costuri minime corespunztoare acestor funcii sunt:
G1P G2P G3P
P = abd + acd + bd, CP = 15
(2.39)
G1Q G2Q G3Q G4Q
Q = abc + acd + ab
c + abc, CQ = 19
(2.40)
G1R G2R G3R

R = abc + a cd + abc, CR = 14
(2.41)
108
n afar de inversoarele cu care se obin complementele variabilelor, aceste

expresii nu au pri comune iar costul implementrii sistemului de funcii P, Q,
R este 43. Exist mai multe variante de acoperire optim a unitilor din tabelele
funciilor P, Q, R; costurile oricrei variante sunt apoximativ egale cu cele
specificate n relaiile 2.392.41. Soluia de minimizare aleas este cea mai
defavorabil deoarece costul sistemului de funcii n acest caz este aproximativ
egal cu suma costurilor celor 3 funcii.
Minimizarea concurent a funciilor este realizat n fig.2.41b. Prima grupare
efectuat, G1, este gruparea cu dimensiunea cea mai mare; alt grupare cu
dimensiunea 4 nu este posibil n nici una din cele 3 tabele. Urmtoarele dou
grupri efectuate, G2 i G3, sunt incluse n G1. Gruprile G4, G7, G9 i G10
sunt grupri rigide, n sensul c pentru unitile incluse n acestea nu exist
alte variante optime de acoperire. Gruprile G5 i G6 sunt incluse n G4 iar G8
este inclus n G7. Gruprile G2, G3, G5, G6 i G8 sunt grupri flexibile n
sensul c pentru unitile incluse n acestea exist i alte variante optime de
acoperire; prin efectuarea acestor grupri se obine un maxim pentru partea
comun a funciilor P, Q, R iar sistemul de funcii are un cost minim. Expresiile
sum de produse corespunztoare gruprilor din fig.2.41b sunt:
G1 G4 G8
P=b
d + a
bd + abc, CP = 15
G2
G5
G7 G9
Q=a
b
d + a
bd + abc + ab
c, CQ = 20
(2.42)
G3
G6 G10
R=b
cd + a
bd + abc, CR = 16
n sistemul 2.42 sunt marcate (bold) prile comune ale expresiilor. Costul
implementrii sistemului de funcii P, Q, R este:
C = 12parte comun + 3P + 9Q + 8R = 32 < 43.
Structura la nivel de poart logic a circuitului care implementeaz sistemul
2.42 este reprezentat n fig.2.42.
Cu ajutorul acestui exemplu se pot formula urmtoarele reguli de
minimizare concurent a funciilor logice, adic de minimizare a sistemelor de
funcii:
1) se efectueaz nti gruprile rigide pentru toate funciile sistemului;
2) se efectueaz apoi gruprile flexibile care pot fi incluse n gruprile rigide;
3) se efectueaz gruprile flexibile rmase, adic acelea care nu pot fi incluse
n gruprile rigide, astfel nct ntre acestea s existe ct mai multe relaii de incluziune.
109
Figura 2.42
Observaie: Termenul grupare are semnificaia de acoperire optim a
zerourilor, unitilor sau variabilelor din tabelele de reprezentare a funciilor;
acoperire optim nseamn grupare cu dimensiune 2k maxim. Valorile
indiferente dintr-o tabel pot s contribuie att la creterea dimensiunilor
gruprilor ct i la mrirea flexibilitii acestora.
2.5 Hazardul circuitelor combinaionale

Dup cum s-a menionat n paragraful 2.1, timpul de propagare tp printr-o
poart logic depinde att de structura i caracteristicile porii ct i de
contextul n care opereaz poarta. Fiecrei ci de propagare a valorilor logice,
de la intrrile unui circuit ctre ieirile acestuia, i corespunde un timp de
110
propagare Tp n care se acumuleaz toate ntrzierilor porilor din calea

respectiv. Calea cu ntrzierea Tp cea mai mare este o cale critic din punct de
vedere al vitezei de operare. n general, timpii de propagare pe ci distincte au
valori diferite. Acest lucru este schiat n fig.2.43; reprezentarea este
simplificat ntruct exist, de obicei, mai multe ci de propagare de la o
aceeai intrare la ieirea F.
Figura 2.43
Regimul normal de operare al circuitului din fig.2.43 const n modificarea
periodic a valorilor logice aplicate la intrrile X i observarea rezultatelor la
ieirea F. Rspunsul circuitului nu este instantaneu; valoarea logic valid de
la ieire, corespunztoare unei noi combinaii de intrare, se obine cu o anumit
ntrziere. Aceast ntrziere este determinat de una sau de mai multe ci de
propagare din circuit. Intervalul de timp dintre un moment la care se aplic o
nou combinaie de intrare i momentul la care se obine o valoare logic
stabil la ieire definete un regim tranzitoriu; acesta face parte din regimul
normal de operare. Pe durata regimurilor tranzitorii valorile de ieire nu trebuie
luate n considerare din cel puin dou considerente: pe de o parte este posibil
ca acestea s nu fie valide (LOW sau HIGH) i pot fi interpretate n mod diferit
de circuitele care le utilizeaz ca mrimi de intrare, iar pe de alt parte aceste
valori pot s aib nivele valide dar eronate. n fig.2.44 sunt reprezentate diferite
rspunsuri tranzitorii ale circuitului combinaional din fig.2.43; X1 X7 sunt
combinaii de n bii, nu neaprat distincte, dar aplicate la intrrile circuitului
astfel nct cele consecutive s fie distincte. Fiecare combinaie de intrare este
meninut o durat T. Regimurile tranzitorii au duratele t12, t23, ..., t67.
Impulsurile din intervalele t23, t34, t45 i t67 poart denumirea de hazard;
generarea acestor impulsuri se datoreaz unui sistem complex de relaii care
exist ntre ntrzierile porilor, capacitile parazite, cuplajele capacitive,
decalajele dintre fronturile variabilelor de intrare, fanout-ul i puterea surselor
de semnal etc.
111
Fig.2.44 Semnal digital afectat de hazard

Anumite comenzi aplicate circuitelor digitale nu trebuie s fie afectate de
hazard; altfel, operaiile realizate de ctre aceste circuite sunt compromise. n
situaii de acest fel trebuie analizate regimurile tranzitorii ale subcircuitelor sau
blocurilor care genereaz comenzile respective. Analizele se efectueaz prin
simulare i necesit un efort de calcul considerabil. Eliminarea hazardului
implic mai multe modificri n structurile circuitelor; dup fiecare modificare
trebuie fcut o nou simulare.
n continuare sunt analizate manual i n ipoteze simplificatoare
regimurile tranzitorii ale unor circuite cu complexitate redus; sunt luate n
considerare numai ntrzierile porilor.
Cele mai simple structuri logice generatoare de hazard sunt reprezentate n
fig.2.45. Funciile f / 0 i g / 1 implementate de ctre aceste circuite nu au
utilitate practic deoarece pot fi substituite de sursele de alimentare.
Figura 2.45
O analiz static a acestor circuite este prezentat n fig.2.46; tensiunea
electric aplicat la intrarea x se modific suficient de lent (n comparaie cu
timpii de propagare ai porilor 1 i 2) ntre nivelele LOW i HIGH.
Rspunsurile statice sunt independente de timpii de propagare. Cu ajutorul
acestor rspunsuri se pot intui condiiile necesare pentru generarea hazardului
cnd circuitele opereaz la vitez normal. Astfel, la momentele t1 i t2 exist
incertitudini n calcularea valorilor funciilor f i g. Datorit ntrzierii
inversoarelor, fronturile semnalului x sunt decalate spre dreapta, aa cum se
112
indic n fig.2.46 i este posibil ca n vecintatea momentului t1 s apar un

impuls pozitiv la ieirea f iar n vecintatea momentului t2 s apar un impuls
negativ la ieirea g. Energia acestor impulsuri, proporional cu produsul
amplitudinedurat, este determinat de timpul de propagare al inversorului.
Dac acest timp de propagare este suficient de mare atunci impulsurile pot
atinge nivelele logice H i respectiv L; altfel, la viteza de operare normal
impulsurile generate la ieirile f i g au amplitudine mic, fiind incluse n
domeniile LOW i respectiv HIGH, caz n care efectul lor este neglijabil.
Figura 2.46
Circuitele din fig.2.47 sunt echivalente funcional cu cele din fig.2.45: f = x x
i g = x + x . Analiza static a acestor circuite este prezentat n fig.2.48.
Figura 2.47
113
Figura 2.48
Dac toate inversoarele au acelai timp de propagare tp atunci este posibil ca n
vecintatea momentului t2 s apar un impuls pozitiv la ieirea f iar n
vecintatea momentului t1 s apar un impuls negativ la ieirea g.
Pe baza acestor exemple se pot formula dou condiii necesare pentru
existena hazardului la o ieire z a unui circuit combinaional ca urmare a
tranziiilor unei singure variabile de intrare x:
1) valorile logice aplicate la intrrile circuitului, afar de intrarea x, trebuie
s determine z = xx sau z = x + x;
Aceast condiie implic existena n structura circuitului a cel puin dou ci
sensibile de la intrarea x la ieirea z, una inversoare iar cealalt neinversoare.
O cale este inversoare (neinversoare) dac conine un numr impar (par) de
pori inversoare. Tranziia variabilei x nu se propag la ieirea z n mod
obligatoriu pe toate cile dintre x i z ci numai pe cile sensibilizate de valorile
logice ale intrrilor fixate; celelalte ci dintre x i z sunt ci blocate.
2) diferena dintre timpii de propagare corespunztori subcircuitelor compuse
din cile inversoare sensibilizate i respectiv din cile neinversoare sensibilizate
trebuie s aib o valoare mai mare dect una considerat critic.
Ca exemplu, se va analiza regimul tranzitoriu declanat de tranziiile
variabilei c n circuitul reprezentat n fig.2.49. Celelalte intrri ale circuitului a, b, d i e - sunt fixate la valorile logice indicate n figur.
114
Figura 2.49
Circuitul din figura de mai sus are 5 nivele de pori logice, calea critic din
punct de vedere al vitezei de operare fiind (a, d)-6-7-8-5-10-z. De la intrarea c
la ieirea z sunt 4 ci i anume c-1-2-10-z, c-3-4-5-10-z, c-7-8-5-10-z i c-9-10z; valorile logice atribuite la intrri, abde = 1011, au sensibilizat cile c-1-2-10z, c-3-4-5-10-z, c-9-10-z i au blocat calea c-7-8-5-10-z. Cile c-1-2-10-z i c-9-10-z sunt ci inversoare iar calea c-3-4-5-10-z este neinversoare. Expresia
logic care descrie funcionarea circuitului este z = ccc, echivalent cu cc i
este ndeplinit prima condiie necesar pentru existena hazardului ca urmare
a tranziiilor variabilei c. n ipoteza c toate porile au acelai timp de propagare
tp se obine rspunsul z reprezentat n fig.2.50; pentru simplitatea desenului, nu
s-a pus n eviden i viteza finit de tranziie a semnalelor ntre nivelele logice
LOW i HIGH, toate tranziiile fiind reprezentate prin segmente verticale i nu
oblice. Se observ c frontul negativ al variabilei c produce hazard la ieirea z,
un impuls pozitiv cu durata tp. Sunt mai multe soluii de eliminare a acestui
hazard dar nu toate sunt practice.
Refacerea etapei de sintez a circuitului, dup modificarea unor constrngeri
impuse anterior, nu este de obicei o rezolvare practic deoarece pe de o parte
aceast aciune necesit un efort mare de calcul iar pe de alt parte este posibil
ca hazardul generat de tranziiile unei variabile, n loc s fie eliminat, s fie
transferat ctre o alt variabil. Soluiile mai eficiente constau n
115
echilibrarea timpilor de propagare ai cilor. Aceasta se realizeaz prin

modificri structurale minore, fr s fie nevoie de o refacere a sintezei ci
numai de re-simulare. n general, se mresc ntrzierile de propagare printr-un
numr ct mai mic de pori logice; aceasta nu nseamn neaprat i micorarea
vitezei maxime de operare a circuitului. Mai mult, n tehnologiile MOS de
fabricare a circuitelor integrate creterea ntrzierilor se poate face i prin
micorarea dimensiunilor fizice ale tranzistoarelor din structurile porilor, deci
cu economisire de arie.
Figura 2.50
n cazul circuitului din fig.2.49 se poate elimina hazardul generat de tranziiile
variabilei c prin mrirea ntrzierii subcircuitului compus din porile 1 i 2, de
la 2tp la 3tp; este evident c aceast modificare nu afecteaz viteza maxim de
operare a circuitului. Creterea ntrzierii porii 2 cu toat diferena (3tp - 2tp)
este de preferat deoarece se obine o potenial echilibrare a cilor i pentru
tranziiile variabilelor a i b.
nlocuirea porii 2 cu una echivalent dar care are o ntrziere egal cu 2tp,
reprezint o soluie de eliminare a hazardului generat de fronturile negative de
116
la intrarea c n cazul particular abde = 1011; analiza trebuie extins la toate

combinaiile de valori aplicate intrrilor a, b, d, e care sensibilizeaz cel puin
o cale inversoare i una neinversoare ntre c i z. Aceste combinaii sunt abde
= 0011, 1010 i 1111.
Combinaia abde = 0011 sensibilizeaz calea neinversoare c-3-4-5-10-z i calea
inversoare c-9-10-z. Echilibrarea acestor ci se face prin mrirea ntrzierii
porii 9 la valoarea 3tp. Combinaia abde = 1010 sensibilizeaz calea
neinversoare c-3-4-5-10-z i calea inversoare c-1-2-10-z. Aceste ci sunt deja
echilibrate, dac ntrzierea porii 2 este 2tp. Combinaia abde = 1111
sensibilizeaz calea neinversoare c-7-8-5-10-z i calea inversoare c-9-10-z, ci
deja echilibrate. n concluzie, tranziiile variabilei de intrare c nu genereaz
hazard dac intrrile a, b, d, e sunt fixate (la oricare din cele 16 combinaii de
4 bii) iar porile 2 i 9 au ntrzierile 2tp i respectiv 3tp fa de ntrzierea tp pe
care o au celelalte pori din circuit.
n aceeai manier trebuie analizate tranziiile fiecrei variabile de intrare n
parte, considerd valori logice stabile la celelalte intrri ale circuitului.
Tranziiile variabilei e nu pot s genereze hazard deoarece exist numai o
singur cale ntre e i z. Acest lucru este valabil i pentru variabila d ntruct
cele dou ci ntre d i z sunt ambele neinversoare. Nici tranziiile variabilei a
nu genereaz hazard; cele dou ci ntre a i z nu pot fi sensibilizate simultan
(calea inversoare a-1-2-10-z necesit b = 0 iar calea neinversoare a-6-7-8-5-10z necesit b = 1). De la intrarea b la ieirea z sunt dou ci neinversoare (b-2-10z i b-3-4-5-10-z) i una inversoare (b-8-5-10-z). Condiia de sensibilizare a cii
inversoare este acd = 0. Cile neinversoare nu pot fi sensibilizate simultan; cu
c = 0 se blocheaz calea b-2-10-z iar cu c = 1 se blocheaz calea b-3-4-5-10-z.
Deoarece tranziiile variabilei b se pot propaga la ieirea z simultan pe calea
inversoare i pe oricare dintre cile neinversoare, pentru eliminarea hazardului
trebuie ca cele 3 ci dintre b i z s aib acelai timp de propagare. Mai mult,
prin echilibrarea acestor ci nu trebuie afectate echilibrrile fcute anterior;
altfel, analizele anterioare trebuie refcute. Soluia este prezentat n fig.2.51.
Subcircuitul format din porile 1, 2 n fig.2.49 a fost nlocuit cu unul echivalent
funcional n fig.2.51, compus din porile 1, 2, 12; de asemenea, subcircuitul
format din porile 7, 8 n fig. 2.49 a fost nlocuit cu unul echivalent funcional
n fig.2.51, compus din porile 7, 8, 11. Toate porile au ntrzierea tp cu
excepia porilor 2 i 9. Ariile ocupate de circuitele din fig.2.49 i 2.51 sunt
aproximativ egale.
Eliminarea hazardului cauzat de tranziiile unei singure variabile de
intrare, la toate sau numai la o parte dintre ieirile unui circuit, se realizeaz n
mod asemntor cu eliminarea hazardului la o singur ieire. Modificarea
ntrzierilor componentelor care aparin prilor comune ale funciilor
implementate afecteaz, n general, ntrzierile mai multor ci de propagare
dect modificrile efectuate n zonele de circuit corespunztoare unei singure
117
funcii.
Figura 2.51
n funcionarea normal a circuitelor logice apar simultan tranziii ale mai
multor variabile de intrare. Modificrile structurale efectuate n scopul
eliminrii hazardului cauzat de tranziiile fiecrei variabile de intrare n parte
nu sunt suficiente, n general, pentru ca funcionarea normal a unui circuit s
nu fie afectat de hazard. De exemplu, n circuitul din fig.2.51 dac abc = 001
atunci tranziiile simultane ale variabilelor d i e se propag la ieire pe cile d4-5-10-z i respectiv e-9-10-z; aceste ci au ntrzieri de propagare diferite, 3tp
i respectiv 4tp, iar rspunsul z = de este afectat de hazard. Eliminarea acestui
hazard se poate obine prin introducerea unei ntrzieri egale cu tp pe
conexiunea dintre intrarea d i poarta 4, dup cum se arat n detaliul din
fig.2.52; subcircuitul format din porile 3, 4 n fig.2.51 a fost nlocuit cu unul
echivalent funcional compus din porile 3, 4, 13.
Figura 2.52
118
Calitativ se poate spune c dac toate cile dintre intrrile i ieirile unui
circuit logic au aceeai ntrziere, atunci funcionarea acestuia nu este afectat
de hazard. Echilibrarea tuturor cilor dintr-un circuit este suficient, nu i
necesar, pentru eliminarea complet a hazardului. Anumite creteri ale
ntrzierilor se pot realiza prin micorarea dimensiunilor fizice ale
tranzistoarelor, deci printr-o reducere de arie, ns altele necesit modificri
structurale (echivalente funcional) care implic arie suplimentar; bilanul
poate fi pozitiv sau negativ ns viteza maxim de operare nu este, de obicei,
afectat de aceste modificri structurale.
Din fericire, restricia de funcionare fr hazard trebuie impus doar unui
numr relativ mic de subcircuite sau blocuri din cadrul unui sistem digital.

1. a) S se minimizeze prin metoda Quine-McCluskey funcia f(a,b,c,d,e)
= 3(1,3,7,8,9,10,14,17,18,19,20,21,23,27,28,30) + 3*(5,12,24,26,31).
b) S se implementeze funcia f utiliznd numai inversoare i pori logice cu
dou intrri (inclusiv XOR).
R e z o l v a r e:
a) Ordonarea mintermenilor pe intervale, dup suma S = a + b + c + d + e:
zecimal
S
abcde
1
1
00001
8
1
01000
3
2
00011
5*
2
00101
9
2
01001
10
2
01010
12*
2
01100
17
2
10001
18
2
10010
20
2
10100
24*
2
11000
7
3
00111
14
3
01110
19
3
10011
21
3
10101
26*
3
11010
28
3
11100
23
4
10111
27
4
11011
30
4
11110
31*
5
11111
119
Efectuarea gruprilor cu dimensiunea 2:

grupare
G(1, 3)
G(1, 5*)
G(1, 9)
G(1, 17)
G(8, 9)
G(8, 10)
G(8, 12*)
G(8, 24*)
G(3, 7)
G(3, 19)
G(5*, 7)
G(5*, 21)
G(10, 14)
G(10, 26*)
G(12*, 14)
G(12*, 28)
G(17, 19)
G(17, 21)
G(18, 19)
G(18, 26*)
G(20, 21)
G(20, 28)
G(24*, 26*)
G(24*, 28)
G(7, 23)
G(14, 30)
G(19, 23)
G(19, 27)
G(21, 23)
G(26*, 27)
G(26*, 30)
G(28, 30)
G(23, 31*)
G(27, 31*)
G(30, 31*)
2
4
8
16
1
2
4
16
4
16
2
16
4
16
2
16
2
4
1
8
1
8
2
4
16
16
4
8
2
1
4
2
8
4
1
S
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
4
4
4
abcde
000- 1
00- 01
0- 001
- 0001
0100010- 0
01- 00
- 1000
00- 11
- 0011
001- 1
- 0101
01- 10
- 1010
011- 0
- 1100
100- 1
10- 01
10011- 010
10101- 100
110- 0
11- 00
- 0111
- 1110
10- 11
1- 011
101- 1
110111- 10
111- 0
1- 111
11- 11
1111-
120

grupare
G(1, 3, 5*, 7)
G(1, 3, 17, 19)
G(1, 5*, 17, 21)
G(1, 9)
G(8, 9)
G(8, 10, 12*, 14)
G(8, 10, 24*, 26*)
G(8, 12*, 24*, 28)
G(3, 7, 19, 23)
G(5*, 7, 21, 23)
G(10, 14, 26*, 30)
G(12*, 14, 28, 30)
G(17, 19, 21, 23)
G(18, 19, 26*, 27)
G(20, 21)
G(20, 28)
G(24*, 26*, 28, 30)
G(19, 23, 27, 31*)
G(26*, 27, 30, 31*)
(4,2)
(16,2)
(16,4)
8
1
(4,2)
(16,2)
(16,4)
(16,4)
(16,2)
(16,4)
(16,2)
(4,2)
(8,1)
1
8
(4,2)
(8,4)
(4,1)
S
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
3
3
abcde
00- - 1
- 00- 1
- 0- 01
0- 001
010001- - 0
- 10- 0
- 1- 00
- 0- 11
- 01- 1
- 1- 10
- 11- 0
10- - 1
1- 0110101- 100
11- - 0
1- - 11
11- 1-
Gruprile marcate (bold) sunt acoperite de celelalte grupri i pot fi eliminate;

n locul gruprii G(8, 9) poate fi eliminat gruparea G(1, 9), dar nu ambele, iar
n locul gruprii G(20, 28) poate fi eliminat gruparea G(20, 21).
grupare
G(1, 3, 5*, 7, 17, 19, 21, 23)
G(1, 9)
G(8, 10, 12*, 14, 24*, 26*, 28, 30)
G(18, 19, 26*, 27)
G(20, 21)
G(19, 23, 27, 31*)
G(26*, 27, 30, 31*)
(16,4,2)
8
(16,4,2)
(8,1)
1
(8,4)
(4,1)
S
1
1
1
2
2
3
3
abcde
- 0- - 1
0- 001
- 1- - 0
1- 0110101- - 11
11- 1-
121
Grupri cu dimensiunea 16 nu se pot efectua. Ultimele dou grupri din tabela

de mai sus nu sunt necesare deoarece singurul numr zecimal acoperit numai
de aceste grupri este 31*; acesta corespunde unei valori indiferente a funciei
f. Expresia minimizat sum de produse a funciei f este:
e + be + acd + ab
cd
.
f = be + a c d
b) Expresia funciei f poate fi pus sub forma echivalent:
f = (b e + a + d ce) + (ad c + ac b + d ) .
Aceast expresie logic este implementat de circuitul din figura urmtoare.
2. S se implementeze funcia g = J(0,7,9,10,15)J*(2,5,8) cu inversoare

i pori de transmisie.
R e z o l v a r e:
Numrul minim de variabile de care depinde funcia g este 4; fie aceste
variabile a, b, c i d. Forma de reprezentare a funciei cea mai convenabil
pentru implementarea cu pori de transmisie este diagrama de decizie binar.
Diagramele pot fi determinate pe baza tabelelor de adevr sau a expresiilor
logice; acestea din urm nu trebuie neaprat s aib complexitate minim.
Complexitatea diagramelor de decizie binar depinde de ordinea de considerare
122
a variabilelor a, b, c, d; cu ajutorul expresiilor minimizate sum de produse

sau produs de sume se pot determina ordonrile cele mai bune ale
variabilelor. Minimizarea funciei g prin metoda Karnaugh este prezentat n
figura urmtoare.
G1
G2
G3
g = (b + d)(b + c + d)(a + b + c)
Variabila b apare n toate cele 3 produse ale expresiei minimizate i va fi prima
variabil creia i se atribuie valori n mod explicit:
b = 0 Y g = d(a
+ c); b = 1 Y g = c + d
A doua variabil luat n considerare la construirea diagramei de decizie binar
este fie c fie d; acestea fac parte din ambele subexpresii determinate de b. Dac
se consider d a doua variabil, se obine:
bd = 00 Y g = 0; bd = 01 Y g = a + c; bd = 10 Y g = 1; bd = 11 Y g = c
Considernd c a treia variabil, rezult diagrama de decizie binar urmtoare:
Implementarea funciei g cu pori de transmisie, corespunztoare acestei
123
diagrame, este reprezentat n figura de mai jos.
3. S se determine expresiile logice sum de produse i produs de

sume cu costuri minime pentru funcia reprezentat prin tabela urmtoare,
utiliznd metoda de minimizare Karnaugh. Variabilele a, b, c, d, u, v, w sunt
independente.
R e z ol v a r e:
Gruprile de acoperire ale unitilor i variabilelor u, v, w precum i ale
zerourilor i variabilelor u, v, w sunt indicate n tabelele din figura urmtoare.
Singurele grupri n care sunt incluse numai uniti i respectiv numai zerouri
sunt gruprile notate G1. Unitile (zerourile) care nu fac parte din G1 sunt
incluse fiecare n cel puin dou grupri, dintre care una acoper o variabil (u,
v sau w) iar una acoper complementul acesteia; aceasta nseamn c toate
unitile (zerourile) din tabela funciei K sunt acoperite.
124
Expresiile logice sum de produse i produs de sume cu costuri minime ale

funciei K sunt:
G1
G2
G3
G4
G5
G6
G7
u + ac u
+ c dv + abdv + abcw + acd
w
;
K = acd + b c d
G1
G2
G3
G4
G5
G6
G7
K = (a+c+d)(a+d+u)(b+c+d+u
)(a+b+d+v)(a+c+v)(a+c+d
+w)(b+c+w
).
4. a) S se determine expresiile logice sum de produse i produs de

sume cu costuri minime pentru funciile L i M reprezentate prin tabelele
urmtoare, utiliznd metoda de minimizare Karnaugh. Variabilele a, b, c, d, u,
v, w sunt independente.
b) S se pun expresiile obinute la punctul a) n forme care pot fi direct

implementate cu pori logice cu maxim 3 intrri fiecare.
125
R e z o l v a r e:
a) Minimizrile funciei L sunt realizate prin gruprile efectuate n tabelele din
figura de mai jos.
Expresiile logice sum de produse i produs de sume cu costuri minime, 42

i respectiv 43, ale funciei L sunt:
G1 G2
G3 G4
G5
G6
G7
G8
v + ac v + abcw + bcd
w
;
L = abd + bdu + c du + abv + bc d
G1
G2
G3
G4
G5
L = (b+c+d
+u)(b
+c+d
+u
)(a+c+d+v)(a
+b
+c+d+v)(b+c+d+v)
G6
G7
(a+b+c+w)(b+c+d+w
).
Expresiile logice sum de produse i produs de sume cu costuri minime (43
i respectiv 45) ale funciei M, determinate pe baza gruprilor efectuate n
tabelele din figura urmtoare, sunt:
G1
G2
G3
G4
G5
G6
G7
u + a b
cu
+ bcdv + ab
dv + acdw + a b
cdw + acd
w
;
M = bc d
G1
G2
G3
G4
G5
G6
G7
M = (a+b
+c+d
)(b+d)(c+d+u)(b+c+u
)(b+c+d
+v)(a
+b+v)(a+c+w)
G8
G9
(a+b+c+w)(c+d+w
).
126
b) Expresiile logice determinate la punctul a) corespund unor circuite cu 3

nivele de pori. Nu toate sumele i produsele din aceste expresii pot fi
implementate n mod direct cu pori elementare, ceea ce nseamn c numrul
nivelelor de pori elementare din structurile circuitelor care implementeaz
funciile L i M este mai mare dect 3. Este posibil ca prin introducerea unor
nivele suplimentare de pori s se reduc costurile circuitelor.
Expresiile logice sum de produse i produs de sume ale funciei L pot fi
puse sub formele echivalente:
v + ac v) + (abcw + bcd
w
) =
L = (abd + abv) + (bdu + c du) + (bc d
= [ab(d + v) + d(b
u + c + u )] + [c(bdv + av) + c(a
bw + b + d + w )];
L = (b+c+d
+u)[(b+c+d
+u
)(a+c+d+v)][(a+b
+c+d+v)(a+b
+c+w)]
[(b+c+d+v)(b+c+d+w
)] =
={(b+u+ c + d )[c+ bdu (a + d + v) ]}{[ bc + (a + d + v) (a + w) ][b+d+(c+
+v) cw ]}.
Aceste expresii corespund unor circuite care au 6 nivele de pori elementare i
costurile egale cu 43.
Expresiile logice sum de produse i produs de sume ale funciei M pot fi
puse sub formele echivalente:
u + bcdv) + ab
dv + (acdw + a b
cdw) + (acd
w
+ a b
cu
) =
M = (bc d
= [bc(d
u + dv) + ad b + v ] + [dw(ac + a + b + c ) + ac( d + w + b + u )];
Aceast expresie corespunde unui circuit cu 6 nivele de pori i are costul 42.
127
M = [(a+b+c+d
)(b+c+d
+v)][(b+d)(c+d+u)(b+c+u
)](a+b+v)(a+c+w)
(a+b+c+w)(c+d+w
) =
={[ bd + (a+c)(c+v)][(b+d)(c+d+u) b cu ][(a+b+c)+w]}{ ab v acw cdw }.
Aceast expresie are costul 47 i corespunde unui circuit cu 6 nivele de pori;
o cale cu lungimea 6 traverseaz porile indicate n schema de mai jos, prin care
se realizeaz succesiunea de operaii:
NOT
9
c,
OR
9
a+c,
AND
9
(a+c)(c+v),
OR
9
bd + (a+c)(c+v),
AND
[ bd + (a+c)(c+v)][(b+d)(c+d+u) b cu ][(a+b+c)+w],
AND
9
{[ bd + (a+c)(c+v)][(b+d)(c+d+u) b cu ][(a+b+c)+w]}{ ab v acw cdw }.
5. Fie X = {x1, x2, x3,..., xn-1, xn} o mulime de variabile logice i S o sum
de mintermeni distinci (S = m1 + m2 +...+ mq, q < 2n) iar P un produs de

maxtermeni distinci (P = M1M2...Mr, r < 2n). Mintermenii m1, m2, ..., mq au
o parte comun m, egal cu produsul logic al variabilelor sau complementelor
variabilelor unei submulimi Y inclus n X; maxtermenii M1, M2, ..., Mr au o
parte comun M, egal cu suma logic a variabilelor sau complementelor
variabilelor unei submulimi Z inclus n X.
Dac Y = {xk+1, ..., xn-1, xn} iar Z = {xt+1, ..., xn-1, xn}, s se determine condiiile
n care sunt adevrate relaiile:
a) S = m (x1 x 2 ... x k ) sau S = m ( x1 x 2 ... x k ) ;
b) P = M + (x1 x 2 ... x t ) sau P = M + ( x1 x 2 ... x t ) .
R e z o l v a r e:
a)
m1 = mm
1, m2 = mm
2, ..., mq = mm
q
n aceste relaii m
1, m
2, ..., m
q sunt produse logice ale variabilelor sau
complementelor variabilelor x1, x2, ..., xk.
Suma de mintermeni S se poate pune sub forma S = m(m
1 + m
2 + ... + m
q).
128
n cazul particular k = 2 se obine:

2
1 + m
x1 x 2 = x1 x 2 + x1 x 2 = m
sau
1 + m
2.
x1 x 2 = x1 x 2 + x1 x 2 = m
1 + m
2 + m
3 + m
4
x1 x 2 x3 = x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 = m
sau
1 + m
2 + m
3 + m
4.
x1 x 2 x3 = x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 = m
x 1x2x3x4 + x1x2x3x4 + x 1x2x3x4 +
x1 x 2 x3 x 4 = x1x2x3x4 + x1x2x3x4 +
+ x1x2x3x4 + x1x2x3x4 + x 1x2x3x4 = m
1 + m
2 + m
3 + m
4 + m
5 + m
6 + m
7 + m
8
sau
x 1x2x3x4 + x1x2x3x4 + x 1x2x3x4 +
x1 x 2 x 3 x 4 = x1x2x3x4 + x1x2x3x4 +
+ x1x2x3x4 + x1x2x3x4 + x 1x2x3x4 = m
1 + m
2 + m
3 + m
4 + m
5 + m
6 + m
7 + m
8.
Din aceste trei cazuri particulare se pot deduce condiiile n care sunt adevrate
relaiile din enunul problemei:
1+m
2 + ... + m
q) = m (x1 x 2 ... x k ) dac
S = m1 + m2 +...+ mq = m(m
i numai dac: 1) q = 2k -1 i 2) fiecare dintre produsele m
j conine un numr par
de variabile negate cnd k este impar i un numr impar de variabile negate
cnd k este par;
1+m
2 + ... + m
q) = m ( x1 x 2 ... x k ) dac
S = m1 + m2 +...+ mq = m(m
i numai dac: 1) q = 2k -1 i 2) fiecare dintre produsele m
j conine un numr par
de variabile negate cnd k este par i un numr impar de variabile negate cnd
k este impar.
b)
M1 = M + M1*, M2 = M + M2*, ..., Mr = M + Mr*
n aceste relaii M1*, M2*, ..., Mr* sunt sume logice ale variabilelor sau
complementelor variabilelor x1, x2, ..., xt.
Produsul de maxtermeni P se poate pune sub forma P = M + M1*M2*...Mr*.
n cazul particular t = 2 se obine:
x1 x 2 = (x1 + x 2 )(x1 + x 2 ) = M1*M2*
sau
129
x1 x 2 = (x1 + x 2 )(x1 + x 2 ) = M1*M2*.
n cazul particular t = 3 se obine:

x 2 + x3)(x1 + x2 + x 3)(x1 + x 2 + x 3) =
x1 x 2 x3 = (x1 + x2 + x3)(x1 +
= M1*M2*M3*M4*
sau
x 3)(x1 + x 2 + x 3)(x1 + x2 + x3)(x1 + x 2 + x3) =
x1 x 2 x3 = (x1 + x2 +
= M1*M2*M3*M4*.
Relaiile P = M + (x1 x 2 ... x t ) i P = M + ( x1 x 2 ... x t ) sunt adevrate
dac i numai dac: 1) r = 2t -1 i 2) fiecare dintre sumele Mj* conine un numr
par i respectiv un numr impar de variabile negate.
Relaiile analizate n cadrul acestei probleme stau la baza unor metode de
simplificare a expresiilor canonice ale funciilor logice i de implementare a
acestora cu pori XOR-XNOR. n multe cazuri aceste metode de simplificare
i de implementare a funciilor logice sunt mai eficiente dect metodele de
minimizare Karnaugh sau Quine-McCluskey. Problema urmtoare constituie
un exemplu n acest sens.
6. S se determine o expresie ct mai simpl pentru funcia logic

f(a,b,c,d,e) = 3(1,2,5,8,11,14,19,22,25,26,28,29,31) + 3*(12,16,20) i s se
reprezinte schema circuitului care implementeaz aceast funcie.
R e z o l v a r e:
Funcia f poate fi reprezentat prin tabela:
Expresiile sum de produse i produs de sume cu costuri minime sunt

foarte apropiate de formele canonice cu mintermeni i respectiv cu maxtermeni
n acest caz. n tabela urmtoare sunt efectuate gruprile optime de acoperire a
unitilor funciei f. Unitile din coloanele cde = 010 i cde = 011 nu pot fi
grupate. Funcia f se poate reprezenta printr-o sum de 11 produse a crei cost
este 64:
130
G1
G2
G3
G4
G5
G6
G7
f = a b
d
e + a b d
e + a b c e + a b d
e + abce + acd
e + a b
c e + a b
c d e +
c d e
+ a b c d e + a b c d e + a b
Costul acestei expresii logice se poate reduce prin operaii suplimentare de
factorizare, operaii care mresc numrul nivelelor de pori:
f = a b
d
e + (a
bd
e + a b c e) + (a b d
e + a b c e) + (a c d
e + a b
c e) +
c d e + a b c d e) + (a b c d e + a b
c d e) =
+ (a
b
d
e + [a
b e (d
+ c) + a b e (d
+ c)] + a c e (d
+ b) + a c d (b
e + b e) +
=a
b
+ a c d (b e + b e) =
d
e + b(d
+ c)( a e ) + a c e (d
+ b) + [a
c d ( b e ) + a c d ( b e )] =
= a b
= a b
d
e + b(d
+ c)( a e ) + a c e (d
+ b) + c d ( a b e ) .a.m.d.
O metod direct i mai eficient de a obine un cost minim sau aproape
minim pentru funcia f const n acoperirea unitilor sau zerourilor prin grupri
care determin operaii SAU-EXCLUSIV, dup cum se arat n continuare.
131
Prin gruparea unitilor ca n tabela de mai sus, n conformitate cu condiiile

determinate n problema anterioar, se obine expresia:
G1
G2' + G2"
G3' + G3"
G4
f = c ( a b d e ) + d( a b e ) + ce( a b ) + abc( d e ).
Gruprile G2' i G2", G3' i G3" sunt simetrice fa de una dintre oglinzile
codului Gray. Expresiile logice corespunztoare unor astfel de grupri se
( a b e ) iar
deosebesc printr-o singur variabil; de exemplu, G2' = c d
G2" = cd
( a b e ). Circuitul din figura urmtoare implementeaz funcia f.
Prin gruparea zerourilor funciei f dup cum se arat n tabela de mai jos, se
obine expresia:
G1
G2
G3
G4
f = (c + a b d e )(c + d + a b e )(c + d + a b )(a + c + d e ).
132
7. S se implementeze funcia H reprezentat prin tabela urmtoare,

utiliznd cu precdere pori XOR-XNOR.
R e z o l v a r e:
Acoperirea unitilor i variabilelor e, f sau acoperirea zerourilor i variabilelor
e, f poate fi realizat prin gruprile indicate n tabelele de mai jos.
Funcia H poate fi reprezentat analitic astfel:

G1
G2'
G2"
G3' G3"
H = c( a b d ) + [a
c( b d ) + acf( b d )] + (ace + ace) =
absorbie
= c + (a b d) + c(a
+ f)( b d ) + e( a c )
sau
G1
G2
G3
G4
G5
H = (a+c+ b d )[(a
+c+ b d )(a
+c+f)][(a
+c+e+ b d )(a+c+e+ b d )]=
= (a + c + b d )[a
+ c + f( b d )]( a c + e + b d ).
133
Prima dintre aceste dou expresii logice este implementat de circuitul din
figura urmtoare:
8. S se minimizeze i s se implementeze sistemul de funcii logice f, g,

h reprezentat prin tabelele de mai jos; variabilele {a, b, c, d, u, v} sunt
independente.
R e z o l v a r e:
Minimizarea funciilor logice se poate realiza prin grupri convenabile de
mintermeni (sau de maxtermeni) n expresiile canonice i ulterior, prin
factorizarea subexpresiilor corespunztoare gruprilor efectuate; simplificarea
A(X)B(Y) + C(X)B(Y) = [A(X) + C(X)]B(Y) constituie un exemplu de
factorizare. O grupare de mintermeni (maxtermeni) este echivalent cu o
grupare de uniti (zerouri) n tabela de adevr i reprezint un caz particular de
factorizare.
134
Fie S i P o sum de mintermeni i respectiv un produs de maxtermeni:

S = m1 + m2 +...+ mq = m(m
1 + m
2 + ... + m
q), q = 2k -1,
P = M1M2...Mr = M + M1*M2*...Mr*, r = 2t -1.
n aceste relaii m i M reprezint partea comun a mintermenilor i respectiv
a maxtermenilor. Se pot obine urmtoarele tipuri de simplificri:
S = m (x1 x 2 ... x k ) , S = m ( x1 x 2 ... x k ) ,
S=m
(I)
sau (II)
P=M
P = M + (x1 x 2 ... x t ) , P = M + ( x1 x 2 ... x t ) .
n general, problemele de acoperire echivalente cu minimizarea funciilor sau

a sistemelor de funcii logice sunt mai uor de rezolvat dac se accept ambele
tipuri de simplificri. Simplificrile (sau gruprile) de tipul II conduc la un
potenial de factorizare ulterioar mai mare dect simplificrile de tipul I;
expresiile obinute din grupri (sume) de mintermeni ai unei funcii logice pot
s aib pri comune cu expresiile obinute din grupri (produse) de maxtermeni
ai altei funcii din cadrul aceluiai sistem. De exemplu, expresiile
corespunztoare gruprilor G1, G2 i G3 efectuate n tabelele funciilor f, g i
respectiv h din figura de mai jos sunt:
G1: b ( a c d ) ;
G2: bdu (a c)
sau
b + d + u + ( a c) ;
G3: b + (a c d) = b ( a c d ) .
Expresiile determinate de G1 i G3 sunt aproape identice; aceste expresii includ
suma modulo 2 a variabilelor a i c determinat de gruparea G2.
135
O variant de minimizare a sistemului de funcii f, g, h este realizat prin

gruprile efectuate n tabelele din figura urmtoare.
Expresiile logice ale funciilor sistemului sunt:

G2f G3f G4f
G1f
f = c (a b d) + bc + bv + c du
G1g
G2g
G3g
g = [c + ( a b d )](b
+ c + u)(a
+ b) = [c + ( a b d )] bc u ab
G1h
G2h
G3h
G4h
h = [c + ( a b d )](b
+ c + v )(a + b + d)[a + c + ( b d )] =
= [c + ( a b d )] bc v ab d [a + c + ( b d )].
Partea comun a funciilor este compus din expresiile ab, bc, a b d i
b d . Gruprile G1f, G2f, G3f, G4f, G1g, G3g i G2h sunt rigide iar gruprile
G2g, G1h, G3h i G4h sunt flexibile.
O alt posibilitate de minimizare a sistemului f, g, h este prezentat n
figura urmtoare. n conformitate cu gruprile efectuate, se obin expresiile:
f = c (a b d) + bc + bv + c du
g = c (a b d) + b
c + acu
h = c ( a b d ) + (a
bd + ab
d
) + bcd
v =
= c + (a b d) + b
( a d ) + bc + d + v
Expresiile a d , a b d , c (a b d) i bc constituie partea comun a
136
sistemului. Gruprile G1f, G2f, G3f, G4f, G1g, G2g, G3g i G3h sunt rigide iar
gruprile G1h, G2'h i G2"h sunt flexibile; aceast ncadrare este valabil n
ipoteza c se accept att grupri (simplificri) de tip I ct i grupri de tip II.
Circuitul din figura de mai jos implementeaz sistemul f, g, h n aceast variant
de minimizare.
137
9. a) S se analizeze circuitul care implementeaz sistemul de funcii f, g,

h definit n problema anterioar i s se precizeze dac funcionarea acestuia
este afectat de hazard ca urmare a tranziiilor unei singure variabile de intrare.
Se va considera c toate porile din structura circuitului au ntrzierea de
propagare egal cu tp, cu excepia porilor XOR; pentru acestea din urm se va
considera ntrzierea egal cu 2tp.
b) S se propun o soluie de eliminare a hazardului generat de tranziiile unei
singure variabile de intrare la ieirile f, g, h ale circuitului.
R e z o l v a r e:
a)
Propagarea semnalelor digitale prin porile XOR-XNOR se deosebete de
propagarea prin porile AND, NAND, OR i NOR n dou aspecte:
1) porile XOR-XNOR nu pot fi blocate prin fixarea unei intrri la o valoare
logic, 0 sau 1, n vreme ce porile AND-NAND se blocheaz prin fixarea unei
intrri la 0 iar porile OR-NOR se blocheaz prin fixarea unei intrri la 1;
O poart blocat reprezint o ntrerupere a tuturor cilor de propagare care o
traverseaz.
2) porile AND, NAND, OR, NOR au inversiune fix (sunt fie inversoare, fie
neinversoare) ns porile XOR-XNOR au inversiune reglabil; de exemplu,
xr0 = x iar xr1 = x.
Tranziiile variabilei a nu genereaz hazard la ieirea f deoarece exist
numai o singur cale ntre a i f, i anume a-3-4-11-19-f.
De la intrarea a la ieirea g sunt dou ci, a-1-7-17-g i a-3-4-11-17-g; aceste
ci nu pot fi sensibilizate simultan deoarece c = 0 blocheaz calea a-1-7-17-g
iar c = 1 blocheaz calea a-3-4-11-17-g. Ca urmare, tranziiile variabilei a nu
genereaz hazard nici la ieirea g.
De la intrarea a la ieirea h sunt dou ci, a-3-9-18-h i a-3-4-10-18-h;
condiiile necesare pentru sensibilizarea lor simultan sunt b = 0 i c = 0. Aceste
condiii sunt i suficiente pentru ca tranziiile variabilei a s produc hazard la
ieirea h deoarece se obine h = (a d) + ( a d ) ; indiferent de valoarea logic
fixat la intrarea d, tranziiile variabilei a se propag la h pe ci cu inversiuni
diferite i ntrzieri diferite (diferena dintre ntrzieri este 2tp).
De la intrarea b la ieirea f sunt dou ci neinversoare (b-5-19-f, b-15-19f) i una cu inversiune reglabil (b-4-11-19-f). Sensibilizarea acesteia din urm
implic c = 0, valoare care blocheaz calea b-5-19-f. Condiia v = 1 este
necesar pentru sensibilizarea cii b-15-19-f. Expresia funciei f devine
f = (a b d) + b + du
.
Se genereaz hazard la ieirea f dac a d = 1 i du
= 0; diferena dintre
ntrzierile cilor sensibilizate este 2tp. Condiiile necesare i suficiente pentru
generarea hazardului la ieirea f ca urmare a tranziiilor variabilei b sunt acduv
= 00111 sau acdv = 1001.
138
Ieirea g nu este afectat de hazard deoarece nu pot fi sensibilizate simultan

cile b-2-8-17-g (inversoare) i b-4-11-17-g (cu inversiune reglabil).
Tranziiile variabilei b genereaz hazard la ieirea h n urmtoarele dou
situaii: - cnd c = 0 i a d, deoarece sunt sensibilizate cile b-4-10-18-h
(neinversoare) i b-2-9-18-h (inversoare) avnd o diferen a timpilor de
propagare egal cu tp;
- cnd c = 1, a = 1, d = 0 i v = 0, deoarece sunt sensibilizate cile b-2-9-18-h
(inversoare) i b-5-13-14-18-h (neinversoare) avnd o diferen a timpilor de
propagare egal cu tp.
De la intrarea c la ieirea f sunt dou ci inversoare, c-12-11-19-f i c-1216-19-f, cu ntrzieri egale (3tp) i o cale neinversoare c-5-19-f cu ntrzierea
2tp; cile inversoare pot fi sensibilizate separat sau simultan. Condiiile de
generare a hazardului sunt (b = 1, v = 0, a = d) sau (b = 1, v = 0, d = 1, u = 0).
De la intrarea c la ieirea g sunt dou ci neinversoare, c-8-17-g i c-7-17-g, cu
ntrzieri egale (2tp) i o cale inversoare c-12-11-17-g cu ntrzierea 3tp; cile
neinversoare pot fi sensibilizate separat sau simultan. Condiiile de generare a
hazardului sunt (b = 0, a d) sau (a = 0, u = 1, b d).
Tranziiile variabilei c genereaz hazard i la ieirea h dac (a = 1, b = 1, d = 0,
v = 0); cile inversoare i neinversoare sensibilizate sunt c-10-18-h i respectiv
c-5-13-14-18-h, cu o diferen de 2tp ntre timpii de propagare.
Tranziiile variabilei d genereaz hazard la ieirea f dac (a = 0, b = 1, c
= 0, u = 0, v = 0) sau (a = 1, b = 0, c = 0, u = 0); n ambele situaii este
sensibilizat calea neinversoare d-16-19-f i calea inversoare d-3-4-11-19-f.
Diferena dintre duratele de propagare pe aceste ci este egal cu 4tp.
Ieirea g nu este afectat de hazard deoarece exist o singur cale ntre d i g.
De la intrarea d la ieirea h sunt dou ci cu inversiune reglabil, d-3-9-18-h i
d-3-4-10-18-h, i o cale inversoare d-14-18-h. Sensibilizarea acesteia din urm
implic b = 1, c = 1 i v = 0. ntruct b = 1 blocheaz calea d-3-9-18-h iar c =
1 blocheaz calea d-3-4-10-18-h, ieirea h nu este afectat de hazard ca urmare
a tranziiilor de la intrarea d.
Tranziiile variabilelor u sau v nu genereaz hazard deoarece exist cel
mult o cale de la fiecare dintre aceste intrri la fiecare dintre ieirile f, g, h.
b) Din analiza fcut la punctul a) rezult c hazardul generat la ieirile f, g
i h se datoreaz diferenelor dintre ntrzierile de propagare a cilor din
urmtoarele grupuri: (a-3-9-18-h, a-3-4-10-18-h), (b-15-19-f, b-4-11-19-f), (b4-10-18-h, b-2-9-18-h), (b-2-9-18-h, b-5-13-14-18-h), (c-12-11-19-f, c-12-1619-f, c-5-19-f), (c-8-17-g, c-7-17-g, c-12-11-17-g), (c-10-18-h, c-5-13-14-18-h)
i (d-16-19-f, d-3-4-11-19-f). Echilibrarea ntrzierilor acestor grupuri de ci
se poate face numai prin modificarea ntrzierilor corespunztoare poriunilor
marcate (bold). O soluie de eliminare a hazardului generat de tranziiile unei
139
singure variabile de intrare const n efectuarea modificrilor structurale

indicate n figura de mai jos.
Porile 7, 8 i 9 din circuitul iniial au fost nlocuite cu pori echivalente

funcional dar care au timpii de propagare 2tp iar timpul de propagare al porii
15 a fost mrit de la tp la 3tp; aceste modificri se pot realiza n tehnologiile
MOS prin micorarea dimensiunilor fizice ale tranzistoarelor din structurile
porilor logice, deci cu reducere de arie. Au fost introduse ntrzieri pe 4
conexiuni i anume: tp pe conexiunile dintre porile 3-9 i 5-19, 2tp pe
conexiunea dintre intrarea c i poarta 10, 4tp pe conexiunea dintre intrarea d i
poarta 16. Posibilitile de modificare a ntrzierilor conexiunilor sunt
dependente de tehnologia de fabricaie a circuitelor; creterea ntrzierilor se
realizeaz de obicei cu consum de arie.
Viteza maxim de operare a circuitului nu este influenat de modificrile
structurale efectuate n scopul eliminrii hazardului; ntrzierea de propagare
maxim a circuitului modificat este identic cu ntrzierea maxim a circuitului
iniial i are valoarea 6tp.
140

1. a) S se determine expresia produs de sume cu cost minim prin
metoda Quine-McCluskey pentru funcia f(a,b,c,d,e) reprezentat prin tabela
urmtoare:
b) S se implementeze funcia f utiliznd pori logice cu dou intrri i

inversoare;
c) S se implementeze funcia f cu pori de transmisie i inversoare.
2. a) S se determine expresia sum de produse cu cost minim prin

metoda Karnaugh pentru funcia g(a,b,c,d,e,u,v) definit prin tabela urmtoare:
b) S se implementeze funcia g cu pori NAND elementare i s se analizeze

dac funcionarea circuitului obinut este afectat de hazard ca urmare a
tranziiilor unei singure variabile de intrare. S se propun o soluie de
eliminare a acestui tip de hazard;
c) S se minimizeze funcia g pentru o implementare cu pori XOR (se pot
utiliza i pori AND, OR, NOT) i s se deseneze schema circuitului;
d) S se analizeze dac tranziiile simultane ale variabilelor b i e genereaz
hazard la ieirea circuitului obinut la punctul c).
141
3. a) S se minimizeze sistemul de funcii K, L, M, N definit cu ajutorul

tabelelor din figura urmtoare; variabilele a, b, c, d, e, f sunt independente.
b) S se implementeze sistemul de funcii K, L, M, N utiliznd pori AND,

NAND, OR, NOR, NOT, XOR, XNOR;
c) Considernd c toate porile din structura circuitului determinat la punctul b)
au timpul de propagare egal cu tp cu excepia porilor XOR-XNOR a cror timp
de propagare este 2tp, s se analizeze dac tranziiile variabilei d genereaz
hazard la vreuna dintre ieirile K, L, M, N;
d) S se analizeze dac tranziiile simultane ale variabilelor a i e sunt
generatoare de hazard cnd intrrile b, c, d i f sunt fixate la valorile 0, 1, 0 i
respectiv 1;
e) S se echilibreze toate cile dintre intrrile a, b, c, d, e, f i ieirile K, L, M,
N fr s se micoreze viteza maxim de operare a circuitului.
142
4. S se minimizeze i s se implementeze cu pori de transmisie i

inversoare sistemul de funcii P, Q, R definit n continuare; variabilele a, b, c,
d, e sunt independente.
P = J(0,2,3,5,6,8,11,17,19,27,31)J*(1,14,21,23,30)
143
Cap.3 CLASE DE CIRCUITE LOGICE COMBINAIONALE
Circuitele integrate digitale cu complexitate mare, numite i sisteme

digitale, conin n structura lor un numr foarte mare de tranzistoare. Proiectarea
unui circuit format din sute de mii sau milioane de tranzistoare este posibil
numai printr-o abordare funcional i structural ierarhic. Astfel, un sistem se
obine prin interconectarea mai multor pri sau subsisteme, bine definite
funcional i structural; la rndul lor subsistemele sunt obinute prin
interconectarea unor blocuri .a.m.d. Aceast partiionare se continu pn
cnd se obin componente cu dimensiuni rezonabile, care pot fi eficient
modelate, sintetizate, optimizate, analizate etc. n acest capitol sunt prezentate
blocuri combinaionale care stau la baza construirii structurilor ierarhice.
3.1 Convertoare de cod

Informaiile pot fi reprezentate binar n diferite coduri. Reprezentarea
dintr-un anumit cod poate fi prelucrat astfel nct s se obin o reprezentare
ntr-un alt cod. Circuitele care realizeaz acest tip de operaie se numesc
convertoare de cod; dou exemple sunt prezentate n acest paragraf.
n fig.3.1 este descris funcionarea circuitului care face conversia de la
codul 8421 la codul 84-2-1.
Fig.3.1 Convertor de cod 8421/84-2-1
144
Cap.3 Clase de circuite logice combinaionale
Convertorul de cod 8421/84-2-1 este un circuit combinaional care

implementeaz un sistem de 4 funcii incomplet definite x, y, v i w care depind
de variabilele a, b, c i d. Minimizarea acestui sistem de funcii este prezentat
n fig.3.2.
Figura 3.2
Gruprile efectuate n aceste tabele determin urmtoarele expresii logice:
G1
G2
x = (a + c + d)(a + b)
G3
G4
G5
y = (a
+ c + b d )(a + c + b d )(b
+ c ) = (c + b d ) bc
G6 G7
v = c d + cd = c d
G8
w=d
Sistemul de funcii 3.1 este implementat de circuitul din fig.3.3.
Fig.3.3 Implementarea convertorului 8421/84-2-1
(3.1)
145
n fig.3.4 este descris funcionarea circuitului care face conversia de la

codul 2 din 5 la codul exces 3.
Fig.3.4 Convertor de cod 2-din-5/exces 3

Minimizarea sistemului de funcii incomplet definite x, y, v, w este prezentat
n fig.3.5. Spaiile libere din tabelele de adevr conin valori indiferente.
Figura 3.5
Convertorul de cod 2-din-5/exces 3 este descris de relaiile 3.2 i este
146
implementat de circuitul din fig.3.6.

G1 G2
x =d + e + a
G3 G4
c = bc + a + b + c
y = bc + a b
G5 G6 G7
v = ac + be + c d
(3.2)
G8 G9
+ ad = a + b + d + ad
w =ab d
Fig.3.6 Implementarea convertorului 2-din-5/exces 3
3.2 Codificatoare-decodificatoare
Codificatoarele sunt circuite combinaionale care au 2n intrri (sau mai
puine) i n ieiri; dac o singur intrare a circuitului este activ la un moment
dat atunci aceast intrare este indicat prin intermediul unei combinaii de n
bii de ieire numit adres. O intrare este considerat activ dac are o anumit
147
valoare logic valid v 0 {0, 1} i inactiv dac are valoarea v. n fig.3.7a, b

sunt desenate simbolurile grafice pentru codificatoarele cu intrri active pe
nivelul 1 logic i respectiv cu intrri active pe 0 logic.
Fig.3.7 Simboluri pentru codificatoare de adres

Tabela de funcionare a unui codificator de adres cu intrri active pe nivelul
0 logic este reprezentat n fig.3.8; echivalentul zecimal al adresei A1A0 este
egal cu indicele intrrii active. Funciile A1 i A0 sunt incomplet specificate.
I3
1
1
1
0
I2
1
1
0
1
I1
1
0
1
1
I0 A1 A0
0
0
0
1
0
1
1
1
0
1
1
1
A1 = I3 + I2
A0 = I3 + I1
Figura 3.8
Expresiile ieirilor A1 i A0 au fost determinate n mod direct pe baza tabelei;

astfel, A1 are valoarea 1 numai dac este activ fie intrarea I3 fie intrarea I2. n
funcionarea acestui codificator exist ambiguiti; indicaia A1A0 nu este
corect dac nici o intrare nu este activ sau dac sunt active simultan mai
multe intrri. De exemplu, cnd toate cele 4 intrri sunt inactive rezult A1A0
= 00; dac sunt active simultan intrrile I2 i I1 rezult A1A0 = 11.
O funcionare fr ambiguiti se obine n cazul codificatorului de adres
cu prioritate. Circuitul are o ieire suplimentar prin care se indic dac este
activ cel puin o intrare sau dac toate intrrile sunt inactive. Cnd mai multe
intrri sunt active simultan circuitul genereaz adresa intrrii active care are
prioritatea cea mai mare; se consider c prioritatea unei intrri este egal cu
indicele acesteia. Tabela de funcionare i simbolul unui codificator de adres
cu prioritate, cu 4 intrri active pe nivelul 0, sunt reprezentate n figura 3.9.
148
Funcionarea codificatorului poate fi blocat sau validat cu ajutorul intrrii de

autorizare notat Enable; blocarea este determinat de Enable = 0 i n aceast
situaie toate ieirile circuitului sunt deconectate, adic sunt puse n starea de
nalt impedan notat Z4. Ieirea notat AI (Active Input) indic existena sau
absena intrrilor active atunci cnd este autorizat funcionarea codificatorului.
Fig.3.9 Codificator de adres cu prioritate

Deconectarea ieirilor poate fi realizat cu pori de transmisie. Expresiile logice
care descriu funcionarea codificatorului din fig.3.9 cnd Enable = 1 sunt:
AI = I3 I2 I1 I0
A1 = I3 + I3 I2 = I3 + I2
A0 = I3 + I3 I2 I1 = I3 + I2 I1
O implementare a acestui codificator este reprezentat n fig.3.10.
Figura 3.10
(3.3)
149
Decodificatoarele sunt circuite combinaionale care activeaz una sau mai

multe ieiri n funcie de codul aplicat la intrri. Sunt prezentate n continuare
trei tipuri de decodificatoare.
Decodificatoarele de adres reprezentate prin simbolurile din fig.3.11a,
b sunt numite i decodificatoare 1-din-2n deoarece activeaz o singur ieire.
Aceste circuite realizeaz funcia invers codificatoarelor de adres. Valorile
logice aplicate la cele n intrri, marcate cu cifrele zecimale 0, 1, 2, ..., n - 1,
constituie adresa care este decodificat; adresa An-1...A1A0 determin activarea
ieirii marcate cu cifra k, n conformitate cu relaia k(10) = An-1...A1A0(2).
Figura 3.11
Decodificatorul din fig.3.11a genereaz toi mintermenii de n variabile
Y0 = A
n-1...A
1A
0, Y1 = A
n-1...A
1A0, ..., Y2n 1 = An-1...A1A0
iar decodificatorul din figura 3.11b genereaz toi maxtermenii de n variabile
0, ..., Y2n 1 = A
n-1 +...+ A
1 + A
0.
Y0 = An-1 +... + A1 + A0, Y0 = An-1 +... + A1 + A
Tabela de funcionare a unui decodificator 1-din-4 cu ieiri active pe nivelul
logic 1 i cu intrare de autorizare activ pe nivelul 0 este prezentat n fig.3.12.
Figura 3.12
150
Cnd Enable = 1 funcionarea decodificatorului este blocat; n aceast situaie

toate ieirile sunt inactive. Structura circuitului la nivel de poart logic este
reprezentat n fig.3.13.
Fig.3.13 Implementare a decodificatorului 1-din-4

Decodificatorul 1-din-4 cu intrare de autorizare poate fi expandat adic
dou sau mai multe astfel de circuite pot fi conectate astfel nct s se obin un
decodificator 1-din-2n, cu sau fr intrare de autorizare. n fig.3.14 i 3.15 sunt
desenate schemele de expandare a decodificatorului 1-din-4 pentru a obine un
decodificator 1-din-8 fr intrare de autorizare i respectiv cu intrare de
autorizare.
Figura 3.14
Blocul CLC din fig.3.14 este descris de relaiile a = A
2, b = A2, c = A1, d = A1,
e = A0 i f = A0, deduse n mod direct prin comparaii n tabelele de adevr.
151
Figura 3.15
Decodificatoarele 1-din-2n pot fi considerate convertoare de cod binar/zecimal.
Un alt tip de decodificator este decodificatorul BCD-zecimal; acesta poate
fi privit ca decodificator de adres modificat (decodificator 1-din-10) sau
convertor de cod BCD/zecimal. Tabela de funcionare i simbolul grafic al unui
decodificator BCD-zecimal cu ieiri active pe nivelul logic 0 sunt prezentate n
fig.3.16.
Fig.3.16 Decodificator BCD-zecimal

Intrarea cea mai semnificativ este D iar cea mai puin semnificativ este A.
Pentru oricare din cele 6 combinaii de intrare care nu reprezint coduri BCD
(1010, 1011, 1100, 1101, 1110, 1111) toate ieirile decodificatorului sunt
inactive; datele de intrare false sunt rejectate.
Un decodificator care activeaz simultan mai multe ieiri este
decodificatorul BCD-7 segmente, utilizat pentru comanda celulelor de afiare
152
cu 7 segmente. Aceste celule pot fi de tip LED (Light Emitting Diode) sau LCD
(Liquid Crystal Display); segmentele sunt notate i poziionate dup cum se
arat n fig.3.17.
Fig.3.17 Celul de afiare cu 7 segmente

Funcionarea unui decodificator BCD-7 segmente cu ieiri active pe nivelul
logic 1 este descris de tabela din fig.3.18. Circuitul are dou intrri de test
notate LT (Lamp Test) i BL (Blanking). Combinaiile de intrare care nu sunt
coduri BCD pot fi rejectate sau li se pot atribui alte semnificaii dect cifre ale
bazei 10: -, E, b, c, d, , h, n, o, u, A, C, F, H, L, P.
Figura 3.18
3.3 Multiplexoare-demultiplexoare
Multiplexoarele sunt circuite combinaionale care selecteaz una dintre
intrrile de date i o direcioneaz ctre singura ieire; selecia se realizeaz
prin intermediul unor intrri de control. Aceste circuite mai sunt numite i
selectoare. Demultiplexoarele realizeaz funcia invers a multiplexoarelor;
singura intrare de date este direcionat ctre una dintre ieirile circuitului,
153
ieire care este selectat cu ajutorul unor intrri de control sau de selecie.
Demultiplexoarele mai sunt numite i distribuitoare. Simbolurile
multiplexoarelor i demultiplexoarelor sunt desenate n fig.3.19. Intrarea de
autorizare Enable este opional.
Figura 3.19
Selecia intrrii de date Ik n cazul multiplexoarelor i respectiv a ieirii Yk n
cazul demultiplexoarelor se realizeaz dup regula k(10) = Sn-1...S1S0(2). Dac
circuitele sunt autorizate s funcioneze atunci Y = Ik i respectiv Yk = I; altfel,
toate ieirile sunt fie blocate pe un nivel logic, fie sunt puse n starea de nalt
impedan Z4.
Tabela de adevr, ecuaia de funcionare i structura unui MUX de 4 ci
sunt prezentate n fig.3.20. Blocarea funcionrii circuitului, utiliznd o
comand suplimentar de autorizare, se poate obine fie prin blocarea porii OR
fie prin blocarea porilor AND. Expresia ieirii Y reprezint o funcie logic
arbitrar, de variabile S1, S0 i ale crei valori sunt I0, I1, I2 i I3. Orice funcie
Figura 3.20
154
logic de dou variabile poate fi implementat utiliznd numai un MUX de 4

ci.
Un exemplu de implementare a unei funcii logice utiliznd un MUX de 8 ci
este ilustrat n fig.3.21.
Fig.3.21 Implementare a unei funcii logice cu MUX

Multiplexoarele pot fi expandate; o schem de conectare a 3 MUX-uri de
2 ci care este echivalent cu un MUX de 4 ci este desenat n fig.3.22.
Fig.3.22 Expandare MUX de la 2 ci la 4 ci

Structura demultiplexorului de 2 ci este reprezentat n fig.3.23.
Fig.3.23 Demultiplexoare de 2 ci
155
Se poate observa din fig.3.23b c intrarea de date I i intrarea de autorizare

Enable sunt echivalente funcional; acest lucru este independent de
dimensiunile demultiplexorului. O schem de expandare a demultiplexorului
de la 2 ci la 4 ci este desenat n fig.3.24.
Fig.3.24 Expandare DEMUX

Observaie: Demultiplexoarele pot fi utilizate ca decodificatoare de adres. n
funcie de structur, intrarea de date se fixeaz fie la 0, fie la 1 logic i are
semnificaie de intrare de autorizare; adresa care va fi decodificat se aplic la
intrrile de selecie. De asemenea, decodificatoarele de adres cu intrare de
autorizare pot fi utilizate ca demultiplexoare; intrarea de autorizare devine
intrare de date.
Multiplexoarele i demultiplexoarele prezentate pn acum sunt circuite
unidirecionale i proceseaz numai semnale digitale. Cu ajutorul porilor de
transmisie se pot obine circuite bidirecionale, care proceseaz i semnale
analogice. Mai mult, structura multiplexorului devine identic cu aceea a
demultiplexorului; un astfel de MUX sau DEMUX este numit MUX/DEMUX
analogic i are structura reprezentat n fig.3.25.
Fig.3.25 MUX/DEMUX analogic
156
Dac funcionarea decodificatorului de adres din structura MUX/DEMUX este

blocat atunci toate cele 2n-1 pori de transmisie sunt ntreruperi iar ieirile
de date ale circuitului sunt n starea de nalt impedan Z4; dac
decodificatorul este autorizat s funcioneze, atunci o singur poart de
transmisie este n stare de conducie.
3.4 Generatoare-detectoare de paritate

Paritatea unui pachet de bii, care n general are semnificaie de numr
binar sau de cuvnt al unui cod oarecare, este egal cu suma modulo 2 a biilor;
paritatea are valoarea 0(1) dac numrul de bii din pachet este par(impar).
Detectorul elementar de paritate este poarta XOR sau XNOR. Structura
detectorului de paritate este identic cu aceea a generatorului de paritate i
const dintr-o reea de pori XOR-XNOR. Un generator-detector de paritate de
4 bii este reprezentat n fig.3.26.
Fig.3.26 Generator-detector de paritate

Intrarea P (paritate) se fixeaz la 0 cnd circuitul este utilizat ca detector de
paritate a unui pachet de 4 bii, Y = C3rC2rC1rC0. Circuitul poate fi utilizat i
pentru detecia paritii cuvintelor de 5 bii, Y = C4rC3rC2rC1rC0, aplicnd la
intrarea P bitul C4; ordinea de aplicare a biilor unui cuvnt de cod la intrrile
detectorului de paritate este arbitrar deoarece operaia logic SAU EXCLUSIV
este comutativ i asociativ. De asemenea, intrarea P poate fi utilizat i pentru
expandarea circuitului.
Combinaiile de 4 bii C3C2C1C0 pot fi codificate prin adugarea unui bit de
control Y, obinut la ieirea circuitului din fig.3.26 utilizat ca generator de
paritate; toate cuvintele de cod YC3C2C1C0 au aceeai paritate P:
YrC3rC2rC1rC0 = (C3rC2rC1rC0rP)rC3rC2rC1rC0 = P.
Codurile formate numai din cuvinte care au aceeai paritate, 0 sau 1, sunt
coduri detectoare de erori. Dac la transmisia unor astfel de cuvinte de cod (fie
157
la distan, fie local ntre circuite care fac parte din acelai sistem digital) se
produc erori logice care afecteaz un numr impar de bii din cadrul aceluiai
cuvnt, atunci la recepie erorile pot fi detectate; erorile care afecteaz un
numr par de bii ai aceluiai cuvnt de cod YC3C2C1C0 nu sunt detectate. O
schem de principiu a codificrii informaiei C3C2C1C0, transmisiei i
controlului paritii la recepie este reprezentat n fig.3.27.
Figura 3.27
Dac la ieirea detectorului de paritate se obine valoarea logic v atunci n
cuvntul recepionat YC3C2C1C0 exist 1, 3 sau 5 bii eronai; dac detectorul
de paritate indic Y = v atunci cuvntul recepionat este identic cu cel transmis
ori conine 2 sau 4 erori.
3.5 Circuite de deplasare

Deplasrile sunt utilizate n special n cadrul operaiilor aritmetice;
deplasarea unui numr binar cu r ranguri spre stnga (spre cifra cea mai
semnificativ) este echivalent cu nmulirea cu 2r iar deplasarea cu r ranguri
spre dreapta (spre cifra cea mai puin semnificativ) este echivalent cu
mprirea prin 2r. De exemplu, prin deplasarea numrului 101,1(2) (= 5,5(10))
spre stnga cu 2 ranguri se obine 10110 (= 22(10)) iar prin deplasarea spre
dreapta cu 1 rang se obine 10,11 (= 2,75(10)); dac deplasarea implic un format
de reprezentare mai mare, atunci noile cifre care sunt introduse n rangurile cele
mai semnificative sau n rangurile cele mai puin semnificative au valoarea
0(L).
Circuitele de deplasare (shifters) combinaionale sunt mult mai rapide dect cele
secveniale i pot s realizeze ntr-un singur pas deplasri cu un numr arbitrar
de ranguri. Un circuit de deplasare are de obicei 2n intrri de date D2n-1...D1D0,
n+1 intrri de control a deplasrii Shift0, Shift1, ..., Shiftn i n ieiri Yn-1...Y1Y0,
158
dup cum se arat n fig.3.28. O singur intrare de control Shiftk, k = 0, 1, ..., n

este activ la un moment dat, adic are valoarea logic 1; aceast comand
determin selectarea intrrilor consecutive Dn+k-1...Dk+1Dk i conectarea lor la
ieirile circuitului:
Yn-1...Y2Y1Y0 = Dn+k-1...Dk+2Dk+1Dk .
Fig.3.28 Circuit de deplasare combinaional

Informaia care va fi procesat de ctre circuitul de deplasare este un numr
sau un cuvnt format din n bii. Acest numr se aplic fie la intrrile Dn-1...D1D0,
fie la intrrile D2n-1...Dn+1Dn; la celelalte n intrri ale circuitului se atribuie numai
valori logice 0 sau numai valori logice 1.
Circuitul de deplasare din fig.3.28 poate fi utilizat i pentru efectuarea
operaiilor de rotire sau de permutare circular a unui numr reprezentat ntrun format de n bii A = An-1...A1A0; pentru aceasta numrul A se aplic att la
intrrile mai puin semnificative ct i la intrrile mai semnificative, adic
D2n-1...Dn+1Dn = An-1...A1A0 i Dn-1...D1D0 = An-1...A1A0 .
Dac se activeaz una dintre comenzile Shift0 sau Shiftn se obine Yn-1Yn-2
...Y1Y0 = An-1An-2...A1A0. Dac Shift1 = 1 se obine Yn-1Yn-2 ...Y1Y0 = A0An1...A2A1, adic o rotire la stnga cu un rang iar dac Shiftn-1 = 1 se obine Yn-1Yn-2
...Y1Y0 = An-2An-3...A0An-1, adic o rotire la dreapta cu un rang; Shift2 = 1
determin o rotire la stnga cu dou ranguri iar Shiftn-2 = 1 determin o rotire la
dreapta cu dou ranguri .a.m.d.
n fig.3.29 este reprezentat implementarea cu pori de transmisie a unui
circuit de deplasare cu dimensiunea n = 3; implementarea se poate extinde cu
uurin la orice dimensiune. Pe baza acestei structuri se poate observa c,
independent de dimensiunea n, semnalele aplicate la intrrile de date D
traverseaz numai un singur nivel de pori de transmisie pn la ieirile Y;
viteza maxim de operare a circuitului este determinat n principal de routingul acestuia, adic de capacitile parazite ale conexiunilor.
159
Figura 3.29
3.6 Comparatoare
Aceste circuite combinaionale determin valoarea relativ a dou numere
binare: mai mic, egal sau mai mare. Fie dou numere binare ntregi i
fr semn A = An-1An-2...A1A0 i B = Bn-1Bn-2...B1B0. Compararea acestor numere
se efectueaz prin comparaii succesive ale cifrelor care au acelai rang, Ak i
Bk, ncepnd de la cifrele cele mai semnificative i continund ctre cifrele cu
rangul 0; dac An-1 Bn-1 atunci comparaia se ncheie deoarece fie A > B, fie
A < B iar dac An-1 = Bn-1 atunci se continu comparaia cu cifrele din rangul n2. Compararea biilor cu rangul k este necesar numai dac toate comparaiile
anterioare au ca rezultat valoarea egal.
Compararea a dou numere binare cu parte ntreag i parte fracionar, cu
acelai format, se efectueaz ca n cazul numerelor binare ntregi indiferent de
poziia virgulei. Acest algoritm de comparare se poate extinde i pentru
numerele binare sau codurile binare cu semn; deoarece semnul + se codific de
obicei cu 0 iar semnul - se codific cu 1 i ocup rangul cel mai semnificativ,
160
trebuie ca rezultatul comparrii semnelor s fie modificat din mai mic n mai
mare i reciproc sau s se recodifice semnele prin complementarea acestora.
Simbolul grafic i tabelele care descriu funcionarea unui comparator
numeric de 1 bit, cu ieiri active pe nivelul logic 1 i cu intrare de autorizare a
funcionrii, sunt reprezentate n fig.3.30.
Figura 3.30
Ecuaiile de funcionare ale celulei de comparare de 1 bit, determinate direct din
tabelele de mai sus, sunt reprezentate de sistemul 3.4 iar implementarea este
desenat n fig.3.31
x = EnableA
kBk
y = Enable ( A k B k + A k Bk )
(3.4)
z = EnableAkB
k
Figura 3.31
Celula de comparare de 1 bit, cu sau fr intrare de autorizare, poate fi
utilizat la construirea comparatoarelor de mai muli bii. O schem de
161
expandare general, n care sunt conectate dou comparatoare fr intrare de

autorizare, este prezentat n fig.3.32. Comparatorul COMP1 compar cei mai
semnificativi n1 bii iar comparatorul COMP2 compar cei mai puin
semnificativi n2 bii. Circuitul obinut prin aceast interconectare este un
comparator de n = n1 + n2 bii, fr intrare de autorizare; autorizarea se poate
face prin condiionarea ieirilor de ctre un semnal digital, ca n fig.3.31.
Fig.3.32 Schem de expandare a comparatoarelor

Ieirile comparatorului de n bii din figura de mai sus sunt active pe nivelul 1
logic:
- ieirea A < B se activeaz dac COMP1 indic mai mic (adic < = 1) sau
dac COMP1 indic egal i COMP2 indic mai mic;
- ieirea A = B se activeaz dac ambele comparatoare indic egal;
- ieirea A > B se activeaz dac COMP1 indic mai mare sau dac COMP1
indic egal i COMP2 indic mai mare.
Dac din schema desenat n fig.3.32 se elimin comparatorul COMP2
i se consider c cele 5 pori logice fac parte din structura comparatorului
COMP1 atunci se obine un comparator care nu mai necesit componente
exterioare pentru expandare; acest nou comparator are 3 intrri de expandare,
notate tot cu simbolurile <, = i >, la care se conecteaz ieirile cu aceleai
semnificaii din comparatorul biilor cu rangurile imediat inferioare. O schem
de expandare a mai multor comparatoare de acest fel este desenat n fig.3.33;
comparatoarele pot fi identice ca dimensiune sau diferite. La intrrile de
expandare ale comparatorului biilor care au rangurile cele mai puin
semnificative trebuie aplicate valorile < = 0, = = 1 i > = 0.
162
Figura 3.33
3.7 Sumatoare-scztoare
Sumatorul este unul dintre cele mai studiate circuite digitale. Exist mai
multe posibiliti de efectuare a adunrii numerelor binare, fiecare soluie avnd
propriul compromis arie-vitez. Scderea numerelor binare se poate efectua fie
utiliznd scztoare (aceste circuite se deosebesc de sumatoare din punct de
vedere funcional i structural), fie utiliznd sumatoare; n acest din urm caz
scderea se realizeaz prin intermediul adunrii codurilor complementare, dup
cum s-a artat n cap.1.
Subcircuitul de baz n construirea sumatoarelor este sumatorul elementar
(full adder) prezentat n fig.3.34.
Fig.3.34 Sumator elementar

Sumatorul elementar are ca intrri biii din rangul k ai operanzilor X i Y (xk i
respectiv yk) i bitul de transport (carry) ck care reprezint o depire a
formatului de 1 bit la adunarea efectuat n rangul k - 1; cele dou ieiri ale
sumatorului sunt bitul din rangul k al rezultatului adunrii (sk) i un bit de
transport ck+1 care reprezint o depire de format i care trebuie luat n
163
considerare la adunarea din rangul k + 1. Operaia efectuat de sumatorul

elementar poate fi reprezentat sub forma
xk + yk + ck = ck+1sk
n care + reprezint adunarea algebric n baza 2 iar rezultatul adunrii este
un numr binar format din dou cifre (MSB = ck+1, LSB = sk). Expresiile logice
care descriu funcionarea sumatorului elementar, n conformitate cu gruprile
efectuate n tabelele de adevr din fig.3.34, sunt:
sk = xkr ykr ck
(3.5)
ck+1 = xk yk + xk ck + yk ck = xk yk + (xk + yk )ck

O implementare a sumatorului elementar este reprezentat n fig.3.35 (s-a
utilizat expresia x k y k = x k y k + x k + y k ).
Fig.3.35 Structura sumatorului elementar

Tabelele de adevr care descriu funcionarea unui scztor elementar (full
subtractor) sunt reprezentate n fig.3.36. Scztorul elementar are ca intrri biii
din rangul k ai operanzilor X i Y (xk i respectiv yk) i bitul de mprumut
(borrow) bk care reprezint o depire a formatului de 1 bit la scderea efectuat
164
n rangul k - 1; cele dou ieiri ale scztorului sunt bitul din rangul k al
rezultatului scderii (dk) i un bit de mprumut bk+1 care reprezint o depire de
format i care trebuie luat n considerare la scderea din rangul k + 1. Operaia
efectuat de scztorul elementar poate fi reprezentat sub forma
xk - yk - bk = bk+1dk
n care - reprezint scderea algebric n baza 2 iar rezultatul scderii este un
numr binar format din dou cifre (MSB = bk+1, LSB = dk).
Fig.3.36 Scztor elementar

Expresiile logice care descriu funcionarea scztorului elementar, n
conformitate cu gruprile efectuate n tabelele de adevr din fig.3.36, sunt:
dk = xkr ykr bk
(3.6)
bk+1 = x k yk + x kbk + yk bk = xk yk + (xk + yk )bk

Structura scztorului elementar este asemntoare cu aceea a sumatorului
elementar; funciile sk i dk sunt identice iar expresia logic a mprumutului bk+1
se poate obine din expresia transportului ck+1 prin complementarea variabilei
xk. Sistemul 3.6 poate fi rescris sub urmtoarea form echivalent:
dk = (xkr yk)r bk
(3.7)
bk+1 = x k yk + x kbk + yk bk = xk yk + (xk + yk )bk

Aceste relaii indic una dintre posibilitile de modificare a structurii
reprezentate n fig.3.35 pentru a obine o structur de scztor elementar;
circuitul modificat este desenat n fig.3.37.
165
Fig.3.37 Structura scztorului elementar

O celul mixt sumator/scztor elementar este prezentat n fig.3.38;
operaia este selectat cu ajutorul intrrii de control notat op (adunare dac op
= 0 i scdere dac op = 1).
Fig.3.38 Sumator/scztor elementar

Funcia logic realizat la ieirea de transport/mprumut a circuitului poate fi
reprezentat sub forma:
vk+1 = yk (xkr ukr op) + uk (xkr op)
(3.8)
166
O implementare a celulei sumator/scztor elementar pe baza relaiei 3.8 este

Fig.3.39 Implementare a celulei sumator/scztor elementar

O alt variant de implementare a celulei sumator/scztor este desenat n
fig.3.40 i reprezint o combinare a schemelor de sumator i de scztor din
figurile 3.35 i 3.37. Porile 1 i 2 au inversiunea controlat de variabila op.
Fig.3.40 Sumator/scztor elementar
167
3.7.1 Sumatoare-scztoare binare cu transport-mprumut succesiv

Sumatoare, scztoare sau sumatoare-scztoare de n bii se pot obine
printr-o simpl interconectare a n celule elementare dup cum se arat n
fig.3.41. Denumirea de transport/mprumut succesiv reflect modul de
propagare a transportului sau mprumutului prin toate celulele circuitului, de la
celula 0 la celula n - 1; considernd c operanzii X, Y i transportul
(mprumutul) de intrare
Figura 3.41
168
c0 (b0) se aplic simultan la intrrile circuitelor din fig.3.41, atunci la ieirile

celulelor sunt disponibile rezultatele dup un regim tranzitoriu care crete n
durat proporional cu rangul celulelor.
Fie un sumator de n bii compus din celule elementare identice cu aceea
reprezentat n fig.3.35; se consider c toate porile din structura acestei celule
au ntrzierea tp cu excepia porii XOR a crei ntrziere este 2tp. n tabela din
fig.3.42 sunt calculate valorile ntrzierilor (n raport cu momentul de aplicare
a operanzilor X, Y i transportului de intrare c0) dup care sunt disponibile
rezultatele de la ieirile celulelor.
ieire
s0
c1
s1
c2
s2
c3
s3
c4
s4
c5
.
.
.
sn-1
cn
ntrziere
5tp
3tp
5tp
5tp
7tp
7tp
9tp
9tp
11tp
11tp
.
.
.
[5 + 2(n-2)]tp, n > 1
[3 + 2(n-1)]tp, n > 0
Fig.3.42 ntrzierile sumatorului cu transport succesiv

Calea critic din punct de vedere a vitezei de operare este calea de propagare
a transportului c0-c1-c2-c3-...-cn.
Rezultate asemntoare cu acelea din fig.3.42 se obin i n cazurile
scztorului cu mprumut succesiv i circuitului mixt sumator-scztor cu
transport-mprumut succesiv, pentru orice implementare a celulelor elementare
de baz.
Dezavantajul major al circuitelor din fig.3.41 const n reducerea vitezei
de operare odat cu creterea dimensiunilor acestora (adic cu mrirea
numrului de celule elementare care compun circuitele). Avantajele circuitelor
169
din fig.3.41 sunt urmtoarele:

- proiectarea implic un efort redus de calcul;
- aria ocupat este mic n raport cu alte arhitecturi de sumatoare, scztoare sau
sumatoare-scztoare;
- testarea sau verificarea funcionrii este simpl i eficient (aceast
proprietate va fi demonstrat n cap.5).
Creterea vitezei de operare a sumatoarelor/scztoarelor se poate realiza
prin modificarea modului de propagare a transportului/mprumutului, adic de
interconectare a celulelor elementare; prin aceasta se mrete aria ocupat pe
chip. Trei tipuri de sumatoare binare, mai rapide dect cel cu transport succesiv,
sunt prezentate n paragrafele urmtoare (aceste tehnici de cretere a vitezei se
aplic i scztoarelor sau circuitelor mixte sumator-scztor).
3.7.2 Sumatoare binare cu transport anticipat
La adunarea xk + yk + ck efectuat n rangul k apare transport ctre rangul
k + 1 (adic ck+1 = 1) n urmtoarele dou situaii:
1) xk = yk = 1;
n acest caz transportul ck+1 = 1 este generat local, de ctre celula de rangul k,
indiferent de valoarea transportului ck de la intrarea acesteia.
2) xk yk i ck = 1 (sau xk + yk = 1 i ck = 1).
n acest caz transportul ck+1 = 1 apare datorit propagrii transportului ck = 1
prin sumatorul elementar de rangul k.
Fie Gk = xk yk i Pk = xk + yk funcia de generare i respectiv funcia de
propagare a transportului corespunztoare celulei cu rangul k. Sistemul 3.5 care
descrie funcionarea sumatorului elementar poate fi rescris sub forma:
sk = xkr ykr ck
(3.9)
ck+1 = Gk + Pk ck
Structura unui sumator de n bii cu transport anticipat este desenat n fig.3.43.
Fig.3.43 Sumator cu transport anticipat
170
Fiecare celul elementar din structura sumatorului de n bii cu transport

anticipat calculeaz valorile a trei funcii logice i anume bitul sum cu
rangul corespunztor poziiei celulei sk, funcia de generare a transportului Gk
i funcia de propagare a transportului Pk. Cu excepia celulei de rang 0, toate
celulele sumatorului au la intrarea lor de transport valori determinate de ctre
blocul GTA; acesta trebuie s determine simultan toate transporturile c1, c2, ...,
cn-1, cn, sarcin posibil de realizat deoarece toate celulele furnizeaz simultan
valorile Gk , Pk. Structura unei celule elementare din cadrul sumatorului cu
transport anticipat este mai simpl dect a celei din fig.3.35 i este desenat n
fig.3.44.
Figura 3.44
Structura blocului GTA se determin cu ajutorul relaiei ck+1 = Gk + Pk ck (a
doua din sistemul 3.9) astfel:
c1 = G0 + P0c0
c2 = G1 + P1(G0 + P0c0) = G1 + P1G0 + P1P0c0
(3.10)
c3 = G2 + P2(G1 + P1G0 + P1P0c0) = G2 + P2G1 + P2P1G0 + P2P1P0c0
c4 = G3 + P3(G2 + P2G1 + P2P1G0 + P2P1P0c0) = G3 + P3G2 + P3P2G1 +
+ P3P2P1G0 + P3P2P1P0c0
etc.
171
Cele 4 expresii logice calculate n sistemul 3.10 pot fi realizate cu subcircuite

compuse din dou nivele de pori elementare, dac se accept faptul c o poart
logic AND sau OR cu 5 intrri mai este nc elementar (noiunea de poart
logic elementar implic o limitare asupra numrului de intrri dup cum se
va arta n cap.4). n ipoteza simplificatoare c toate porile elementare au
ntrzierea de propagare egal cu tp, transporturile c1 c4 au valorile disponibile
dup o ntrziere egal cu 3tp fa de momentul de aplicare la intrrile
sumatorului a operanzilor X, Y i transportului c0 (o ntrziere egal cu tp este
introdus de celulele elementare care determin valorile G, P i o ntrziere
egal cu 2tp este introdus de GTA). Dac ntrzierea porii XOR este 2tp atunci
fiecare dintre rezultatele s0 s3 sunt disponibile la ieirile sumatorului dup o
ntrziere egal cu 5tp. Transporturile c5, c6, c7, ... nu pot fi determinate cu
subcircuite compuse numai din dou nivele de pori elementare; aceasta
nseamn ca rezultatele s4, s5, s6, ... vor fi disponibile dup ntrzieri mai mari
dect 5tp.
De obicei se realizeaz sumatoare cu transport anticipat de 4 bii. Acestea
pot fi interconectate la rndul lor n dou moduri pentru a obine sumatoare cu
dimensiuni mai mari; ambele tipuri de sumatoare sunt mai rapide dect cele cu
transport succesiv.
Cea mai simpl schem de expandare este prezentat n fig.3.45. Acest mod de
interconectare este identic cu acela utilizat pentru obinerea sumatoarelor cu
Fig.3.45 Expandarea serie a sumatorului de 4 bii cu transport anticipat
172
transport succesiv i este cel mai folosit deoarece reeaua de interconexiuni este
mai simpl de proiectat i ocup arie mai mic.
Al doilea mod de expandare a sumatorului cu transport anticipat const n
utilizarea mai multor nivele de anticipare a transportului; interconectarea
sumatoarelor de 4 bii se face dup principiul ilustrat n fig.3.43 pentru
sumatoare elementare. O schem de expandare cu dou nivele de anticipare a
transportului este desenat n fig.3.46; cele 5 blocuri GTA sunt identice.
Fig.3.46 Sumator de 16 bii cu dou nivele de anticipare a transportului
173
n locul transportului c4 blocurile GTA din fig.3.46 calculeaz funciile

G4 = G3 + P3G2 + P3P2G1 + P3P2P1G0
P4 = P3P2P1P0
(3.11)
n schema de expandare din fig.3.45 transporturile c1 c4 au valorile

disponibile dup o ntrziere egal cu 3tp (fa de momentul de aplicare la
intrrile sumatorului a operanzilor X, Y i transportului c0) iar transporturile c5,
c6, c7, cout au valorile disponibile dup o ntrziere egal cu 5tp; ntrzierile
rezultatelor s0 s4 sunt egale cu 5tp iar cele ale rezultatelor s5, s6, s7 sunt egale
cu 7tp. Dac un al treilea sumator de 4 bii cu transport anticipat se adug n
lanul din fig.3.45 atunci rezultatul s8 se obine dup 7tp iar s9, s10, s11 se obin
cu ntrzierea 9tp; fiecare nou sumator de 4 bii adugat determin o cretere a
ntrzierii cu 2tp. Un sumator de 4n bii construit dup modelul din fig.3.45
calculeaz cei mai semnificativi 3 bii cu ntrzierea (5 + 2n)tp i este de
aproximativ 4 ori mai rapid dect un sumator de 4n bii cu transport succesiv;
cei mai semnificativi 2 bii ai acestuia din urm sunt disponibili dup (1 + 8n)tp.
Rezultatele s0 s3 ale sumatorului din fig.3.46 se obin dup 5tp iar s4
s15 se obin dup 7tp. Fiecare nivel de anticipare a transportului introduce o
ntrziere a rezultatelor egal cu 2tp ns dimensiunile sumatorului se mresc de
4 ori cu fiecare nou nivel de anticipare. Un sumator cu 3 nivele de anticipare a
transportului (sau 3 nivele de GTA) este un sumator de 64 de bii i se obine
prin conectarea a 4 sumatoare identice cu acela din fig.3.46 la un nou GTA;
viteza de operare a acestuia este de aproximativ 14 ori mai mare dect aceea a
sumatorului de 64 de bii cu transport succesiv (129tp/9tp 14,33).
Sumatorul cu transport anticipat de 4 bii reprezentat n fig.3.43 i
sumatoarele obinute prin expandarea acestuia dup schemele din fig.3.45 i
3.46 au ci critice diferite i mai scurte fa de cele ale sumatoarelor cu
transport succesiv corespondente ca dimensiuni.
3.7.3 Sumatoare binare cu transport n salt
Un sumator cu transport n salt se obine prin partiionarea unui sumator
cu transport succesiv n sumatoare cu dimensiuni mai mici (nu neaprat egale
ntre ele) i adugarea unor subcircuite care s determine, atunci cnd este
posibil, valorile de la ieirile de transport ale acestor sumatoare mult mai
devreme n comparaie cu propagarea succesiv. Pentru aceasta fiecare sumator
elementar trebuie s implementeze funciile sk , ck+1 i funcia de propagare a
transportului Pk = xkr yk; aceast ultim funcie este realizat implicit de ctre
orice sumator elementar i nu necesit dect adugarea unei singure conexiuni
ntr-o structur ca aceea desenat n fig.3.35 sau chiar n blocul descris
funcional n fig.3.34, indiferent de implementare. Sumatorul elementar din
fig.3.47 este obinut din cel reprezentat n fig.3.35.
174
Figura 3.47
Observaie: Pentru celula din rangul k a unui sumator cu transport anticipat,
sistemele de funcii
i
Gk = xk yk
Gk = xk yk
Pk = xk + yk
Pk = xkr yk
sunt echivalente deoarece ck+1 = xk yk + (xk + yk )ck = xk yk + (xkr yk )ck. Funcia
de propagare Pk = xk + yk nu exclude generarea local a transportului, adic
dac Pk = 1 atunci este posibil ca Gk = 1. Funcia de propagare Pk = xkr yk
exclude generarea local a transportului, adic dac Pk = 1 atunci Gk = 0.
Structura unui sumator cu transport n salt este desenat n fig.3.48.
Sumatorul iniial, cu transport succesiv, este mprit n sumatoare de m bii.
Dac toate ieirile Pk ale unui sumator j au valoarea logic 1, situaie care
apare numai cnd xk yk k = jm,..., (j+1)m-1, atunci c(j+1) m = cjm . n acest caz
chiar dac sumatorul j determin valoarea c(j+1)m prin propagare succesiv a
transportului cjm, operaie care dureaz 2mtp, la intrarea de transport a
sumatorului j+1 se aplic valoarea corect cjm mai repede, prin conexiunea de
bypass care leag intrrile de transport ale sumatoarelor j i j+1 prin MUXj;
legtura dintre ieirea de transport din j i intrarea de transport n j+1 se
ntrerupe la nivelul multiplexorului MUXj.
175
Fig.3.48 Sumator cu transport n salt

Dac porile AND din fig.3.48 sunt elementare i au timpul de propagare egal
cu tp iar multiplexoarele sunt construite din pori de transmisie i inversoare,
atunci toate conexiunile de bypass sunt realizate simultan dup o ntrziere
egal cu 5tp fa de momentul de aplicare a operanzilor X, Y i transportului cin
(sunt realizate conexiuni de bypass numai acolo unde sunt ndeplinite condiiile,
adic unde o poart AND are la ieire nivelul 1 logic).
Calea de propagare a transportului care traverseaz toate sumatoarele
elementare din structura circuitului din fig.3.48 nu mai este o cale critic din
punct de vedere a vitezei de operare; aceast cale este numit cale de propagare
fals. Cea mai lung cale de propagare din structura sumatorului cu transport
n salt pornete de la intrrile x0, y0, traverseaz succesiv celulele sumatorului
0, apoi toate multiplexoarele i conexiunile de bypass care unteaz
sumatoarele intermediare i n final traverseaz toate celulele ultimului sumator;
ieirea acestei ci este sn-1. Calea cea mai lung (x0, y0)-MUX0-MUX1-...-sn-1
menionat mai sus este o cale de propagare efectiv atunci cnd operanzii X i
Y ndeplinesc urmtoarele condiii:
1) x0 = y0 = 1;
2) xk yk k = 1, 2, 3, ..., (n-2);
3) xn-1 = yn-1.
176
Dac se aproximeaz cu 2tp ntrzierea fiecrei conexiuni de bypass, care leag

printr-un MUX de dou ci intrrile de transport a dou sumatoare consecutive
de m bii, atunci ntrzierea aproximativ a cii critice (x0, y0) ... sn-1 este
Tp(m) = 4mtp + 2(n/m - 2)tp.
(3.12)
ntrzierea prin sumatorul 0 este egal cu 2mtp; dac m > 2 atunci la momentul
2mtp toate cile de bypass sunt deja activate sau realizate. Viteza de operare
a sumatorului cu transport n salt depinde de modul de partiionare a
sumatorului de n bii cu transport succesiv n sumatoare cu dimensiuni mai
mici; numrul m poate s aib valorile 1, 2, ..., n. Se poate determina o valoare
optim pentru m din punct de vedere a vitezei de operare, pe baza relaiei 3.12.
Valoarea minim a timpului de propagare Tp este dat de soluia ecuaiei Tp(m)
= 0 (Tp(m) este derivata de ordinul 1 a funciei Tp(m)):
Tp(m) = (4 - 2n/m2)tp = 0 Y mopt = (n/2)0,5
(3.13)
nlocuind valoarea mopt n relaia 3.12 se obine:

Tp min = 4( 2n 1) tp
(3.14)
n cazul particular n = 32 se obin valorile mopt = 4 i Tp min = 28tp. Timpul de

propagarea corespunztor cii critice a sumatorului cu transport succesiv de 32
de bii are valoarea 65tp (conform tabelei din fig.3.42), ceea ce nseamn c prin
tehnica de untare utilizat la construirea sumatoarelor cu transport n salt s-a
mrit viteza de operare de aproximativ 65/28 2,32 ori.
3.7.4 Sumatoare binare cu transport selectat

Tehnica de selecie a transportului const n partiionarea unui sumator
de n bii cu transport succesiv n sumatoare de m bii i efectuarea adunrii n
fiecare grup de m bii (cu excepia grupului cel mai puin semnificativ) n dou
variante paralele: cu valoarea transportului de intrare egal cu 0 i respectiv
egal cu 1; aceasta implic o cretere de cel puin dou ori a complexitii unui
sumator cu transport selectat de n bii fa de cel iniial cu transport succesiv
de n bii. Toate sumatoarele de m bii cu transport succesiv care alctuiesc
sumatorul de n bii cu transport selectat opereaz simultan. La nivelul tuturor
grupurilor de m bii sunt disponibile att rezultatele corecte ct i cele
greite cu aceeai ntrziere, egal cu (2m+1)tp n raport cu momentul de
aplicare a operanzilor X, Y i transportului de intrare cin. Selectarea rezultatelor
corecte se face succesiv, ncepnd de la sumatorul cel mai puin semnificativ i
continund ctre perechea de sumatoare cea mai semnificativ; valoarea corect
a transportului de la ieirea unei perechi de sumatoare j decide care sunt
rezultatele corecte dintre acelea calculate de perechea de sumatoare j+1.
177
Structura unui sumator cu transport selectat este desenat n fig.3.49.
Fig.3.49 Sumator cu transport selectat

Blocurile MUX jS sunt compuse din m multiplexoare de dou ci, a cror
intrri de selecie sunt conectate mpreun i comandate de ieirea de transport
a unuia dintre sumatoarele perechii j-1, prin calea selectat n multiplexorul de
dou ci MUX (j-1)C; face o excepie intrarea de selecie a blocului MUX 1S,
care este controlat direct de ctre ieirea de transport a sumatorului 0. Pentru
a reduce fanout-ul ieirilor de transport ale sumatoarelor de m bii din fig.3.49
i implicit pentru a micora ntrzierile de propagare cauzate de fanout, nainte
de intrrile Sel ale blocurilor MUX jS trebuie introduse buffere de putere (pori
neinversoare); acestea nu sunt reprezentate n fig.3.49. Calea critic n structura
sumatorului cu transport selectat traverseaz succesiv toate celulele sumatorului
178
0, de la intrrile (x0, y0) la ieirea de transport cm i continu cu linia de selecie

a transporturilor compus din multiplexoarele MUX 1C, MUX 2C, MUX 3C,
..., MUX (n/m-1)C. Dac se aproximeaz cu 2tp ntrzierea adugat de fiecare
dintre aceste multiplexoare, ca n cazul sumatorului cu transport n salt, atunci
ntrzierea aproximativ a cii critice este
Tp(m) = (2m+1)tp + 2(n/m - 1)tp.
(3.15)
Valoarea optim a numrului m 0 {1, 2, 3, ..., n} este soluia ecuaiei

Tp(m) = (2 - 2n/m2)tp = 0 Y mopt = n0,5
(3.16)
iar timpul de propagare pe calea critic are valoarea minim

Tp min = ( 4 n 1) tp
(3.17)
n cazul particular n = 64 se obin valorile mopt = 8 i Tp min = 33tp. Calea de

propagare critic a unui sumator cu transport succesiv de 64 bii are o ntrziere
egal cu 129tp, ceea ce nseamn c prin tehnica de selecie a transportului s-a
mrit viteza de operare de aproximativ 129/33 3,9 ori.
Aprecierile cantitative prezentate pentru sumatoarele descrise n
paragrafele anterioare (cu transport succesiv, anticipat, n salt i respectiv
selectat) au un grad mare de aproximare i sunt mai mult orientative; evaluarea
vitezei de operare este pesimist n cazul sumatoarelor cu transport n salt i cu
transport selectat i foarte optimist n cazul sumatorului cu transport anticipat
(nu s-au luat n considerare fanout-ul i ntrzierile reelelor de interconexiuni).
Exist dou posibiliti de cretere a vitezei sumatoarelor cu transport n
salt sau selectat. O modalitate const n reducerea ntrzierilor conexiunilor i
multiplexoarelor situate pe cile critice de propagare; aceasta se poate obine
prin creterea dimensiunilor acestor componente de circuit i poziionarea lor
adecvat. Astfel, dac ntrzierile multiplexoarelor i conexiunilor asociate se
reduc de la 2tp la tp atunci relaiile 3.12, 3.13, 3.14 i respectiv 3.15, 3.16, 3.17
devin:
Tp(m) = 4mtp + (n/m - 2)tp
Tp(m) = (4 - n/m2)tp = 0 Y mopt = n0,5/2
(3.18)
Tp min = ( 4 n 2) tp
Tp(m) = (2m+1)tp + (n/m - 1)tp
Tp(m) = (2 - n/m2)tp = 0 Y mopt = (n/2)0,5
Tp min = 2 2n tp
(3.19)
179
n cazul particular n = 32 ntrzierea pe calea critic a sumatorului cu transport

n salt este Tp min 21tp iar viteza de operare crete fa de sumatorul de 32 bii
cu transport succesiv de 65/21 3,1 ori (fa de 2,32 ori, ct a fost nainte de
reducerea ntrzierii cii critice).
n cazul particular n = 64 ntrzierea pe calea critic a sumatorului cu transport
selectat este Tp min 23tp iar viteza de operare crete fa de sumatorul de 64 bii
cu transport succesiv de 129/23 5,6 ori (fa de 3,9 ori, ct a fost nainte de
reducerea ntrzierii cii critice).
O alt metod de cretere a vitezei de operare a sumatoarelor cu transport
n salt sau selectat este partiionarea neuniform a unui sumator de n bii cu
transport succesiv (i aplicarea tehnicilor de untare sau de selecie a
transportului).
O cale de propagare a transportului ntr-un sumator de n bii cu transport n
salt traverseaz succesiv celulele din cel mult dou sumatoare componente. O
partiionare mai eficient dect cea uniform este una n care primul i ultimul
sumator au dimensiuni mai mici iar sumatoarele intermediare cresc progresiv
n dimensiune pe msur ce se deprteaz de extremitile lanului de
sumatoare. Dac se consider c ntrzierea unei conexiuni de bypass este egal
cu 2tp atunci partiionarea 0(3bii), 1(4bii), 2(5bii), 3(6bii), 4(5bii),
5(4bii), 6(3bii), 7(2bii) a unui sumator de 32 de bii determin n structura
sumatorului cu transport n salt mai multe ci care au ntrziere maxim egal
cu 22tp. Aceste ci sunt critice i traverseaz toate celulele sumatoarelor (0,
7), sau (0, 6), sau (0, 5), sau (0, 4), sau (0, 3), sau (1, 7), sau (1, 6),
sau (1, 5), sau (1, 4), sau (1, 3), sau (2, 7), sau (2, 6), sau (2, 5), sau
(2, 4), sau (2, 3), sau (3, 7), sau (3, 6), sau (3, 5), sau (3, 4); intrrile
i ieirile cilor critice sunt intrrile xk , yk n celula cea mai puin semnificativ
a primului sumator i respectiv ieirea sk din celula cea mai semnificativ a celui
de-al doilea sumator. O cale critic este o cale de propagare efectiv dac:
- xk = yk = 1 (intrrile n celula cea mai puin semnificativ a primului sumator);
- xq = yq (intrrile n celula cea mai semnificativ a celui de-al doilea sumator);
- xr yr r = (k+1), (k+2), ..., (q-1).
Partiionarea menionat mai sus determin o cretere a vitezei de operare fa
de sumatorul de 32 bii cu transport succesiv de 65/22 2,95 ori, aproximativ
egal cu creterea obinut prin reducerea ntrzierilor conexiunilor de bypass
de la 2tp la tp.
Partiionarea cea mai eficient a unui sumator de n bii n vederea creterii
vitezei de operare prin tehnica de selecie a transportului se poate deduce pe
baza schemei cu partiionare uniform reprezentat n fig.3.49. Se consider c
ntrzierea introdus de un multiplexor de dou ci MUX jC din linia de selecie
a transportului este egal cu 2tp. Dac 0 este un sumator de m bii atunci
selecia cii corecte prin MUX 1C este realizat cu ntrzierea (2m + 3)tp fa
de momentul de aplicare a operanzilor X, Y i transportului de intrare cin. La
180
acest moment de timp, nu mai devreme, sunt disponibile i transporturile c2m la

ieirile sumatoarelor 1 dac acestea au dimensiunea m + 1. Calea corect prin
multiplexorul MUX 2C este realizat la momentul (2m + 5)tp, ceea ce nseamn
c dimensiunea sumatoarelor 2 poate fi m + 2. Continund acest raionament
rezult ca sumatoarele j trebuie s aib dimensiunea m + j. Calea critic n
structura circuitului traverseaz succesiv toate celulele sumatorului 0, de la
intrrile (x0, y0) la ieirea de transport cm i continu cu linia de selecie a
transporturilor pn la ieirea ultimului multiplexor de dou ci. Viteza de
operare a acestui sumator cu transport selectat este egal cu viteza sumatoarelor
cu transport succesiv care sumeaz biii cei mai semnificativi i care au
dimensiunea cea mai mare. Partiionarea 0(2bii), 1(3bii), ...., 9(11bii) este
optim pentru un sumator de 65 de bii; ntrzierea cii critice este 23tp iar
creterea vitezei de operare este egal cu aceea obinut prin reducerea de la 2tp
la tp a ntrzierilor conexiunilor i multiplexoarelor situate pe calea critic a
sumatorului cu partiionare uniform.
Evalurile vitezelor de operare bazate pe ntrzierile reale ale conexiunilor
i componentelor de circuit precum i msurtorile efectuate pe circuitele fizice
arat c cele mai rapide sumatoare sunt cele cu transport selectat, urmate (n
aceast ordine) de sumatoarele cu transport anticipat i cu transport n salt.
3.7.5 Sumatoare BCD

Un sumator BCD elementar efectueaz adunarea a dou cifre zecimale
codificate binar (codul 8421). La fel ca n cazul sumatorului binar elementar,
o celul BCD trebuie s ia n considerare i un eventual transport de la rangul
imediat inferior; un singur bit este suficient pentru reprezentarea sau codificarea
acestui transport deoarece la adunarea a dou numere zecimale, indiferent de
format, transportul ntre ranguri consecutive este fie 0, fie 1. Rezultatul adunrii
a dou cifre zecimale i a unui transport (egal cu 0 sau 1) efectuate de un
sumator BCD elementar este o cifr zecimal reprezentat n cod 8421 i un
transport care are valoarea 1 n cazul depirii formatului. Simbolul grafic al
unui sumator BCD elementar este desenat n fig.3.50. Funcionarea acestui
circuit poate fi descris n zecimal printr-o tabel cu 200 de linii sau prin
ecuaia
Xk (10) + Yk (10) + ck = Sk (10) + 10ck+1 = ck+1Sk
(10)
(3.20)
n care + desemneaz adunarea algebric n baza 10 (adunarea modulo 10) iar

Xk , Yk i Sk sunt cifre ale bazei 10 (codificate binar).
Structura sumatorului BCD elementar poate fi determinat prin sintez
logic; circuitul implementeaz un sistem de 5 funcii logice care depind de 9
181
Fig.3.50 Sumator BCD elementar

variabile. Aceast abordare implic un efort de calcul considerabil. O soluie
mai simpl const n construirea sumatorului BCD elementar din sumatoare
binare de 4 bii. Dup cum s-a artat n cap.1, cnd rezultatul adunrii a dou
coduri BCD (naturale) nu este un cod BCD sau depete formatul de 4 cifre,
acesta trebuie corectat printr-o adunare suplimentar utiliznd termenul de
corecie 0110 ( = 6(10)). Rezult c un sumator BCD elementar se poate construi
utiliznd dou sumatoare binare de 4 bii interconectate ca n fig.3.51.
Fig.3.51 Structura sumatorului BCD elementar

n figura de mai sus poarta 1 detecteaz combinaiile 1010, 1011, 1110 i 1111
(10, 11, 14 i 15 n zecimal) iar poarta 2 detecteaz combinaiile 1100, 1101,
1110 i 1111 (12, 13, 14 i 15 n zecimal).
182
Circuitul din fig.3.51 poate fi simplificat, indiferent de tipul sumatoarelor

binare de 4 bii utilizate; n continuare se consider c 1 i 2 sunt sumatoare
cu transport succesiv. Deoarece ieirea de transport c4 din sumatorul 1 este
ieirea unei pori OR cu dou intrri (fig.3.35), aceast poart poate fi eliminat;
intrrile ei devin intrri ale porii 3 care trebuie nlocuit cu o poart OR cu 4
intrri. Simplificri mai importante pot fi fcute n structura sumatorului 2.
Datorit faptului c trei dintre intrrile acestuia sunt permanent conectate la
valoarea logic 0 iar ieirea de transport c4 nu este utilizat, 2 este un circuit
logic redundant adic conine n structura lui componente care nu sunt
necesare. nlocuind k = 0, c0 = 0 i y0 = 0 n sistemul 3.5 care descrie
funcionarea sumatorului elementar, se obine s0 = x0 i c1 = 0, adic celula cu
rangul 0 din 2 nu este necesar. Transportul cu valoare constant c1 = 0
determin simplificarea celulei cu rangul 1 i anume s1 = x1r y1, c2 = x1 y1.
Celula cu rangul 3 trebuie s implementeze numai funcia s3 = x3r c3. Structura
sumatorului BCD elementar cu 2 simplificat este desenat n fig.3.52.
Fig.3.52 Structura simplificat a sumatorului BCD elementar
183
Scztoare BCD elementare pot fi construite utiliznd scztoare binare

de 4 bii i scheme de conectare asemntoare cu cele prezentate anterior pentru
sumatoarele BCD elementare.
Sumatoarele (scztoarele) BCD de n digii cu transport (mprumut)
succesiv se obin prin conectarea direct sau n cascad a n celule BCD
elementare. Pentru mrirea vitezei de operare se poate aplica tehnica de selecie
a transportului (mprumutului) sau tehnicile de untare i de anticipare; acestea
din urm se aplic la nivelul sumatoarelor binare 1 (scztoarelor binare 1)
din structura celulelor BCD elementare.
3.8 Uniti aritmetice-logice (ALU)

Unitile aritmetice-logice (ALU - Arithmetic Logic Unit) sunt circuite
combinaionale multifuncionale care pot s efectueze operaii aritmetice i
operaii logice. O unitate aritmetic-logic este construit pe o structur de
sumator binar. Se pot defini multe tipuri de ALU; acestea se deosebesc ntre ele
n principal prin seturile de operaii pe care le implementeaz. Un simbol grafic
pentru o unitate aritmetic-logic de 4 bii este prezentat n fig.3.53.
Fig.3.53 ALU de 4 bii

Operanzii cu formatul de 4 bii procesai de ALU sunt X i Y. Tipul operaiei,
aritmetic sau logic, este stabilit de valoarea logic aplicat la intrarea M (de
exemplu M = 0 Y mod aritmetic iar M = 1 Y mod logic). Pentru operaiile
aritmetice c0 reprezint o intrare de transport. Rezultatele operaiilor efectuate
sunt valorile de la ieirile F; n modul aritmetic c4 reprezint ieirea de transport
iar G i P funciile de generare i respectiv de propagare a transportului. Ieirea
X = Y indic egalitatea operanzilor. Prin intermediul combinaiilor de 4 bii
aplicate la intrrile S se pot selecta pn la 16 operaii distincte, att n modul
logic ct i n cel aritmetic. n urmtoarele exemple de operaii, + i w au
184
semnificaiile de adunare algebric i respectiv de adunare logic (OR):

- operaii logice
Y, X
, Y, 1, 0, XY, XwY, Xr Y, X
wY, XwY;
F = X, Y, XY, XwY, Xr Y, XY, X
- operaii aritmetice
F = X + Y + c0, X - Y - c0, XY - 1, XwY + X, X + XY, XwY + XY etc.
Structura unei uniti aritmetice-logice conine un sumator binar, un
generator de transport anticipat, reele XOR i circuite de comparare,
multiplexoare etc. Mai multe ALU pot fi conectate n paralel pentru a obine un
ALU care s proceseze operanzi cu dimensiuni mai mari. Operaiile aritmetice
efectuate de ctre circuitul expandat pot fi cu transport succesiv, dac ieirea de
transport a fiecrei uniti se conecteaz la intrarea de transport a unitii de
rang imediat superior, sau cu transport anticipat, dac ieirile de generare i
propagare G, P a tuturor unitilor se conecteaz la un GTA extern care s
furnizeze transporturile de intrare. Ca i n cazul sumatoarelor cu transport
anticipat, schemele de expandare ale ALU pot fi organizate pe mai multe nivele
de anticipare a transportului.
3.9 Multiplicatoare
Multiplicatoarele combinaionale efectueaz nmulirea a dou numere
binare (ntregi sau fracionare, cu semn sau fr semn) cu vitez mare n
comparaie cu circuitele de multiplicare secveniale.
Algoritmul elementar de nmulire a numerelor binare este cel de
nmulire manual a numerelor zecimale, cu urmtoarele dou particulariti:
- nmulirea a dou cifre binare este echivalent cu operaia logic AND;
- n comparaie cu nmulirea a dou cifre zecimale, nmulirea a dou cifre
binare nu este generatoare de transport (adic rezultatul nu depete formatul
de 1 bit).
Fie numerele binare ntregi fr semn X = x3x2x1x0 i Y = y3y2y1y0. Paii de baz
ai algoritmului elementar de nmulire X Y = P sunt prezentai n fig.3.54.
Pasul 1: dup specificarea operanzilor X i Y, 8 pori AND2 determin
produsele logice x3y0, x2y0, x1y0, x0y0 i x3y1, x2y1, x1y1, x0y1, adic produsele
pariale Xy0 i Xy1, iar un sumator de 4 bii calculeaz rezultatul parial
RP1 = Xy0 + Xy121;
Pasul 2: se determin produsul parial Xy2 = x3y223 + x2y222 + x1y221 + x0y2
utiliznd 4 pori AND2, iar un al doilea sumator de 4 bii calculeaz rezultatul
parial
RP2 = RP1 + Xy222;
185
Pasul 3: se determin produsul parial Xy3 = x3y323 + x2y322 + x1y321 + x0y3

utiliznd 4 pori AND2, iar un al treilea sumator de 4 bii calculeaz rezultatul
final P = RP2 + Xy323.
p7
x3
x2
x1
x0
(X)
y3
y2
y1
y0
(Y)
x3y0
x2y0
x1y0
x3y1
x2y1
x1y1
x0y1
z4
z3
z2
z1
p1
p0 +
(RP1)
x3y2
x2y2
x1y2
x0y2
z8
z7
z6
z5
p2
p1
p0 +
(RP2)
x3y3
x2y3
x1y3
x0y3
p6
p5
p4
p3
p2
p1
p0
(P)
x0y0 +
Fig.3.54 Algoritmul elementar de nmulire a numerelor binare

Nu toate celulele sumatoarelor de 4 bii utilizate n algoritmul de nmulire de
mai sus sunt sumatoare elementare. Unele celule trebuie s efectueze adunarea
a 2 bii n loc de 3 bii i au o structur mai simpl dect cea de sumator
elementar; aceste celule sunt numite semisumatoare elementare (half adder).
Simbolul i structura unui semisumator elementar sunt desenate n fig.3.55.
Figura 3.55
186
Structura unui circuit care efectueaz nmulirea a dou numere binare de 4 bii,
determinat pe baza algoritmului din fig.3.54, este reprezentat n fig.3.56.
Fig.3.56 Multiplicator combinaional de 4 bii

Aceast structur este o reea celular bidimensional format din celule
identice care sunt conectate ntre ele dup reguli relativ simple. Fiecare celul
este compus dintr-un sumator elementar i o poart AND2, cu excepia unor
celule de frontier n care sumatorul elementar este nlocuit cu un semisumator.
O astfel de structur regulat are urmtoarele avantaje:
- expandarea la n bii (formatul operanzilor) se realizeaz uor;
- proiectarea implic un efort de calcul redus i se concentreaz n principal
asupra unei singure celule i a conexiunilor de legtur ale acesteia cu celulele
vecine;
- costurile asociate cu testarea sunt relativ mici.
Conexiunile desenate cu linii mai groase n fig.3.56 i componentele traversate
de ctre acestea formeaz cile de propagare critice; aceste ci traverseaz un
187
nivel de pori AND2, un semisumator i 7 nivele de sumatoare elementare.

Cifrele din interiorul simbolurilor de (semi)sumatoare elementare indic ordinea
n care sunt disponibile rezultatele la ieirile acestor componente dup
momentul specificrii sau aplicrii operanzilor X i Y.
Indiferent de algoritmul de nmulire utilizat, ecuaia de funcionare a
multiplicatorului combinaional de 4 bii poate fi scris n forma
P = (x0 + x121 + x222 + x323)(y0 + y121 + y222 + y323) =
= x0y0 + (x1y0 + x0y1)21 + (x2y0 + x1y1 + x0y2)22 + (x3y0 + x2y1 + x1y2 + x0y3)23 +
+ (x3y1 + x2y2 + x1y3)24 + (x3y2 + x2y3)25 + x3y326 =
= p0 + p121 + p222 + p323 + p424 + p525 + p626 + p727
(3.21)
n care + desemneaz adunarea algebric.

Aceast relaie se generalizeaz pentru operanzi X, Y de n bii n forma:
n 1
n 1
2 n 2
P = ( xi 2i ) ( y j 2 j ) = ( xi y j ) 2 k =
i= 0
j= 0
k = 0 i+ j = k
2 n 1
2k
(3.22)
k= 0
Formatul necesar i suficient pentru reprezentarea n baza 2 a produsului P este

de 2n bii, lucru care se justific astfel:
Pmax = XmaxYmax = (2n - 1)(2n - 1) = 22n - 2n+1 + 1;
22n-1 - 1< 22n - 2n+1 + 1< 22n - 1, n > 1.
n schemele bloc de reprezentare a sistemelor digitale se poate utiliza un simbol
grafic pentru multiplicatorul combinaional de n bii ca acela desenat n
fig.3.57.
Fig.3.57 Simbol grafic de multiplicator de n bii

Algoritmii de nmulire combinaionali, inclusiv cel elementar, constau
dintr-o succesiune de operaii AND, deplasri i adunri/scderi; deplasrile nu
sunt realizate cu circuite speciale ci prin intermediul conexiunilor de legtur
dintre celule. O reea celular care implementeaz un algoritm de nmulire
reprezint o arhitectur de multiplicator. Arhitectura este definit de structura
celulei de baz i de regulile de conectare a celulelor adiacente. De obicei
188
celulele multiplicatoarelor sunt construite din pori AND, sumatoare

elementare, sumatoare-scztoare elementare, multiplexoare.
Fiecrei arhitecturi i corespunde o vitez maxim de operare specific.
Aceast vitez se poate exprima n mod indirect prin numrul de celule care
sunt traversate de cile de propagare critice. De exemplu, cile critice ale
arhitecturii care implementeaz algoritmul elementar de nmulire a dou
numere binare de n bii traverseaz 3n-4 celule (1 semisumator i 3n-5
sumatoare elementare). Justificarea se face cu ajutorul schemei simplificate din
fig.3.58 n care sunt reprezentate numai sumatoarele de n bii din structura
multiplicatorului; cifrele cu care sunt marcate celulele sumatoarelor indic
ordinea n care sunt disponibile rezultatele la ieirile acestora i sunt
proporionale cu timpii de propagare.
Figura 3.58
n fig.3.59 este desenat o arhitectur de multiplicator de 4 bii mai rapid
dect aceea reprezentat n fig.3.56. n ambele arhitecturi bitul pk al produsului
P este ieirea din coloana k, n care se acumuleaz produsele xiyj, i + j = k i
transporturile din coloana k-1; deosebirea esenial dintre aceste dou circuite
de multiplicare const n decalarea cu un nivel de celule pe vertical, n
cadrul fiecrei coloane k, a adunrii transporturilor care provin din coloana k-1.
Cile de propagare critice, marcate cu linii mai groase, traverseaz un nivel de
pori AND, un nivel de semisumatoare elementare (celulele marcate cu cifra 1)
i 5 nivele de sumatoare elementare. Cifrele din interiorul simbolurilor de
(semi)sumatoare elementare indic ordinea n care sunt disponibile rezultatele
la ieirile acestor componente dup momentul aplicrii operanzilor X i Y.
Multiplicatorul de n bii obinut prin expandarea circuitului din fig.3.59 poate
fi reprezentat n mod simplificat ca n fig.3.60; sunt desenate numai cele n
sumatoare de n-1 bii din structura multiplicatorului. Cile critice ale acestui
circuit traverseaz 2n-2 celule, ceea ce nseamn c viteza maxim de operare
189
este de aproximativ 1,5 ori (adic 3n-4/2n-2) mai mare dect viteza
multiplicatorului de n bii reprezentat n fig.3.58.
Figura 3.59
Figura 3.60
190
Viteza maxim de operare a multiplicatorului de n bii reprezentat simplificat

n fig.3.60 poate fi crescut prin nlocuirea sumatorului cu transport succesiv
n cu unul mai rapid, de tipul cu transport selectat sau cu transport
anticipat.
nmulirea a dou numere binare cu semn codificat (+ Y 0, - Y 1)
poate fi realizat cu oricare dintre multiplicatoarele de n bii prezentate anterior;
multiplicatorul determin modulul sau valoarea absolut a produsului *P* iar
o poart XOR calculeaz semnul acestuia, dup cum se arat n fig.3.61; se
consider c cifrele cele mai semnificative (MSB) ale operanzilor X, Y i
produsului P = XY sunt biii de semn.
Fig.3.61 Schem de nmulire a numerelor binare cu semn codificat

De asemenea, cu un multiplicator de n bii se pot efectua i nmuliri de numere
binare fracionare; nmulirea se face la fel ca n cazul operanzilor ntregi ns
cei mai puin semnificativi nP bii ai rezultatului P reprezint partea fracionar
(nP = nX + nY, unde nX i nY sunt numerele de cifre de la partea fracionar a
operanzilor X i respectiv Y).
Structurile de multiplicator de n bii reprezentate simplificat n figurile
3.58 i 3.60 conin fiecare cte n(n-1) celule i au gradul maxim de
uniformitate, ceea ce implic consumuri de arie minime; n schimb, vitezele lor
de operare sunt relativ mici. Creterea vitezei se poate obine prin modificarea
algoritmului de nmulire; aceasta conduce de obicei la scderea gradului de
uniformitate structural a circuitelor de multiplicare i la consum suplimentar
de arie.
Prin analizele urmtoare se evalueaz dac partiionarea unui
multiplicator constituie o soluie de cretere a vitezei de operare. Metoda este
ilustrat n fig.3.62 pentru multiplicatorul de 4 bii reprezentat n fig.3.56.
Ecuaia de funcionare a circuitului poate fi scris n forma:
P = (x0 + x121 + x222 + x323)(y0 + y121 + y222 + y323) =
= (x0 + x121 + x222 + x323)(y0 + y121) + (x0 + x121 + x222 + x323)(y2 + y321)22.
191
Fig.3.62 Partiionarea multiplicatorului de 4 bii din fig.3.56

Produsele P1 = X(y0 + y121) i P2 = X (y2 + y321) sunt calculate n paralel
utiliznd dou multiplicatoare de tip (4, 2); prin aceast notaie se indic
dimensiunile operanzilor, 4 bii i respectiv 2 bii. Deplasarea produsului P2 cu
dou cifre spre rangul cel mai semnificativ, adic 22P2, se realizeaz prin
intermediul conexiunilor. Rezultatul P se obine prin adunarea P1 + 22P2.
Cifrele asociate simbolurilor de (semi)sumatoare elementare indic ordinea n
care sunt disponibile rezultatele la ieirile acestor componente. Cile de
propagare critice ale multiplicatorului partiionat traverseaz 6 nivele de
celule, fa de 8 nivele n cazul multiplicatorului de 4 bii din fig.3.56.
O schem mai general de partiionare a unui multiplicator este desenat n
fig.3.63.
Fig.3.63 Partiionare a unui multiplicator de n bii
192
Multiplicatorul de n bii (sau de tip (n, n)) compus din dou multiplicatoare cu
dimensiuni mai mici, de tip (n, n-k) i respectiv (n, k), are urmtoarea ecuaie
de funcionare:
k1
P = P1 + 2 kP2 = X y j 2 j + 2 k X
j= 0
n k 1
k+ j
2j
(3.23)
j= 0
Pentru a evalua eficiena partiionrii asupra creterii vitezei de operare se

consider c att multiplicatorul de n bii nepartiionat ct i cele dou
multiplicatoare care calculeaz produsele P1 i P2 au arhitecturi identice. De
asemenea, viteza de operare se apreciaz n mod indirect prin numrul de celule
(semisumatoare i sumatoare elementare) situate pe cile de propagare critice.
n cazul arhitecturii reprezentate n fig.3.58, cile critice ale multiplicatorului
de tip (n, n) traverseaz 3n-4 celule. Cifrele rezultatelor pariale P1 i 2kP2 sunt
disponibile, fa de momentul de aplicare a operanzilor X i Y, dup durate
proporionale cu numerele de celule precizate n tabela de mai jos:
Rang :
0
1
2
.
.
.
k-1
k
k+1
k+2
.
.
.
n-1
n
n+1
n+2
.
.
.
n+k-3
n+k-2
n+k-1
n+k
.
.
.
2n-3
2n-2
2n-1
,
Bit ( P1
0
1
3
.
.
.
2k-3
2k-2
2k-1
2k
.
.
.
n+k-3
n+k-2
n+k-1
n+k
.
.
.
n+2k-5
n+2k-4
n+2k-4
.
.
.
-
2kP2) disponibil dup:

.
.
.
0
1
3
.
.
.
2n-2k-3
2n-2k-2
2n-2k-1
2n-2k
.
.
.
2n-k-5
2n-k-4
2n-k-3
2n-k-2
.
.
.
3n-2k-5
3n-2k-4
3n-2k-4
193
Valorile logice cu ranguri egale, aplicate la intrrile cele mai puin

semnificative ale sumatorului de 2n - k bii din fig.3.63 nu sunt calculate la fel
de repede; biii rezultatului parial P1 apar mai trziu dect biii rezultatului
parial 2kP2. Dac se impune
n + k - 3 = 2n - 2k - 3, adic k = n/3
atunci, ncepnd de la rangul n-k-1 = 2n/3-1 i pn la rangul n-1 al
sumatorului, se opereaz cu valori de intrare ntrziate la fel. Celulele din
rangurile cele mai semnificative ale sumatorului de 2n - k bii, de la n la 2n-k-1
= 5n/3-1, pot fi nlocuite cu semisumatoare elementare.
Cele mai semnificative dou cifre ale produsului P sunt disponibile dup
propagarea prin (3n-2k-3 =) 7n/3-3 sumatoare elementare. Creterea de vitez
obinut prin partiionarea multiplicatorului este de (3n-4)/(7n/3-3) ori sau cu
[(2n-3)/(7n-9)]100%; n cazurile particulare n = 8, n = 16 i n = 32 rezult
creteri ale vitezei de operare cu 33,3%, cu 28,1% i respectiv cu 28,3%.
n cazul arhitecturii reprezentate n fig.3.60, cile critice ale multiplicatorului
de tip (n, n) traverseaz 2n-2 celule. Cifrele rezultatelor pariale P1 i 2kP2 sunt
disponibile, fa de momentul de aplicare a operanzilor X i Y, dup durate
proporionale cu numerele de celule precizate n tabela de mai jos:
Rang:
0
1
.
.
.
k-1
k
k+1
.
.
.
n
.
.
.
n+k-3
n+k-2
n+k-1
n+k
.
.
.
2n-3
2n-2
2n-1
Bit ( P1
0
1
.
.
.
k-1
k
k+1
.
.
.
n
.
.
.
n+k-3
n+k-2
n+k-2
.
.
.
-
2kP2) disponibil dup:

.
.
.
0
1
.
.
.
n-k
.
.
.
n-3
n-2
n-1
n
.
.
.
2n-k-3
2n-k-2
2n-k-2
194
Dac se alege k$2, atunci ntrzierile cu care sunt furnizate rezultatele la ieirile
sumatorului de 2n-k bii din fig.3.63 sunt determinate de ntrzierile cifrelor
rezultatului parial P1. Cele mai semnificative dou cifre ale produsului P sunt
disponibile dup propagarea prin (n+k-1) + (n-k-2) = 2n-3 sumatoare
elementare, ceea ce nseamn c partiionarea arhitecturii din fig.3.60 dup
modelul din fig.3.63 nu poate s conduc la creterea vitezei de operare.
Se poate spune c schema de partiionare analizat mai sus nu poate fi
considerat o metod de cretere a vitezei de operare a multiplicatoarelor.
Cele mai eficiente i mai utilizate metode de cretere a vitezei de operare
a multiplicatoarelor combinaionale (ct i a celor secveniale) au la baz
algoritmul Booth sau algoritmi derivai din acesta.
Fie X i Y dou numere binare de n bii; fr a pierde din generalitate se
consider c aceste numere sunt ntregi i fr semn. Cu algoritmul de nmulire
elementar, produsul P = XY se calculeaz printr-o succesiune de n-1 adunrideplasri de produse pariale Xyj :
pas1
pas2
pas3
... pas(n-1)
P = (Xy0 + Xy121) +Xy222 + Xy323 +...+ Xyn-12n-1
(3.24)
n structura multiplicatorului care implementeaz relaia 3.24 exist n-1

sumatoare de n bii, cte unul pentru fiecare pas al algoritmului; deplasrile sunt
realizate prin intermediul reelei de conexiuni. Valorile unui produs parial Xyj
se determin cu ajutorul unui generator de produse pariale (GPP), care n acest
caz nu este altceva dect o simpl reea de n pori AND2 ca aceea desenat n
fig.3.64: Xyj = 0 (numr de n bii) dac yj = 0 i Xyj = X dac yj = 1.
Fig.3.64 Structur de GPP utilizat n algoritmul de nmulire elementar

Valorile produselor pariale Xy0, Xy1, Xy2, ..., Xyn-1 sunt calculate n paralel,
utiliznd n GPP-uri.
Algoritmul Booth utilizeaz urmtorul artificiu de calcul, cu scopul de a reduce
la jumtate numrul de pai i de a mri n acest fel viteza de operare a
195
circuitului de multiplicare:
P = X(2Y - Y) =
= X[(0-y0) + (y0-y1)21 + (y1-y2)22 + (y2-y3)23 +...+ (yn-2-yn-1)2n-1 + (yn-1-0)2n] =
pas1
pas2
1
1 2
= {X[(0-y0) + (y0-y1)2 ] + X[(y1-y2) + (y2-y3)2 ]2 } + X[(y3-y4) + (y4-y5)21]24+
pas3
pas4
...
+ X[(y5-y6) + (y6-y7)21]26 + X[(y7-y8) + (y8-y9)21]28 + ...
(3.25)
Cu algoritmul de nmulire Booth, produsul P = XY se calculeaz printr-o

succesiune de n/2 adunri-deplasri de produse pariale X[(yj-yj+1)+(yj+1yj+2)21]. Calcularea valorilor acestor produse pariale necesit GPP-uri mai
complicate funcional i implicit structural dect n cazul algoritmului de
nmulire elementar.
Valorile produsului parial X[(yj - yj+1) + (yj+1 - yj+2)21], precizate n tabela din
fig.3.65, se obin prin decodificarea a trei cifre consecutive yj, yj+1, yj+2 ale
operandului Y.
yj yj+1 yj+2 =
000 sau 111
100 sau 010
011 sau 101
110
001
X[(yj - yj+1) + (yj+1 - yj+2)21] =

0
+X
-X
+2X
-2X
Fig.3.65 Valorile produselor pariale procesate n algoritmul Booth

Valorile negative -X i -2X pot fi tratate n dou moduri, rezultnd dou
arhitecturi distincte de multiplicator Booth. Aceste arhitecturi sunt denumite pe
parcursul acestui paragraf Booth- i Booth-. Arhitectura Booth-
calculeaz produsul P = XY numai prin adunare(-deplasare) de produse
pariale, lucru care este posibil dac toate produsele pariale sunt reprezentate
n codul complementar fa de 2 (C2); conversia binar Y binar cu semn Y C2"
este o sarcin a generatoarelor de produse pariale, numite n continuare GPP-.
Arhitectura Booth- calculeaz produsul P = XY att prin adunare(deplasare) ct i prin scdere(-deplasare) de produse pariale, utilizndu-se n
acest scop sumatoare-scztoare binare. Generatoarele de produse pariale,
196
numite n continuare GPP-, au complexitate mai mic fa de GPP-.

Anumite detalii din structura multiplicatoarelor Booth sunt puse n
eviden printr-un exemplu de calcul. Fie X = x6x5x4x3x2x1x0 i Y = 1011011. n
conformitate cu relaia 3.25, produsul P = XY se calculeaz n trei pai:
pas1
pas2
pas3
P = [(-X) + (-X)22] + (+2X)24 + (+X)26
(3.26)
Calcularea produsului P numai prin operaii de adunare (arhitectura

Booth-) se poate realiza astfel:
1
1 x 6 x 5 x 4 x 3 x 2 x 1 x 0
+1
+
semn
r
0
e
0
z u l t a t p
0 x6 x5 x4 x3 x2 x1
r
0
e z u l t a t p
0 x6 x5 x4 x3 x2 x1 x0
(-X)
[pas1]
1 x6 x 5 x4 x 3 x 2 x 1 x 0 1
0 p13 p12 p11 p10 p9 p8 p7 p6

(r e z u l t a t
1
+1
(-X)22
a r i a l +
[pas2]
x0 0 0 0 0 0
+0
(+2X)24
a r i a l +
[pas3]
0 0 0 0 0 0
+0
(+X)26
p5 p4 p3 p2 p1 p0
=
P
f i n a l).
Figura 3.66
Implementarea direct a multiplicatorului de 7 bii dup aceast schem de
calcul nu aduce avantaje fa de implementarea algoritmului de nmulire
elementar ci dezavantaje:
- aria ocupat crete deoarece pe de o parte sunt necesare 3 sumatoare de 15 bii
(315 = 45 celule elementare) n loc de 6 sumatoare de 7 bii (67 = 42 celule
elementare), iar pe de alt parte structura de GPP- este mai complex dect
structura de GPP utilizat n algoritmul elementar;
- viteza de operare scade deoarece cile critice de propagare cresc n lungime
de la 12 celule la 17 celule, lundu-se ca referin arhitectura din fig.3.60.
n schema de calcul din fig.3.66 se pot face ns simplificri care s determine
reducerea ariei ocupate de circuitul de multiplicare i creterea vitezei de
operare:
- deoarece P este un numr binar fr semn, rezultatul final obinut mai sus este
ntotdeauna pozitiv i ca urmare se poate utiliza formatul de 14 bii n loc de 15
bii, eliminnd bitul de semn i neglijnd toate transporturile ctre acesta;
197
- valoarea 1 sau 0 care este adunat n rangul 0 n conformitate cu regulile de

conversie n codul C2, poate fi adunat direct n rangul LSB al fiecrui produs
parial (adic n rangurile 0, 2, 4 i respectiv 6 ale produsului P n schema din
fig.3.66) cu avantajul eliminrii tuturor cifrele din rangurile inferioare rangului
LSB; rangul LSB al unui produs parial este egal cu puterea lui 2 cu care se
multiplic valoarea acestuia n dezvoltarea produsului P dup relaia 3.25.
Efectund aceste dou simplificri se obine urmtoarea schem de calcul al
produsului P (n locul cifrelor rezultatelor pariale s-a utilizat simbolul !):
1
x0
1 x 6 x 5 x4 x3 x2 x1
+1
+
1 x6 x 5 x4 x3 x2 x1
x0
+1
! ! ! ! ! ! ! ! ! ! ! ! ! ! +
0 0 x6 x5 x4 x3 x2 x1 x0 0
+0
! ! ! ! ! ! ! ! ! ! ! ! ! ! +
0 x6 x5 x4 x3 x2 x1 x0
+0
=
p13 p12 p11 p10 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0
1
[pas1]
[pas2]
[pas3]
P
Figura 3.67
O transformare echivalent a schemei de mai sus este prezentat n fig.3.68.
0
!
0
!
0
0 1 x 6 x 5 x4 x3 x2 x1 x0
(-1)
+1
+
x 5 x4 x3 x2 x1
x0
+1
! ! ! ! ! ! ! ! +
x2 x1 x0 0
+0
! ! ! ! ! ! ! ! +
x1 x0
+0
p9 p8 p7 p6 p5 p4 p3 p2 p1 p0
[pas1]
0 1 x6
(-1)
! ! ! ! !
0 x6 x5 x4 x3
(-0)
! ! ! ! !
x6 x5 x4 x3 x2
p13 p12 p11 p10
Figura 3.68
[pas2]
[pas3]
=
198
Cifrele cu semnul - scrise n paranteze trebuie sczute n rangurile 8, 10 i

respectiv 12 ale produsului P. Toate cifrele care nu sunt ncadrate, situate n
rangurile cele mai semnificative ale primelor trei produse pariale, au valoarea
0 (indiferent de semnele produselor pariale, adic indiferent de valorile
operandului Y) i pot fi eliminate.
Schema de calcul din fig.3.68 poate fi modificat n continuare dup cum se
arat n figurile 3.69 i 3.70.
! ! !
x6
(-0)
! ! !
0 x6 x5
(-1)
!
x5
!
x4
p13 p12 p11 p10
x2
1 1 x 6 x 5 x4 x3
(-1)
+1
1 x6 x 5 x4 x3 x2 x1 x0
+1
! ! ! ! ! ! ! !
x4 x3 x2 x1 x0 0
+0
! ! ! ! ! ! ! !
x3 x2 x1 x0
+0
p9 p8 p7 p6 p5 p4 p3 p2
1
x1
x0
+1
+
[pas1]
! ! +
[pas2]
! ! +
[pas3]
p1 p0
Figura 3.69
1
0 1 x 6 x 5 x4 x3 x2 x1 x0
(+1)
+1
+
1 x6 x 5 x4 x3 x2 x1
x0
+1
! ! ! ! ! ! ! ! ! ! ! ! +
1 1 x6 x5 x4 x3 x2 x1 x0 0
+0
! ! ! ! ! ! ! ! ! ! ! ! ! ! +
0 x6 x5 x4 x3 x2 x1 x0
+0
=
p13 p12 p11 p10 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0
1
[pas1]
[pas2]
[pas3]
P
Figura 3.70
Arhitectura multiplicatorului Booth- se determin pe baza schemei de calcul
199
din fig.3.70. Fiecare produs parial are o deplasare fix, cu 0, 2, 4 sau 6

ranguri spre dreapta, independent de valoarea operandului Y i o deplasare
potenial cu 1 rang spre dreapta care depinde de biii lui Y. Deplasrile fixe
sunt uor de realizat prin intermediul reelei de conexiuni; deplasrile
dependente de valorile operandului Y trebuie realizate n structura
generatoarelor de produse pariale.
n fig.3.71 este reprezentat la nivel de blocuri funcionale un ansamblu
decodificator Booth - GPP- cu ajutorul cruia se calculeaz produsele pariale;
cei mai semnificativi 2 bii lipsesc n cazul ultimului produs parial. Un
multiplicator Booth de 7 bii conine 4 subcircuite de tip decodificator-GPP
i 3 sumatoare binare (vezi fig.3.58) sau 4 sumatoare binare (vezi fig.3.60).
Figura 3.71
Funcionarea decodificatorului Booth cu ieirile active pe nivelul 1 logic este
descris de tabela din fig.3.65:
- ieirea Zero se activeaz cnd yj yj+1 yj+2 = 000 sau 111
Zero = yj yj+1 yj+2 + yj yj+1 yj+2;
- ieirea Shift (deplasare cu 1 rang) se activeaz cnd yj yj+1 yj+2 = 001 sau 110
Shift = yj yj+1 yj+2 + yj yj+1 yj+2;
- ieirea Comp2 (complement fa de 2) se activeaz cnd yj yj+1 yj+2 = 001, 011
sau 101
Comp2 = yj yj+1 yj+2 + yj yj+1 yj+2 + yj yj+1 yj+2 = yj yj+2 + y j+1 yj+2.
Nici una dintre ieirile decodificatorului Booth nu se activeaz dac yj yj+1 yj+2
= 010 sau 100. Sunt active simultan ieirile Shift i Comp2 dac yj yj+1 yj+2 =
001. Structura blocului GPP- din fig.3.71 este desenat n fig.3.72.
200
Fig.3.72 Structura GPP-

O schem simplificat a multiplicatorului Booth- de 7 bii n care sunt
reprezentate numai sumatoarele este desenat n fig.3.73a. Adunarea produselor
pariale se efectueaz dup principiul ilustrat n fig.3.60; cifrele celor 4 produse
pariale sunt notate astfel:
0*;
PP1 = 1a8a7a6a5a4a3a2a1a0a0*, a8 = a
PP2 = 1b8b7b6b5b4b3b2b1b0b0*, b8 = b
0*;
PP3 = 1c8c7c6c5c4c3c2c1c0c0*, c8 = c0*;
PP4 = d7d6d5d4d3d2d1d0d0*.
Fiecare produs parial are 2 bii n rangul cel mai puin semnificativ dup cum
se observ att n schema de calcul din fig.3.70 ct i n reprezentarea
ansamblului decodificator-GPP din fig.3.71.
Celulele care au valori logice constante la intrri pot fi simplificate structural;
de exemplu, semisumatoarele elementare care efectueaz operaiile (1 + d7),
(1 + c7) i (1 + b7) pot fi nlocuite cu simple inversoare:
1 + d7 = d
7,
1 + c7 = c721 + c7,
1 + b7 = b721 + b
7.
Schema multiplicatorului reprezentat n fig.3.73b include aceste trei
simplificri. Sumatorul elementar care efectueaz operaia (a8 + b6 + 1) poate
fi simplificat structural la nivelul unui semisumator elementar:
a8 + b6 + 1 = uv(2), v = a8r b6 = a8b6 + a8 + b6, u = a8 + b6.
Fig.3.73 Multiplicator Booth- de 7 bii
201
202
Valorile aplicate la intrrile sumatorului de 14 bii din figura de mai sus nu sunt
disponibile simultan; cele mai ntrziate valori, obinute dup propagarea prin
trei celule elementare, sunt aplicate la intrrile cu rangurile 6 11. Dac
sumatorul de 14 bii este cu transport selectat, selecia aplicndu-se partiiilor
de 3 bii, atunci cile de propagare critice din structura multiplicatorului Booth de 7 bii traverseaz 6 celule elementare. Cile critice ale unui multiplicator
de 7 bii construit dup principiul din fig.3.60 n care sumatorul n este de
asemenea cu transport selectat (i partiionat tot n sumatoare de 3 bii)
traverseaz 9 celule elementare. Raportul 9/6 = 1,5 reprezint creterea vitezei
de operare determinat de arhitectura Booth- n comparaie cu arhitectura
reprezentat n fig.3.60; aceast cretere de vitez (de 1,5ori sau cu 50%) se
pstreaz i n cazul general al multiplicatoarelor de n bii.
Produsul P determinat cu relaia 3.26 poate fi calculat utiliznd att
operaii de adunare ct i operaii de scdere (arhitectura Booth-). Relaia
3.26 poate fi scris n forma urmtoare:
*PP4*
P = (X) 26
pas3
*PP3*
+
pas2
*PP2*
[(2X) 24
(X 22
pas1
*PP1*
+
X)]
(3.27)
Un multiplicator Booth- de 7 bii conine 4 subcircuite de tip decodificatorGPP i 3 sumatoare-scztoare binare. n fig.3.74 este reprezentat la nivel de
blocuri funcionale un ansamblu decodificator Booth - GPP- cu ajutorul
cruia se calculeaz produsele pariale.
Figura 3.74
Decodificatorul Booth din fig.3.74 este identic cu acela din fig.3.71; ieirea
Comp2 este redenumit Semn i indic semnul produsului parial, utilizndu-se
convenia 0 Y + i 1 Y -. Semnul atribuit produselor pariale cu valoarea
203
0 este +. Cu ajutorul variabilelor logice Semn se determin operaia (adunare

sau scdere) care trebuie efectuat n fiecare pas al algoritmului.
Structura unui GPP- este desenat n fig. 3.75. Cu acest circuit se determin
modulul oricrui produs parial. Deplasrile fixe cu 0, 2, 4 i respectiv 6 ranguri
ale modulelor produselor pariale se realizeaz prin intermediul reelei de
conexiuni.
Fig.3.75 Structura GPP-
Fie *PP1* = a7a6a5a4a3a2a1a0, *PP2* = b7b6b5b4b3b2b1b0, *PP3* = c7c6c5c4c3c2c1c0,

*PP4* = d7d6d5d4d3d2d1d0 modulele celor 4 produse pariale generate ntr-o
arhitectur Booth- de 7 bii, Semn1, Semn2, Semn3, Semn4 i Zero1, Zero2,
Zero3, Zero4 semnele i respectiv informaiile despre valorile acestor produse
pariale (Zero = 1 Y PP = 0). Se noteaz cu *RP1*, *RP2* modulele rezultatelor
pariale obinute n primii doi pai i cu Sgn1, Sgn2 semnele acestora; deoarece
rezultatul final P este pozitiv, nu este necesar s se determine semnul acestuia.
Operaia adunare/scdere i controlul acesteia n cei trei pai ai algoritmului de
nmulire se realizeaz astfel (op = 0 Y adunare, op = 1 Y scdere):
Pas1
op1 = Semn2r Semn1;
(op1 = 0 Y *RP1* = *PP2*22 + *PP1*, op1 = 1 Y *RP1* = *PP2*22 - *PP1*);
Sgn1 = Semn2 + Zero2Semn1;
Pas2
op2 = Semn3r Sgn1;
(op2 = 0 Y *RP2* = *PP3*24 + *RP1*, op2 = 1 Y *RP2* = *PP3*24 - *RP1*);
204
Sgn2 = Semn3 + Zero3Sgn1;

Pas3
op3 = Semn4r Sgn2 = Sgn2;
(op3 = 0 Y P = *PP4*26 + *RP2*, op3 = 1 Y P = *PP4*26 - *RP2*).
Cel mai semnificativ produs parial (PP4 n acest caz) nu poate fi negativ
deoarece produsul P = XY este un modul, adic un numr binar fr semn. O
schem simplificat a multiplicatorului Booth- de 7 bii, n care sunt
reprezentate numai sumatoarele-scztoarele (cu transport-mprumut succesiv)
i logica de selecie a operaiilor, este desenat n fig.3.76.

Ieirile notate cu 10 i 12 din primul i respectiv din al doilea sumator-scztor
au semnificaii de transport/mprumut. Celulele din rangurile cele mai puin
semnificative ale celor trei sumatoare-scztoare care au aplicate la una dintre
intrri valoarea logic constant 0 pot fi simplificate dup cum se arat n
fig.3.77 (nu s-a mai desenat logica de selecie a operaiilor); mai pot fi
simplificate nc 4 celule elementare sumator-scztor situate n rangurile cele
205
mai semnificative. Intrrile sumatoarelor-scztoarelor de 8 bii notate cu -1 au

semnificaii de transport/mprumut.
Figura 3.77
O alt structur de multiplicator Booth- de 7 bii se poate obine dac se
inverseaz ordinea de procesare a celor 4 produse pariale i anume:
*PP4*
P = [(X 26
pas1
*PP3*
+
(2X) 24)
pas2
*PP2*
-
pas3
*PP1*
X 22] -
(3.28)
Operaia adunare/scdere i controlul acesteia n cei trei pai ai algoritmului de
206
nmulire se realizeaz astfel:

Pas1
op1 = Semn3;
(op1 = 0 Y RP1 = *PP4*26 + *PP3*24, op1 = 1 Y RP1 = *PP4*26 - *PP3*24);
Dac PP4 = 0 atunci PP3 nu poate fi negativ, ceea ce nseamn c RP1 $ 0.
Pas2
op2 = Semn2;
(op2 = 0 Y RP2 = RP1 + *PP2*22, op2 = 1 Y RP2 = RP1 - *PP2*22);
Dac RP1 = 0 atunci PP2 nu poate fi negativ, ceea ce nseamn c RP2 $ 0.
Pas3
op3 = Semn1;
(op3 = 0 Y P = RP2 + *PP1*, op3 = 1 Y P = RP2 - *PP1*).
Dac RP2 = 0 atunci PP1 nu poate fi negativ. Structura simplificat a
multiplicatorului Booth- determinat pe baza relaiei 3.28 este reprezentat
n fig.3.78.
207
Transporturile/mprumuturile de ieire din cele trei sumatoare-scztoare din

fig.3.78 se neglijeaz i nu trebuie implementate. Celulele din rangurile cele
mai semnificative care au o intrare cu valoare logic constant 0 pot fi nlocuite
cu semi(sumatoare-scztoare) elementare; structura unei astfel de celule se
obine prin simplificarea circuitului desenat n fig.3.39 sau n fig.3.40.
Subcircuitele formate din celulele cu rangurile 0 i 1 ale celor trei sumatoarescztoare din fig.3.78 pot fi nlocuite fiecare cu un subcircuit mai simplu
(compus dintr-un MUX2, o poart XOR, o poart OR2 i o poart AND2), ca
acela ncadrat cu linie ntrerupt n fig.3.77.
Costurile multiplicatoarelor Booth- reprezentate simplificat n figurile 3.76
i 3.78 sunt aproximativ egale ns ultimul are o vitez de operare mai mare.
Comparnd arhitecturile Booth- i Booth- de 7 bii prezentate n acest
paragraf, se poate afirma c arhitectura Booth- este mai rapid; pe de o parte
cile de propagare critice ale multiplicatorului Booth- conin un numr mai
mic de celule iar pe de alt parte timpii de propagare printr-un sumator
elementar sunt mai mici dect timpii de propagare printr-un sumator-scztor
elementar.
Algoritmul Booth- poate fi utilizat i pentru efectuarea direct a
nmulirii numerelor binare cu semn reprezentate n cod complementar fa de
2 (C2), fr a trata separat modulele i semnele operanzilor.
Fie X = xnxn-1xn-2...x1x0, Y = ynyn-1yn-2...y1y0 dou numere binare ntregi cu semn
codificat (biii de semn sunt xn i yn) i codurile complementare fa de 2 ale
acestora C2(X) = xnxn-1*xn-2*...x1*x0* i respectiv C2(Y) = ynyn-1*yn-2*...y1*y0*.
Considernd c sunt disponibile C2(X) i C2(Y), se poate calcula C2(P) astfel:
C2(P) = C2(X)[-yn2n + yn-1*2n-1 + yn-2*2n-2 + ... + y1*21 + y0*] (3.29)
Expresia scris n paranteze drepte este echivalentul zecimal al numrului Y:
- dac yn = 0 atunci Y = C2(Y) = (yn-1*2n-1 + yn-2*2n-2 + ... + y1*21 + y0*)(10);
- dac yn = 1 atunci C2(Y) = 2n+1 - (yn-12n-1 + yn-22n-2 + ... + y121 + y0)(10) =
= (2n + yn-1*2n-1 + yn-2*2n-2 + ... + y1*21 + y0*)(10),
de unde rezult Y = - (yn-12n-1 + yn-22n-2 + ... + y121 + y0)(10) =
= (-2n + yn-1*2n-1 + yn-2*2n-2 + ... + y1*21 + y0*)(10).
Relaia 3.29 este adevrat n condiiile urmtoare:
- produsul parial [C2(X)]2k se obine prin deplasarea cu k ranguri spre stnga
a numrului [C2(X)] i repetarea bitului de semn al acestuia n rangurile cele
mai semnificative, pn la 2n +1 inclusiv;
- produsul parial -C2(X) se calculeaz astfel:
dac xn = 0 atunci -C2(X) = C2(-X) = C2(1xn-1xn-2...x1x0),
208
dac xn = 1 atunci -C2(X) = -X = 0xn-1xn-2...x1x0.

Calcularea produsului parial -C2(X) const n determinarea unei reprezentri
binare echivalente n care s nu se utilizeze n mod explicit semnul -; aceast
conversie trebuie realizat de ctre generatoarele de produse pariale i este
specific multiplicatoarelor bazate numai pe operaii de adunare.
Se poate demonstra c, indiferent de valoarea bitului de semn xn, este adevrat
relaia:
(3.30)
-C2(X) = xnxn-1*xn-2*...x1*x0* +1
n cazul xn = 0 numerele X i C2(X) sunt identice, astfel c
-C2(X) = C2(1xn-1xn-2...x1x0) = C2(1xn-1*xn-2*...x1*x0*) =
= 1xn-1*xn-2*...x1*x0* +1 = xnxn-1*xn-2*...x1*x0* +1.
n cazul xn = 1,
C2(X) = 1xn-1*xn-2*...x1*x0* = 2n + xn-1*xn-2*...x1*x0* = 2n+1 - xn-1xn-2...x1x0,
xn-1xn-2...x1x0 = 2n - xn-1*xn-2*...x1*x0* = xn-1*xn-2*...x1*x0* +1,
-X = 0xn-1xn-2...x1x0 = 0xn-1*xn-2*...x1*x0* +1 = xnxn-1*xn-2*...x1*x0* +1.
Un exemplu de calcul al produsului C2(P) utiliznd relaia 3.29 este ilustrat n
fig.3.79.
1
0
1
0
1 0
se neglijeaz
1
0
1
1
1
0
0
0
0 0 1
1
1
1
0
1
1
1
0
0
1
0
0
0
1 0
0 1
1 0
0
(-6(10))
(-3(10))
relaia 3.30
0 1 0
(+18(10))
semn (rangul 7)
Figura 3.79
Cifrele din rangurile cele mai semnificative ale produselor pariale, generate
prin repetarea biilor de semn, pot fi reduse ca numr utiliznd artificiile de
calcul prezentate succesiv n figurile 3.68, 3.69 i 3.70.
209
Determinarea produsului C2(P) utiliznd relaia 3.29 implic efectuarea

a n-1 adunri de produse pariale deplasate corespunztor (n-1 pai); numrul
produselor pariale este n iar dintre acestea doar cel mai semnificativ trebuie
modificat n conformitate cu relaia 3.30.
Utiliznd algoritmul de nmulire Booth, numrul de produse pariale i
implicit numrul de pai necesari pentru determinarea produsului C2(P) se
reduce la jumtate n comparaie cu calculul bazat pe relaia 3.29. Produsele
pariale i paii algoritmului Booth sunt indicai n relaia 3.31; aceast relaie
se obine utiliznd artificiul de calcul yj* = 2yj* - yj* n relaia 3.29.
C2(P) = C2(X)[-yn2n + yn-1*2n-1 + yn-2*2n-2 + ... + y1*21 + y0*] =
= C2(X)[(yn-1*-yn)21+(yn-2*-yn-1*)]2n-1 + C2(X)[(yn-3*-yn-2*)21+(yn-4*-yn-3*)]2n-3
+ C2(X)[(yn-5*-yn-4*)21+(yn-6*-yn-5*)]2n-5 + ...
(3.31)
Valorile produselor pariale se obin prin decodificarea a 3 bii consecutivi ai

operandului C2(Y) i sunt precizate n tabela din fig.3.80.
yj*yj-1*yj-2* =
C2(X)[(yj-1* - yj*)21+(yj-2*-yj-1*)] =
000 sau 111

001 sau 010
101 sau 110
011
100
0
C2(X)
-C2(X)
2C2(X)
-2C2(X)
Figura 3.80
Decodificatorul Booth implementeaz sistemul de funcii logice:

Zero = yj*yj-1*yj-2* + yj*yj-1*yj-2*
Shift = yj*yj-1*yj-2* + yj*yj-1*yj-2*
(3.32)
Negativ = yj*yj-1* + yj*yj-2*

Structura generatorului de produse pariale se determin cu ajutorul unui
exemplu de calcul. Fie C2(X) = x5 x4*x3*x2*x1*x0* (x5 este bitul de semn) i
C2(Y) = 110010 (-13(10)). Produsul C2(P) se calculeaz n doi pai (y-1* = 0):
PP1
PP2
PP3
4
2
C2(P) = -C2(X)2 + {C2(X)2 + [-2C2(X)]}
pas2
pas1
(3.33)
210
Schema de calcul corespunztoare relaiei 3.33 este prezentat n fig.3.81.

x5
x 5
x 5
x 5
x 5
x 4*
x3*
x2*
x1*
x5
x5
x5
x5
x4* x3*
x2*
x1*
x0*
+0
x5
x 5
x4* x3* x2* x1*
p10
x 0*
+1
p9* p8* p7* p6* p5* p4*
x0*
1 +
+1
[PP3]
[22PP2]
[24PP1]
p3*
p2* p1* p0*
C2(P)
Figura 3.81
Aceast schem de calcul poate fi simplificat succesiv dup cum se arat n
figurile 3.82 i 3.83.
0 x5
-x5
0 x 4*
+(x5-1)
x3*
x2*
x1*
x4* x3*
x2*
x1*
x0*
+0
x0*
1 +
+1
[PP3]
[22PP2]
0 x 5
x 4*
x 3*
x 2*
x 1*
x 0*
[24PP1]
+1
+(x5-1)
C2(P)
p10 p9* p8* p7* p6* p5* p4* p3* p2* p1* p0*
Figura 3.82
x5
p10
x5 x4*
(+1)
x3*
x2*
x1*
x5
x4* x3*
x2*
x1*
x0*
+0
x5
x 5
x 4* x3* x2* x1*
x 0*
+1
p9* p8* p7* p6* p5* p4*
x0*
1 +
+1
[PP3]
[22PP2]
[24PP1]
p3*
p2* p1* p0*
C2(P)
Figura 3.83
Structura GPP i arhitectura multiplicatorului Booth se determin cu ajutorul
schemei de calcul din fig.3.83. n fig.3.84 este reprezentat generatorul de
211
produse pariale. Arhitectura multiplicatorului este asemntoare cu aceea

reprezentat n fig.3.73b.
Fig.3.84 Structura GPP

1. S se sintetizeze convertorul de cod Binar-Gray de 4 bii.
R e z o l v a r e:
Funcionarea convertorului Binar-Gray de 4 bii este descris prin tabelele de
adevr de mai jos:
212
Se observ c valorile ieirii G3 sunt identice cu valorile intrrii B3, adic G3 =

2 dac B3 = 1 ceea ce nseamn
B3. De asemenea, G2 = B2 dac B3 = 0 i G2 = B
G2 = B3r B2. Se pot deduce expresii logice ntr-o manier asemntoare (bazat
pe comparaii) i pentru ieirile G1, G0 sau se poate utiliza n acest scop o
metod de minimizare. Minimizarea funciilor G1, G0 prin metoda Karnaugh
este prezentat n tabelele urmtoare.
2. S se determine o structur de convertor de 4 bii de la codul binar cu

semn codificat la codul complementar fa de 2 (C2).
R e z o l v a r e:
Fie X = x3x2x1x0 un numr binar ntreg i C2(X) = x3x2*x1*x0*; semnul este
codificat cu bitul x3 (0 Y +, 1 Y -). n conformitate cu definiia codului C2
x2*x1*x0* = x2x1x0 dac x3 = 0 i x2*x1*x0* = x2x1x0 + 1 dac x3 = 1.
Complementarea biilor din rangurile 0, 1, 2 este condiionat de bitul de semn
i se poate obine cu ajutorul a 3 pori XOR:
213
Circuitul din figura de mai sus este un convertor de 4 bii de la codul binar cu
semn codificat la codul complementar fa de 1 (C1). De obicei conversia n
codul C2 se utilizeaz n cadrul blocurilor aritmetice, C2(X) fiind unul dintre
cei doi operanzi aplicai la intrrile unui sumator binar. Nu este necesar o
conversie propriuzis n C2 ci o conversie n C1, mai simplu de realizat, i
aplicarea bitului de semn (x3 n acest caz) la intrarea de transport a sumatorului
respectiv.
Dac este necesar conversia n codul C2, ntr-un context diferit de cel al
operaiilor aritmetice, atunci structura convertorului se determin cu ajutorul
tabelelor de adevr urmtoare. Combinaiile x3x2x1x0 = 0000 i x3x2x1x0 = 1000
reprezint numrul zecimal 0 (+0 i respectiv -0).
x2* = x3x2 + x2x1x0 + x3x2x1 + x3x2x0 = x2(x3x1 + x3x0) + x2(x3x1 + x3x0);

x1* = x3x1 + x1x0 + x3x1x0 = x1x3x0 + x1x3x0;
x0* = x0.
214
3. S se sintetizeze convertorul de cod BCD-C9 (complement fa de 9).

R e z o l v a r e:
Fie D = d3d2d1d0 codul binar al unei cifre zecimale i C9(D) = d3*d2*d1*d0*
codul complementar fa de 9 al digitului D. Funcionarea unei celule care
realizeaz conversia D Y C9(D) este descris de relaia
C9(D) = 9 - D,
pe baza creia sunt completate tabelele de adevr urmtoare.
Se obin expresiile logice
3d
2d
1;
d3* = d
d2* = d2d
1 + d
2d1;
d1* = d1;
d0* = d
0.
Structura covertorului este desenat n figura de mai jos.
215
4. Fie numrul binar ntreg i fr semn b7b6b5b4b3b2b1b0. S se determine

o structur de circuit logic combinaional care s efectueze conversia acestui
numr n codul BCD (codul 8421).
R e z o l v a r e:
b7b6b5b4b3b2b1b0 max = 11111111(2) = 255(10)
Convertorul de cod Binar-BCD trebuie s aib 10 ieiri, dup cum se arat n
figura de mai jos:
Descrierea funcionrii acestui circuit i determinarea expresiilor logice ale

ieirilor cu ajutorul tabelelor de adevr necesit un efort de calcul considerabil.
Structura circuitului poate fi obinut fr a determina n mod explicit expresii
logice pentru cele 10 ieiri n funcie de cele 8 variabile de intrare i are la baz
calculul urmtor. Semnul + reprezint adunarea algebric.
b7b6b5b4b3b2b1b0 = b727 + b626 + b525 + b424 + b3b2b1b0 =
= b7(100 + 20 + 8) + b6(60 + 4) + b5(30 + 2) + b4(10 + 6) + b3b2b1b0 =
= 100(10)(000b7)(2) + 10(10)(00b70 + 0b6b60 + 00b5b5 + 000b4)(2) +
+ (b7000 + 0b600 + 00b50 + 0b4b40 + b3b2b1b0)(2) =
= 100(10)b7 + 10(10)(0b7b4 + b6b60 + 0b5b5)(2) + (b7b6b50 + 0b4b40 + b3b2b1b0)(2)
Convertorul Binar-BCD poate fi construit cu sumatoare binare i pori logice.
Digitul cel mai puin semnificativ (uniti) se calculeaz astfel:
u0 = b0;
u3u2u1 + 10(10)(transport)(2) = b7b6b5 + 0b4b4 + b3b2b1 + corecie BCD(U).
216
Numrul binar u3u2u1 poate s aib numai valorile 000, 001, 010, 011 sau 100.
Schema unui circuit care determin valorile cifrelor binare u3, u2, u1 i
transporturile ctre digitul zeci este desenat n figura de mai jos. Circuitul
are o funcionare asemntoare cu a unui sumator modulo 5.
Sumatorul de 3 bii efectueaz adunarea b7b6b5 + 00b4 + b3b2b1 = 210. Toate

cele 16 combinaii de 4 bii sunt posibile pentru acest rezultat deoarece
variabilele b7, b6, b5, b4, b3, b2 i b1 sunt independente. Blocul de corecie BCD
determin cifrele binare u3, u2, u1 i transporturile , . Toate cele trei
transporturi (, i ) ctre digitul zeci au ponderi egale cu 20 fiecare.
Tabelele de adevr urmtoare descriu funcionarea blocului de corecie
BCD(U). Aceste tabele se completeaz pe baza relaiilor
u3u2u1 = (210 + 00b40)mod5
+ + = ctul mpririi [(210 + 00b40)/5]
n care + reprezint adunarea algebric.
Combinaiile 210b4 = 00001, 11110 nu sunt posibile; n aceste dou situaii
valorile funciilor u3, u2, u1, , pot fi considerate indiferente. n conformitate
cu gruprile efectuate n tabelele de adevr se obin expresiile logice:
1b42r 0 + 2
1
0rb4 + 21b
4 +
2
10b
4;
u3 =
u2 =
1
02rb4 +
0(1r b4) + 201rb4 +
1
0b4 +
21b4;
u1 =
2
10 +
210b
4 + 20b
4 +
20b4 +
21
0 +
2
0b4 +
+ 21
0b4 +
2
1
0b
4;
= ( + 2 + 1)( + 2 + b4)( + 2 + 0)(2 + 1 + b4)( + 1 + 0 + b4);
= 2b4(1 + 0).
217
Digitul zeci se calculeaz astfel:

z3z2z1z0 + 10(10)(transport)(2) = 0b7b4+b6b60+0b5b5++++corecie BCD(Z).
Schema unui circuit de calcul al digitului zeci este desenat n figura de mai
jos.
Ieirea din blocul de corecie BCD(Z) este transportul ctre digitul sute.
Numrul binar z3z2z1 poate s aib numai valorile 000, 001, 010, 011 sau 100.
218
Considernd c variabilele logice f, g i h sunt independente, funcionarea

blocului de corecie BCD(Z) poate fi descris cu ajutorul tabelelor de adevr
urmtoare (dac exist dependene ntre variabilele f, g, h atunci acestea pot fi
utilizate pentru simplificarea blocului de corecie), completate pe baza relaiilor
z3z2z1 = (fgh)modulo5
= ctul mpririi[fgh/5]
n care f este bitul cel mai semnificativ iar h este bitul cel mai puin
semnificativ.
Se obin expresiile logice

z3 = f g
h
, z2 = f g + g h, z1 = f h + f g h
, = f g + f h.
Cifrele digitului sute se pot determina cu ajutorul unui semisumator
elementar, dup cum se arat n figura de mai jos.
5. S se deseneze o schem de expandare pentru codificatorul de adres

cu prioritate reprezentat n fig.3.9.
R e z o l v a r e:
Dou sau mai multe ieiri din circuite diferite pot fi conectate mpreun dac
n orice moment cel mult una dintre acestea se afl fie ntr-o stare logic valid
(HIGH, LOW) fie invalid (tensiune intermediar nivelelor H, L) iar celelalte
219
se afl n starea de nalt impedan. Aceast proprietate poate fi utilizat pentru

expandarea codificatorului de adres cu prioritate reprezentat n fig.3.9. O
schem de expandare este desenat n figura de mai jos.
Dac Enable = 0 atunci nici unul dintre cele dou codificatoare nu este autorizat
s funcioneze i ieirile AI, A2, A1, A0 sunt n starea de nalt impedan.
Dac Enable = 1 atunci este autorizat s funcioneze un singur codificator.
Autorizarea se realizeaz cu ajutorul intrrilor care au prioritatea cea mai mare:
- cnd este activ cel puin una dintre intrrile I7, I6, I5 sau I4, este validat
codificatorul 2 i rezult A2 = 1, AI = 1;
220
- cnd nici una dintre intrrile I7, I6, I5 i I4 nu este activ se autorizeaz
funcionarea codificatorului 1 i rezult A2 = 0; n acest caz AI = 1 dac este
activ cel puin una dintre intrrile I3, I2, I1 sau I0 (altfel AI = 0).
6. Utiliznd un singur decodificator 1-din-16 cu ieiri active pe nivelul 0

logic i pori logice, s se implementeze funciile f i g (de variabile a, b, c, d,
e) definite astfel:
f = ab
c + bcde + a c d + abcd ,
R e z o l v a r e:
Dac la intrrile decodificatorului se aplic variabilele a, b, c, d n aceast
ordine, de la intrarea MSB la intrarea LSB, atunci la ieirile 0 15 ale
circuitului se genereaz maxtermenii a + b + c + d, a + b + c + d
, a + b + c
+ d,..., i respectiv a
+b
+ c + d
.
Funcia f trebuie reprezentat ntr-o form echivalent mai convenabil (produs
de maxtermeni):
f = (a
+ b + c)(b
+ c + d
+ e)(a + c + d)(a + b
+c+d
) .
Fiecare maxtermen de 3 variabile poate fi scris ca produs de doi maxtermeni de
4 variabile:
+ b + c = (a
a
+ b + c + d
)(a
+ b + c + d) = 1110;
+ c + d
b
= (a + b
+ c + d
)(a
+b
+ c + d
) = 715;
.
a + c + d = (a + b + c + d)(a + b
+ c + d) = 0 4
Variabila e trebuie tratat n mod diferit fa de variabilele a, b, c, d care sunt
aplicate la intrrile decodificatorului. Se obine expresia
.
f = 1110(715 + e)0
45
Expresia logic cea mai convenabil pentru reprezentarea funciei g este forma
canonic cu maxtermeni (valorile indiferente sunt considerate 1 logic):
g = (a + b + c + d)(a + b + c + d
+ e)(a + b
+c+d
)(a + b
+ c + d)
(a
+b
+ c + d)(a
+ b + c + d
) = 0(3 + e)5
6
1210.
Circuitul care implementeaz funciile f i g, compus dintr-un decodificator de
221
adres (1-din-16 cu ieiri active pe nivelul 0 logic) i pori logice, este

reprezentat n figura urmtoare.
7. S se implementeze, utiliznd numai MUX2 (multiplexoare de 2 ci)

ce + abd
e + a
b d e + a
cd
e + a b
ce.
i inversoare, funcia f(a, b, c, d, e) = a b
R e z o l v a r e:
Fie X o mulime de variabile logice, y o variabil logic care nu aparine
mulimii X i H(X, y) o expresie care definete o funcie logic. Aceast
expresie logic poate fi expandat astfel:
H(X, y) = y H(X, 0) + y H(X, 1).
Dac funciile logice H(X, 0) = H0(X) i H(X, 1) = H1(X) sunt implementate de
ctre dou blocuri combinaionale B0 i respectiv B1, atunci pentru
implementarea funciei H(X, y) mai este necesar doar un MUX2. Schema de
interconectare a blocurilor B0, B1 cu multiplexorul este desenat n figura
urmtoare. La rndul lor funciile H0(X) i H1(X) pot fi expandate, adic pot fi
descompuse n funcii mai simple care trebuie multiplexate. Aceast procedura
de expandare se poate aplica recursiv pn cnd funcia iniial se obine prin
multiplexarea variabilelor de intrare.
222
Expandarea unei funcii logice de n variabile se poate realiza n n! moduri, ns

anumite expandri sunt mai avantajoase din punct de vedere al costului
implementrii (adic al numrului de multiplexoare i inversoare necesare).
O expandare avantajoas pentru funcia din enunul problemei este urmtoarea:
e) + a
( b d e + c d
e + b c e) =
f(a, b, c, d, e) = a(b
ce + bd
=a
[e(b d + b c) + e(c d
)] + a[e(b d
) + e(b
c)].
Implementarea acestei expresii logice cu MUX2 i inversoare este reprezentat
n figura de mai jos. Multiplexoarele care au o intrare fixat la o valoare logic
constant pot fi simplificate din punct de vedere structural.
223
8. S se implementeze funcia logic f(a, b, c) definit prin tabela de

adevr urmtoare, utiliznd un MUX de 4 ci i un inversor.
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c
0
1
0
1
0
1
0
1
f
0
1
1
0
0
~
1
1
R e z o l v a r e:
La intrrile de selecie S1, S0 ale multiplexorului se pot aplica oricare dou din
cele trei variabile a, b, c i n orice ordine. Dac S1 = a i S0 = b atunci ecuaia
care descrie funcionarea MUX4 este
I0 + a
bI1 + ab
I2 + abI3.
Y=f=a
b
Din tabela de adevr se determin valorile logice care trebuie aplicate la
intrrile de date ale multiplexorului, comparndu-se coloanele c i f; de
exemplu, n primele dou linii din tabela de adevr (linii ce corespund
combinaiei ab = 00) se observ c c = f, ceea ce nseamn I0 = c. La celelalte
trei intrri de date se obin valorile I1 = c, I2 = 0 sau c, I3 = 1. Implementarea
funciei f este reprezentat n figura de mai jos.
9. S se implementeze funcia logic

G(a, b, c, d, e, f) = a
b + ab
c + abc d
+ abcdf + abcde
224
utiliznd (strict) dou multiplexoare de 4 ci.

R e z o l v a r e:
Expresia logic ce definete funcia G poate fi scris n forma
0 + ab1 + ab
c + ab(c d
1 + c df + cd
0 + cde).
G = a b
Variabilele care trebuie aplicate la intrrile de selecie ale celor dou
multiplexoare sunt a, b i respectiv c, d. Circuitul care implementeaz funcia
G este desenat n figura urmtoare.
10. S se construiasc un comparator combinaional de n bii pentru

numere reprezentate n codul complementar fa de 2.
R e z o l v a r e:
De obicei comparatoarele numerice determin valoarea relativ (mai mare, egal,
mai mic) a dou numere binare fr semn. n cazul numerelor reprezentate n
C2 comparaia trebuie s includ i bitul de semn.
Fie X = xn-1xn-2...x1x0, Y = yn-1yn-2...y1y0 dou numere binare cu semn codificat
(biii de semn sunt xn-1, yn-1 i se respect convenia de codificare a semnului
0Y+, 1Y-) i C2(X) = xn-1xn-2*...x1*x0*, C2(Y) = yn-1yn-2*...y1*y0* codurile
complementare fa de 2 ale acestora.
Circuitul care compar numerele C2(X) i C2(Y), n aceast ordine, trebuie s
genereze unul dintre rezultatele X > Y, X = Y sau X < Y fr a determina n mod
explicit numerele X i Y. Dac se compar numerele C2(X) i C2(Y) ca i cum
acestea ar fi numere de n bii, ntregi i fr semn, atunci rezultatele obinute
trebuie corectate pentru ca ele s coincid cu rezultatele comparaiei dintre
X i Y. Prin analiza care urmeaz se determin cazurile n care sunt necesare
corecii i n ce constau aceste corecii.
225
Cazul 1:
Dac xn-1 = yn-1 = 0 atunci rezultatul comparaiei dintre C2(X) i C2(Y) este
identic cu rezultatul comparaiei dintre X i Y deoarece C2(X) = X, C2(Y) = Y
iar corecia nu este necesar.
Cazul 2:
Dac xn-1 = 0 i yn-1 = 1 atunci comparatorul indic C2(X) < C2(Y) adic se
activeaz ieirea mai mic; rezultatul comparaiei trebuie s fie X > Y deoarece
X $ 0 iar Y < 0, adic trebuie s se activeze ieirea mai mare. Corecia este
necesar.
Cazul 3:
Dac xn-1 = 1 i yn-1 = 0 atunci comparatorul indic C2(X) > C2(Y) adic se
activeaz ieirea mai mare; rezultatul comparaiei trebuie s fie X < Y
deoarece X < 0 iar Y $ 0, adic trebuie s se activeze ieirea mai mic. Corecia
este necesar.
Cazul 4:
Dac xn-1 = yn-1 = 1 sunt posibile dou situaii.
(a) C2(X) = C2(Y) Y X = Y; se activeaz ieirea egal i nu este necesar
corecia rezultatului.
(b) C2(X) C2(Y) Y X Y; C2(X) = 2n - *X*, C2(Y) = 2n - *Y* i n aceast
situaie C2(X) > C2(Y) Y X < Y, C2(X) < C2(Y) Y X > Y adic este necesar
corecia rezultatului.
Din aceast analiz rezult c numai ieirile mai mare i mai mic pot
fi afectate de erori. Erorile apar n cazurile 2, 3 i 4(b) iar corecia se poate
realiza prin interschimbarea ieirilor < i > atunci cnd cel puin unul dintre
biii xn-1, yn-1 are valoarea logic 1; rezultatul corespunztor cazului 4(a) nu se
modific deoarece nu este sensibil la corecia menionat. Schema de comparare
a numerelor reprezentate n C2 este desenat n figura de mai jos.
226
11. Circuitul din figura urmtoare este un numrtor combinaional;

acesta trebuie s indice numrul de intrri care au valoarea logic 1 n form
binar n2n1n0(2). S se determine structura numrtorului i s se deseneze o
schem de expandare a acestuia.
R e z o l v a r e:
Circuitul implementeaz sistemul de funcii n2, n1, n0. Aceste funcii depind
fiecare de 7 variabile i pot fi reprezentate prin tabele de adevr (cu
dimensiunea 27) cu ajutorul crora se obin expresii logice cu costuri minime
i implicit structura circuitului la nivel de poart logic. Aceast abordare
implic un efort relativ mare de calcul; o soluie mai simpl este construirea
numrtorului din sumatoare i semisumatoare elementare. Funcionarea
numrtorului este descris de relaia
n2n1n0(2) = a + b + c + d + e + f + g
n care + reprezint adunarea algebric. Circuitul poate fi inclus n categoria
celulelor elementare de adunare deoarece efectueaz adunarea a 7 bii
(variabile) cu ponderi egale ntre ele. n comparaie cu un sumator elementar
care efectueaz adunarea a 3 bii cu ponderi egale i care realizeaz o
compresie de tip (3, 2), unde 3 i 2 reprezint numrul de intrri i respectiv
numrul de ieiri, numrtorul prezentat n enunul aceastei probleme realizeaz
o compresie de tip (7, 3). n cazul general, o celul elementar de adunare
determin suma a (2k-1) bii cu ponderi egale, rezultatul fiind furnizat sub forma
unui numr binar de k cifre. Relaia de mai sus poate fi prelucrat astfel:
n2n1n0(2) = (a + b + c) + (d + e + f) + g = s1s0(2) + u1u0(2) + g =
= (s1 + u1)21 + (s0 + u0 + g) = (s1 + u1)21 + v1v0(2) = (s1 + u1 + v1)21 + v0 =
= w1w0(2)21 + v0 = w1w0v0(2).
Sunt necesare 4 sumatoare elementare pentru a construi numrtorul; schema
227
de interconectare a acestor componente este desenat n figura urmtoare.
Ieirea n0 are rangul egal cu rangul fiecreia dintre intrrile a, b, c, d, e, f, g.

Ieirile n1 i n2 au ranguri mai mari cu 1 i respectiv cu 2; prin analogie cu
sumatorul elementar sau celula de tip (3, 2), aceste ieiri au semnificaie de
transporturi.
Cu ajutorul unui sumator compus din n celule elementare de tip (7, 3) se
poate efectua ntr-un singur pas adunarea a 5 numere binare de n bii;
arhitecturile de acest fel reprezint soluii de cretere a vitezei de operare i pot
fi combinate cu tehnicile de anticipare, de salt sau de selecie a transporturilor.
Structura unui sumator cu transporturi succesive ntre celule este desenat
simplificat n figura de mai jos.
228
12. Fie X = xn-1xn-2...x1x0 i Y = yn-1yn-2...y1y0 dou numere binare ntregi i

fr semn. Utiliznd un scztor binar de n bii, s se construiasc un circuit
logic combinaional care s efectueze operaia Z = *X-Y*.
R e z o l v a r e:
Rezultatul operaiei specificate n enunul problemei este un numr binar ntreg
i fr semn; formatul necesar i suficient pentru reprezentarea acestuia este de
n cifre, adic Z = zn-1zn-2...z1z0.
La ieirile scztorului de n bii se obine Z numai dac se scade din
operandul mai mare pe cel mai mic, adic:
- dac X $ Y atunci trebuie efectuat operaia X-Y;
- dac X < Y atunci trebuie efectuat operaia Y-X.
Comparaia operanzilor trebuie fcut n mod explicit, cu ajutorul unui
comparator numeric de n bii. Rezultatul furnizat de comparator (valoarea
relativ a numerelor X i Y) stabilete care dintre operanzi este desczutul i
care este scztorul. Schema simplificat a circuitului logic care implementeaz
acest algoritm de calcul este reprezentat n figura urmtoare.
Numai ieirea < a comparatorului este utilizat; structura comparatorului

poate fi simplificat prin eliminarea conexiunilor i porilor logice care nu
influeneaz valorile de la ieirea <.
Blocurile notate nMUX2 conin n multiplexoare de 2 ci. Prin intermediul
acestor blocuri de comutatoare se aplic operandul mai mare (desczutul) la
intrarea circuitului de scdere notat cu A i operandul mai mic (scztorul) la
intrarea notat cu B.
Circuitul de scdere efectueaz operaia A-B; mprumutul de intrare borrowin
este conectat la 0 logic iar mprumutul de ieire borrowout nu este utilizat.
Viteza de operare a circuitului este invers proporional cu timpul de propagare
cumulat al comparatorului, al unui bloc de multiplexoare i al scztorului.
229
Operaia Z = *X-Y* poate fi efectuat mai avantajos n comparaie cu

schema de calcul anterioar, att din punct de vedere al vitezei de operare ct
i al complexitii structurale, dac se aplic numerele X i Y direct la intrrile
A i respectiv B ale scztorului de n bii iar rezultatul X-Y = A-B se
corecteaz atunci cnd X < Y. Fie D = dn-1dn-2...d1d0 rezultatul obinut la
ieirile notate cu 0, 1, ..., n-1 ale scztorului de n bii. Valoarea relativ a
numerelor X, Y i implicit relaia dintre Z i D sunt indicate de ctre valoarea
logic obinut la ieirea de mprumut borrowout astfel:
- dac borrowout = 0 atunci X $ Y i Z = D;
- dac borrowout = 1 atunci X < Y i X-Y = -2n + D = -Z; n acest caz numrul
binar 1dn-1dn-2...d1d0 reprezint complementul fa de 2 al numrului negativ -Z:
Z = zn-1zn-2...z1z0 = 2n - D = d
n-1d
n-2...d
1d
0 + 1.
Determinarea numrului Z cu aceast relaie nu este convenabil datorit
operaiei de adunare. Dezavantajul poate fi ns eliminat cu ajutorul urmtorului
artificiu de calcul.
X-Y-1 = -2n + D* = -Z - 1;
Z = zn-1zn-2...z1z0 = 2n - D* - 1 = d
n-1*d
n-2*...d
1*d
0*.
Noua schem de calcul al numrului Z este desenat n figura de mai jos.
Cu toate c ieirea de mprumut borrowout a scztorului i ieirea < a

comparatorului au valori logice identice pentru orice pereche de numere X, Y
(adic funciile logice realizate la aceste dou ieiri sunt echivalente), utilizarea
comparatorului este necesar. Dac la intrarea borrowin a scztorului se
230
conecteaz ieirea borrowout, eliminndu-se comparatorul, atunci se obine un

circuit logic cu reacie care nu mai este combinaional ci secvenial asincron.
Un astfel de circuit are memorie; valorile de la ieirile scztorului cu reacie
depind nu numai de valorile curente X, Y ci i de valoarea logic memorat,
valoare care nu este ntotdeauna cunoscut. De asemenea, este posibil ca unele
valori de intrare X, Y sau anumite modificri ale acestora s determine n circuit
regimuri tranzitorii cu durat infinit (oscilaii).
Determinarea numrului Z cu ajutorul scztorului cu reacie (cu legtur
ntre ieirea borrowout i intrarea borrowin) este posibil prin controlarea reaciei
dup cum se arat n figura urmtoare.
Semnalul Control reacie trebuie meninut la valoarea logic 0 din momentul

aplicrii operanzilor X, Y i cel puin pn cnd toate ieirile scztorului au
valori logice stabile; pe acest interval de timp T reacia este ntrerupt iar
scztorul efectueaz operaia X-Y-0. Dup intervalul T, la intrarea Control
reacie se aplic valoarea logic 1; tranziia 0Y1 i meninerea valorii 1 orict
de mult timp la aceast intrare de control nu determin modificarea valorii
logice existente la ieirea borrowout deoarece:
- dac borrowout = 0 nainte de momentul T atunci borrowin = 0 dup momentul
T i nu apare nici o schimbare la vreuna dintre intrrile scztorului;
- dac borrowout = 1 nainte de momentul T atunci borrowin = 1 dup momentul
T iar scztorul ncepe s efectueze operaia X-Y-1, operaie care nu implic o
propagare a valorii mprumutului borrowin pn la ieirea borrowout deoarece
borrowout = 1 datorit faptului c X < Y (propagarea poate s afecteze toate
ieirile scztorului de la rangul 0 pn la rangul n-1 inclusiv).
Calcularea numrului Z = *X-Y* cu ajutorul schemei din figura de mai sus are
dou faze, asociate cu duratele de meninere a valorilor logice 0 i respectiv 1
231
la intrarea Control reacie. Durata minim a fiecrei faze este egal cu timpul
de propagare pe cile critice ale scztorului.
13. Fie X = xn-1xn-2...x1x0(7) i Y = yn-1yn-2...y1y0(7) dou numere ntregi i fr
semn scrise n baza de numeraie 7.

(a) Considernd c fiecare cifr xk i yk este reprezentat n form binar, s se
sintetizeze celula elementar de adunare n baza 7.
(b) S se construiasc un sumator modulo 7 de n cifre cu transport succesiv
ntre ranguri.
R e z o l v a r e:
(a) Cifrele bazei 7 pot fi reprezentate n baza 2 utiliznd un format de 3 bii. O
implementare a celulei elementare de adunare n baza 7 este reprezentat n
figura urmtoare.
Celula elementar de adunare n baza 7 efectueaz operaia
xk + yk + ck = ck+171 + sk
unde simbolul + reprezint adunarea algebric, xk, yk, sk sunt cifre ale bazei
7 codificate binar iar ck, ck+1 0 {0, 1} sunt transporturi. Circuitul de corecie are
ca mrime de intrare numrul binar (2) , a crui valoare maxim n
zecimal este 6 + 6 + 1 = 13 (adic 1101 n baza 2). Sistemul de 4 funcii logice
care este implementat de acest circuit, i anume ck+1, sk, 2, sk, 1 i sk, 0 este
reprezentat prin tabelele de adevr urmtoare, completate pe baza relaiei de
mai sus.
232
ck+1 = +
sk, 2 = + + = +
sk, 1 = +
+
= ( + ) +
sk, 0 = +
+
=
+ ( + )
Structura circuitului de corecie este desenat n figura urmtoare.
(b) Sumatorul modulo 7 de n cifre cu transport succesiv ntre ranguri se obine

prin interconectarea a n celule elementare de adunare ntr-un ir unidimensional
i unilateral, la fel ca n cazul sumatorului binar cu transport succesiv. Structura
233
celular a sumatorului este desenat n figura urmtoare.
14. Fie X = xnxn-1xn-2...x1x0(7) i Y = ynyn-1yn-2...y1y0(7) dou numere ntregi

cu semnul codificat, scrise n baza de numeraie 7. Fiecare cifr xk i yk este
reprezentat ntr-un format de 3 bii; cifrele xn i yn reprezint semnele
numerelor X i respectiv Y utilizndu-se convenia 000 Y +, 110 Y -. S se
construiasc un circuit logic care s efectueze operaia Z = X + Y prin
intermediul adunrii.
R e z o l v a r e:
n orice baz de numeraie se poate efectua adunarea numerelor cu semn
utiliznd codurile complementare. n baza 7, operaia Z = X + Y se poate
efectua mai avantajos n forma C7(Z) = C7(X) + C7(Y), C7 fiind codul
complementar fa de 7; cifrele semn i cifrele care definesc modulele sunt
tratate la fel. Rezultatul C7(Z) este un numr de n+1 cifre n baza 7, codificate
binar, n care cifra din rangul n este semnul. Cnd operanzii X i Y au semne
identice este posibil s se depeasc formatul; aceste situaii sunt detectate
automat n codul C7 prin alterarea cifrei semn (de exemplu 001, 010, 011,
100, 101). Codul C7 are proprietatea de autocorecie a erorilor cauzate de
depirile de format (vezi cap.1).
Operaia de adunare a codurilor C7 se efectueaz cu un sumator modulo7.
Conversiile X Y C7(X) i Y Y C7(Y) trebuie realizate explicit cu ajutorul
convertoarelor de cod. Aceste convertoare au structur celular; o celul
realizeaz conversia unei cifre de modul. Datorit prezenei sumatoarelor este
mai convenabil s se efectueze conversiile operanzilor n codul C6 (codul
complementar fa de 6). Relaia dintre codurile C6 i C7 este
C7(A) = C6(A) + sgn(A)70
unde A este un numr oarecare scris n baza 7 iar + reprezint adunarea
algebric. Termenul sgn(A)70 are valoarea 0 dac A este pozitiv i valoarea 1
dac A este negativ; el trebuie aplicat la intrarea de transport a sumatorului
modulo7. Cnd A este pozitiv C7(A) = C6(A) = A.
234
Se poate considera sgn(A) = an, 2 adic cel mai semnificativ bit al cifrei semn an.
Conversia cifrei ak n codul C6 se face pe baza relaiei
C6(ak) = a
n, 2ak w an, 2(6 - ak), k < n
cu ajutorul creia se completeaz tabelele de adevr urmtoare.
ak, 2* = an, 2 ak, 2 + an, 2 a

k, 2 a
k, 1 + an, 2 a
k, 2 a
k, 0
ak, 1* = an, 2 ak, 1 + ak, 1 ak, 0 + an, 2 a
k, 1 a
k, 0
ak, 0* = ak, 0
Convertorul de cod C6 realizeaz i conversia invers sau decodificarea
deoarece C6[C6(ak)] = ak iar semnele numerelor A i C6(A) sunt identice, adic
an = an*.
Circuitul reprezentat simplificat n figura de mai jos determin Z = X + Y
prin intermediul adunrii.
235
Blocurile logice notate Convertor C6 conin fiecare cte n celule. Dac nu se

produce depirea formatului atunci cifra cea mai semnificativ sn = zn generat
de sumatorul modulo7 este fie 000 fie 110. n acest caz sumatorul efectueaz
operaia S = C6(X) + C6(Y) + sgn(X)sgn(Y); transportul din rangul semn, adic
cout, se neglijeaz. Sunt posibile urmtoarele cazuri:
1) numerele X i Y sunt ambele pozitive;
Se obine S = C6(X) + C6(Y) = X + Y, sn = 000 i deci S = C6(S) = Z.
2) unul dintre numerele X i Y este pozitiv iar cellalt este negativ;
Fr a pierde din generalitate se consider c X este pozitiv i Y este negativ. Se
obine S = C6(X) + C6(Y) = X + C6(Y), sn = 000 sau 110. Dac sn = 000 atunci
C7(Z) = X + [C6(Y) + 1] = S + 1 = C6(S) + 1 = Z (eroare),
iar dac sn = 110 atunci
C7(Z) = X + [C6(Y) + 1] = S + 1 = C6(Z) + 1 i rezult C6(S) = Z.
3) numerele X i Y sunt ambele negative;
Se obine S = C6(X) + C6(Y) + 1, sn = 110. Deoarece
C7(Z) = [C6(X) + 1] + [C6(Y) + 1] = S + 1 = C6(Z) + 1,
rezult S = C6(Z) iar C6(S) = Z.
Eroarea menionat anterior poate fi corectat prin nlocuirea porii AND2
conectat la intrarea de transport a sumatorului cu un circuit care s genereze
valoarea 1 logic atunci cnd ambele numere X, Y sunt negative dar i cnd
acestea au semne opuse iar X + Y > 0. Semnul numrului X + Y poate fi
determinat cu ajutorul unui comparator de 3n bii; se compar *X* i *Y* ca i
cum acestea ar fi numere binare. O soluie mai economic const n utilizarea
informaiei de semn disponibil la ieirea sn, 2 a sumatorului. Deoarece n acest
caz se creeaz o legtur de reacie n circuit, la nivelul sumatorului modulo7,
este necesar un semnal de control al reaciei, la fel ca n problema 12. Schema
circuitului cu reacie controlat este desenat n figura urmtoare. Operaia Z =
X + Y se efectueaz n dou faze. n prima faz variabila logic Control reacie
se menine la valoarea 0 pn cnd ieirile sumatorului modulo7 au valori
stabile. n faza a doua, care este o faz de corecie a rezultatului, se aplic
Control reacie = 1; corecia este efectiv numai dac X + Y > 0 iar sgn(X)
sgn(Y). Toate cifrele de la ieirile sumatorului determinate n prima faz, cu
excepia cifrei semn sn, pot fi modificate n faza de corecie. De exemplu, dac
X = 000 110 000 000 (+600(7)) i Y = 110 001 000 000 (-100(7)) atunci
rezultatul furnizat de sumator n prima faz este +466(7):
000 110 000 000+

110 101 110 110
000 100 110 110
C6(X)
C6(Y)
S
236
n faza a doua se efectueaz operaia
000 110 000 000+

110 101 110 110
1
000 101 000 000
C6(X)
C6(Y)
S = C6(S) = Z = +500(7).
Depirea formatului este indicat la ieirea Overflow prin nivelul 1 logic:
Overflow = s n, 2 s n, 1 s n, 0 + sn, 2 sn, 1 s n, 0 = sn, 2r sn, 1 + sn, 0.
15. S se construiasc un ALU de 4 bii, reprezentat ca bloc funcional n

wY i
figura de mai jos, care s efectueze operaiile logice XY, Xr Y, XY, X
+ XY, X + Y +1. S se expandeze acest
operaiile aritmetice X + Y + c0, XY - 1, X
ALU la 16 bii.
237
Modul de operare, aritmetic sau logic, se fixeaz cu ajutorul variabilei de intrare

M iar selecia operaiilor se realizeaz prin intermediul variabilelor Sel1 i Sel0.
Intrarea c0 reprezint transportul de intrare iar G, P sunt funciile de generare
i de propagare a transportului.
R e z o l v a r e:
ALU are la baz sumatorul de 4 bii cu transport anticipat reprezentat n figura
urmtoare. Acest circuit efectueaz operaia aritmetic A + B + cin, rezultatul
fiind funciile de generare i propagare a transportului G, P i suma S = s3s2s1s0
(A = a3a2a1a0, B = b3b2b1b0).
Mai multe detalii structurale ale unitii aritmetice-logice pot fi determinate cu

ajutorul tabelei de funcionare de mai jos.
n modul aritmetic toate cele 4 operaii sunt efectuate de ctre sumatorul binar;
mai sunt necesare blocuri logice care s determine operanzii A, B i transportul
cin. Selectarea operanzilor i a transportului se realizeaz cu ajutorul
multiplexoarelor. Operaia aritmetic F = XY - 1 (scdere) este echivalent cu
operaia F = XY + 1111 (adunare):
238
F = XY - 1 = XY - 1 + 24 = XY + 1111.
Fie cout o variabil logic a crei semnificaie este mprumut de ieire n cazul
operaiei XY - 1 i transport de ieire n cazul operaiei XY + 1111. Comparaia
dintre aceste dou operaii se poate realiza cu ajutorul tabelelor de mai jos.
XY
F = XY - 1
cout
XY
F = XY + 1111
cout
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
1111
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
1111
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Variabila cout poate fi determinat cu ajutorul expresiei logice cout = G + Pcin,

unde G i P sunt funciile de generare i respectiv de propagare a transportului
implementate la nivelul sumatorului. n cazul Sel1Sel0 = 01 trebuie fcut
corecia cout = G + Pcin ; aceast corecie nu implic modificarea funciilor G,
P i se realizeaz efectiv numai atunci cnd ALU este prevzut cu o ieire de
transport.
n figura urmtoare este desenat simplificat structura unitii aritmetice-logice
de 4 bii. Blocurile logice notate MUXA, MUXB, MUXL conin fiecare cte
4 multiplexoare de 4 ci iar blocul MUXF conine 4 multiplexoare de 2 ci;
multiplexoarelor din fiecare bloc li se atribuie ranguri de la 0 la 3. Fiecare
simbol de inversor sau de poart AND reprezint un bloc compus din 4 astfel
de componente; de exemplu, poarta AND marcat cu cifra 2 este un circuit care
efectueaz operaia XY = x3y3 x2y2 x1y1 x0y0 iar aceti 4 bii rezultat se aplic
la intrrile multiplexoarelor marcate cu cifra 2 n grupurile MUXB i MUXL
239
dup o coresponden biunivoc determinat de ranguri.

Logica necesar pentru efectuarea operaiei Xr Y se afl n structura
sumatorului de 4 bii; cnd Sel1Sel0 = 00 la intrrile sumatorului se aplic A =
X i B = Y.
Schema de expandare la 16 bii a acestui ALU de 4 bii este desenat n figura

de mai jos.
240

1. S se sintetizeze convertoarele de cod: a) Gray-Binar, de 4 bii; b) C2Binar cu semn codificat, de 4 bii; c) BCD(2 digii)-Binar.
2. Utiliznd pori logice i un singur decodificator 1-din-10 cu ieiri
+ d)(b
active pe nivelul 1, s se implementeze funciile logice f(a,b,c,d) = bc(a
+ c + d) i g(a,b,c,d) = (c + ar br d)(b + c + d).
3. S se construiasc un decodificator 1-din-16 cu ieiri active pe nivelul

logic 0 utiliznd decodificatoare 1-din-4 cu ieiri active pe 0.
4. S se deseneze o schem de expandare a demultiplexorului cu intrare

de autorizare, de la 4 ci la 16 ci.
5. S se implementeze sistemul de funcii f, g, h, k, j definit mai jos,

utiliznd un DEMUX de 16 ci i pori logice. Funciile sistemului depind de
variabilele logice a, b, c, d i e.
6. S se deseneze o schem de afiare cu 4 celule de tip 7 segmente (LED)

n care s fie utilizat un singur decodificator BCD-7 segmente pentru comanda
tuturor celulelor de afiare.
Observaie: Sunt dou tipuri de celule de afiare cu 7 segmente LED: celule de
241
tip AC (anod comun) i celule de tip CC (catod comun). Celulele AC (CC) sunt
comandate de ctre decodificatoare cu ieiri active pe nivelul logic 0 (1).
Celulele AC (CC) au un pin numit anod comun (catod comun) care trebuie
conectat la borna + (-) a sursei de alimentare pentru ca segmentele activate
s emit lumin; altfel, dac acest pin este lsat n gol sau nu este conectat la
borna corespunztoare a sursei de alimentare, nici un segment nu emite lumin.
7. S se sintetizeze circuitul de rotire sau de permutare circular definit

n figura urmtoare.
8. S se sintetizeze o celul de comparare de 2 bii, care s compare

numerele binare A = a1a0, B = b1b0 i s furnizeze unul dintre rezultatele mai
mic sau mai mare sau egal. Utiliznd aceast celul s se construiasc un
comparator de 2n bii, ca cel reprezentat n figura de mai jos.
9. Utiliznd scztoare binare i pori logice, s se construiasc un

scztor BCD de 1 digit.
10. a) S se sintetizeze o celul elementar de adunare modulo 12 i s se
construiasc sumatoare mod12 de n cifre cu transport succesiv, cu transport n
242
salt i cu transport selectat.

b) S se completeze schema unui sumator modulo 12 cu convertoare de cod
adecvate pentru a efectua att operaii de adunare ct i operaii de scdere
modulo 12.
11. S se construiasc un ALU de 4 bii, reprezentat ca bloc funcional n

Y, Xr Y, XY, XwY i
figura de mai jos, care s efectueze operaiile logice X
+ XY + c0, X
+ Y +1. S se expandeze
operaiile aritmetice X + Y + c0, XY - 2, X
acest ALU la 16 bii.
12. S se descrie prin tabele de adevr i s se sintetizeze cu pori logice

multiplicatorul de 2 bii reprezentat n figura urmtoare. Utiliznd celule de
multiplicare de acest fel i sumatoare binare, s se construiasc o arhitectur de
multiplicator de 8 bii.
243
Cap.4 FAMILII DE CIRCUITE INTEGRATE DIGITALE
Circuitele integrate digitale, indiferent de complexitatea lor, sunt alctuite

din elemente de circuit sau componente elementare numite pori logice. O
poart logic ideal are proprietile urmtoare:
1) se alimenteaz de la o singur surs de tensiune (+V) de la care consum o
putere foarte mic (ideal zero);
2) cele dou nivele logice de la ieire au valorile LOW = 0 i HIGH = +V;
3) impedana de ieire este suficient de mic astfel nct curentul absorbit sau
furnizat n exterior de ieirea porii s aib valori mari, fr ca nivelele logice
de ieire s se modifice;
4) tranziiile HYL i LYH ale ieirii sunt determinate sau cauzate de trecerile
prin valoarea +V/2 ale tensiunilor de intrare;
Caracteristica de transfer n tensiune a unei pori logice neinversoare ideale este
desenat n fig.4.1.
Figura 4.1
Tensiunile de intrare cu valori mai mici dect +V/2 corespund nivelului logic
de intrare L iar cele cu valori mai mari dect +V/2 corespund nivelului logic de
intrare H.
5) tranziia tensiunii de ieire ntre valorile 0 i +V se face instantaneu i
aproape simultan cu tranziia tensiunii de intrare care a generat-o (timpii de
tranziie tr, tf i timpul de propagare tp definii n cap.2 au valoarea 0);
6) nu exist nici o restricie asupra numrului de intrri;
7) impedanele de intrare au valori foarte mari (ideal infinit), ceea ce nseamn
244
Cap.4 Familii de circuite integrate digitale
c valorile curenilor de intrare sunt neglijabile.

n general, ieirea unei pori logice constituie o surs de semnal pentru
intrrile altor pori logice, aa cum se arat n fig.4.2. Aceast surs de semnal
(poarta 1) poate fi perturbat de ctre surse de semnale parazite, exterioare
sau interioare circuitului, numite surse de zgomot.
Fig.4.2 Surse de zgomot n circuitele digitale

Tensiunea electric din nodul perturbat este diferit de tensiunea sursei de
semnal utile care comand nodul; diferena dintre aceste tensiuni se numete
zgomot. Dac amplitudinea zgomotului este prea mare atunci este posibil s se
produc erori logice la ieirile porilor 2 i 3. Dac ns amplitudinea
zgomotului este mai mic dect o valoare critic, numit margine de zgomot,
atunci valorile logice de la ieirile porilor 2 i 3 sunt cele corecte; n acest caz
porile 2 i 3 atenueaz puternic zgomotul. n circuitele digitale nu are loc
acumularea zgomotului de la un subcircuit la altul aa cum se ntmpl n
circuitele analogice. Marginea de zgomot pentru o poart logic ideal are
valoarea:
NM (noise margin) = +V/2
(4.1)
Proprietile definite pentru o poart logic ideal nu pot fi obinute

pentru circuitele fizice n nici una dintre tehnologiile de fabricare a circuitelor
integrate. Forma general a caracteristicii de transfer n tensiune a unei pori
logice reale este desenat n fig.4.3. Benzile LOW, HIGH de la intrare i de la
ieire se definesc cu ajutorul punctelor A, B, C, D n care panta caracteristicii
de transfer are valoarea +1 sau -1:
VIL 0 [0, VILmax], VIH 0 [VIHmin, +V]
VOL 0 [0, VOLmax], VOH 0 [VOHmin, +V]; VOLmax < VILmax i VOHmin > VIHmin.
(4.2)
245
Fig.4.3 Caracteristici de transfer n tensiune ale porilor logice reale

Este de dorit ca banda de incertitudine la intrare [VILmax, VIHmin] s fie ct mai
ngust. Tensiunile de ieire VOL i VOH depind de toleranele procesului de
fabricare, de variaiile temperaturii, de variaiile tensiunii de alimentare i de
gradul de ncrcare a porii logice sau de fanout.
Pentru o poart real se definesc dou margini de zgomot:
NML = VILmax - VOLmax , NMH = VOHmin - VIHmin
(4.3)
Aceste mrimi sunt n general diferite ntre ele i mai mici dect marginea de
zgomot a porii ideale.
O poart logic real consum putere de la sursa de alimentare. De
asemenea, tranziiile ieirii se fac cu viteze finite (tr, tf 0) i cu anumite
ntrzieri (tp 0) fa de tranziiile de la intrri. Mrimile tr, tf, tpHL i tpLH depind
de tehnologia de fabricare, de structura interioar a porii, de valoarea tensiunii
de alimentare i de fanout-ul porii; pentru a obine circuite logice cu viteze de
operare ct mai mari trebuie impuse limitri de fanout pe cile de propagare
critice. n toate tehnologiile de fabricare a circuitelor integrate digitale exist
restricii cu privire la numrul de intrri ntr-o poart logic elementar.
Complexitate circuitelor digitale care pot fi realizate sau integrate pe un
singur chip depinde n principal de dimensiunile fizice ale porilor logice i de
puterea consumat de la sursa de alimentare i disipat sub form de cldur;
cu ct puterea consumat pe poart este mai mic i dimensiunile
componentelor sunt mai mici, cu att densitatea de integrare poate fi mai mare.
n paragrafele urmtoare sunt prezentate particularitile porilor logice
i subcircuitelor realizate n diferite tehnologii de fabricare a circuitelor
integrate.
246
4.1 Circuite logice cu tranzistoare bipolare

4.1.1 Circuite RTL (resistor-transistor logic)
Acestea au fost primele circuite integrate digitale comerciale, introduse
pe pia n 1962. Denumirea lor reflect structura compus numai din rezistoare
i din tranzistoare bipolare. Circuitele integrate RTL fac parte din categoria
circuitelor SSI (small-scale integrated); un astfel de circuit conine pn la 10
pori NOR cu maxim 4 intrri. Structura unei pori NOR2 este desenat n
fig.4.4.
Fig.4.4 Poarta RTL NOR2

Caracteristicile electrice ale porii RTL sunt:
VIHmin = 0,8V
VILmax = 0,7V
VOHmin = 1,2V
VOLmax = 0,2V
NMLmin = 0,5V NMHmin = 0,4V
fanoutmax = 5
puterea medie disipat PD = 16mW
timp de propagare tp = 12ns.
Avantajele circuitelor RTL sunt simplitatea structural i puterea disipat mic.
Dezavantajele constau n marginile de zgomot mici i diferena mic dintre
nivelele logice de la ieire (1V) n raport cu tensiunea de alimentare; tensiunea
VOH scade cu numrul de intrri RTL conectate la ieirea F.
Observaie: Lsarea n gol a unei intrri RTL este echivalent din punct de
vedere logic cu aplicarea la acea intrare a unui nivel de tensiune L.
4.1.2 Circuite DTL (diode-transistor logic)
Circuitele DTL au aprut pe pia tot n anul 1962, la scurt timp dup
circuitele RTL i le-au nlocuit pe acestea din urm n civa ani. Poarta logic
247
de baz din structura primelor circuite integrate DTL este poarta NAND
desenat n fig.4.5. Subcircuitul format din diodele D1, D2 i rezistorul R1
realizeaz funcia logic AND; negarea logic sau inversarea este realizat de
ctre tranzistorul Q.
Fig.4.5 Poarta DTL NAND2

Cnd tranzistorul Q este blocat (A = L sau B = L) se obine la ieirea F
tensiunea VF = VOH = VCC = +4V. Aceast tensiune este independent de
numrul de intrri DTL conectate la ieirea F deoarece diodele de tipul D1, D2
ale sarcinilor sunt polarizate invers; cderea de tensiune pe rezistorul R3 care
se datoreaz curenilor inveri prin aceste diode este neglijabil.
Considernd VD(on) = 0,7V tensiunea pe o diod n conducie (sau polarizat
direct) iar VBE(on) = 0,7V i VBE(sat) = 0,8V tensiunile pe jonciunea baz-emitor
a tranzistorului corespunztoare intrrii n conducie i respectiv intrrii n
saturaie, limita superioar a benzii LOW de la intrrile porii este:
VILmax = 2VD(on) + VBE(on) - VD(on) = 1,4V.
Limita inferioar a benzii HIGH de la intrrile porii este:
VIHmin = 2VD(on) + VBE(sat) - VD(on) = 1,5V.
Cnd la ambele intrri A i B se aplic nivelul logic H, tranzistorul Q se afl n
saturaie iar la ieirea F se obine tensiunea VF = VOL = VCE(sat) = 0,1V. Rezult
o diferen de 3,9V (= 4V - 0,1V) ntre nivelele H i L la ieire, mult mai mare
dect n cazul porii RTL. De asemenea, marginile de zgomot au valori mai
mari:
NML = VILmax - VOL = 1,4V - 0,1V = 1,3V;
NMH = VOH - VIHmin = 4V - 1,5V = 2,5V.
n comparaie cu poarta RTL, proprietile porii DTL se aseamn mai mult cu
248
acelea ale porii logice ideale. Un dezavantaj al structurii din fig.4.5 este sursa
de tensiune negativ VBB. Aceast surs de tensiune are ns dou utiliti:
- menine n conducie permanent diodele de deplasare a nivelului D3, D4 i
prin aceasta rezult o caracteristic de transfer n tensiune mai abrupt;
- reduce timpul de comutare invers a tranzistorului Q, din saturaie n blocare
i prin aceasta se mrete viteza de operare a porii.
O nou structur de poart DTL a aprut pe pia n 1964 i a devenit un
standard de circuit integrat digital pentru aproape 10 ani. Schema acestei pori
logice este desenat n fig.4.6.
Fig.4.6 Poarta DTL NAND2 modificat

Dioda de deplasare D4 din fig.4.5 este nlocuit n structura porii modificate cu
tranzistorul Q1. Acesta opereaz n regiunea activ normal (RAN) cnd se
aplic valoarea logic H la ambele intrri A, B i se blocheaz dac se aplic o
tensiune mai mic de 0,7V la cel puin una dintre intrrile A, B.
n ipotezele VD(on) = 0,7V, VBE(on) = 0,7V i VBE(sat) = 0,8V se obin aceleai limite
pentru benzile LOW, HIGH de intrare ca n cazul porii DTL din fig.4.5:
VILmax = VD(on) + 2VBE(on) - VD(on) = 1,4V;
VIHmin = VBE(on) + VD(on) + VBE(sat) - VD(on) = 1,5V.
Nivelele logice de la ieirea porii sunt VOH = VCC = 5V i VOL = VCE(sat) = 0,1V
iar marginile de zgomot au valorile NML = 1,3V i NMH = 3,5V.
Puterea medie disipat pe poarta DTL modificat este PD = 10mW iar timpul
de propagare este tp = 30ns (viteza de operare este mai mic de 2,5 ori n
comparaie cu poarta RTL).
n starea H la ieire, ambele tipuri de pori DTL pot s comande un numr
mare de sarcini DTL (adic intrri DTL); limitarea fanout-ului apare n starea
249
L la ieire, cnd tranzistorul Q sau Q2 aflat n saturaie trebuie s absoarb

curentul de la sursa VCC care trece prin rezistorul R3 i curenii sarcinilor DTL.
Un calcul aproximativ al fanout-ului porilor DTL este prezentat n continuare.
Se consider c factorul F de amplificare n curent al tranzistoarelor are
valoarea 30.
- curentul prin rezistorul R3 are valoarea IR3 = 3,9V/4K = 0,975mA n cazul
schemei din fig.4.5 i valoarea IR3 = 4,9V/6K = 0,816mA n cazul schemei din
fig.4.6;
- curentul printr-o diod de tipul D1 sau D2 polarizat n catod cu +0,1V are
valoarea ID = 3,9V/2K = 1,95mA n cazul schemei din fig.4.5 i valoarea
ID = 4,9V/3,75K = 1,30 mA n cazul schemei din fig.4.6;
Acesta este cazul cel mai defavorabil. Dac ambele diode D1 i D2 ale unei pori
sunt n conducie atunci valorile curenilor se reduc la jumtate.
- curentul injectat n baza tranzistorului Q (fig.4.5) are valoarea
IB = (VCC - 2VD(on) - VBE(sat))/R1 - (VBE(sat) + *VBB*)/R2 = 0,34mA
iar curentul injectat n baza tranzistorului Q2 (fig.4.6) are valoarea
IB2 = IE1 - VBE(sat)/R2 = 1,54mA - 0,16mA = 1,38mA
IE1 = F[(VCC - R1IE1 - VBE(on) - VD(on) - VBE(sat))/R4] Y IE1 = 15(2,8 - 1,75 IE1);
n calculul curentului de emitor al tranzistorului Q1 s-a presupus c acesta
funcioneaz n RAN. Aceast ipotez este adevrat deoarece
VCE1 = VCC - R1IE1 - VD(on) - VBE(sat) = 0,8V > VCE(sat) = 0,1V.
- valorile maxime ale curenilor pe care pot s i absoarb tranzistoarele saturate
Q i Q2 din sarcinile DTL pe care le comand sunt
IQ = FIB - IR3 = 9,225mA
IQ2 = FIB2 - IR3 = 40,584mA;
- numrul maxim de sarcini DTL ale porii din fig.4.5 este
fanoutmax # IQ/ID = 9,225/1,95 = 4,7;
- numrul maxim de sarcini DTL ale porii din fig.4.6 este
fanoutmax # IQ2/ID = 40,584/1,30 = 31,2.
Calculele anterioare nu iau n considerare toleranele procesului de fabricaie
(de exemplu dispersia factorului de amplificare F) i nici efectele ncrcrii
porilor asupra vitezei de operare. O valoare de catalog tipic pentru ncrcarea
porii DTL din fig.4.6 este fanout = 8.
250
Observaii:
1) Lsarea n gol a unei intrri DTL este echivalent din punct de vedere logic
cu aplicarea la acea intrare a unui nivel de tensiune H.
2) Dou sau mai multe ieiri DTL pot fi conectate mpreun, aa cum se arat
n fig.4.7. Se realizeaz n acest mod, prin cablare, funcia logic WAND
(wired-AND).
Fig.4.7 Realizarea funciei WAND cu pori DTL

4.1.3 Circuite TTL (transistor-transistor logic)
Aceste circuite sunt mai rapide dect circuitele DTL i au aprut pe pia
n 1965. Deosebirea esenial dintre o poart DTL i una TTL este ilustrat n
fig.4.8.
Figura 4.8
Diodele de intrare D1, D2 i dioda de deplasare a nivelului D4 din structura porii

DTL sunt nlocuite n structura porii TTL cu tranzistorul npn multiemitor Q1.
Prin aceasta se obine o reducere a ariei ocupate de etajul de intrare pe chip-ul
251
de siliciu i se micoreaz timpul de propagare a porii.

Numrul de intrri ntr-o poart TTL elementar este limitat la 8. Lsarea
n gol a unei intrri TTL este echivalent din punct de vedere logic cu aplicarea
la acea intrare a unui nivel de tensiune H, la fel ca n cazul porii DTL.
Au fost i sunt fabricate mai multe tipuri sau familii de circuite TTL. O
parte dintre acestea sunt prezentate n continuare.
4.1.3.1 Familia TTL standard
n fig.4.9 este desenat structura porii NAND2 din familia de circuite
TTL standard.
Fig.4.9 Poart TTL standard NAND2

Tranzistorul Q2 nlocuiete dioda de deplasare D3 din structura porii DTL; acest
tranzistor furnizeaz un curent mai mare n baza tranzistorului de ieire Q3.
Rezistorul R3 din structura porii DTL este nlocuit cu tranzistorul Q4. Prin
aceste modificri se mresc curenii de ieire a porii IOL i IOH iar capacitile
de sarcin sunt ncrcate sau descrcate mai repede, ceea ce nseamn reducerea
timpilor de tranziie tr i tf.
Caracteristica static de transfer n tensiune a porii NAND2 este desenat
n fig.4.10. n calculele care urmeaz se consider VD(on) = 0,7V, VBE(on) = 0,7V,
VBE(sat) = 0,8V, VCE(sat) = 0,1V, F = 30 i R = 0,1.
Dac la cel puin o intrare a porii se aplic o tensiune mic (de exemplu Vin =
0,1V), tranzistorul Q1 se satureaz deoarece curentul de baz este de
aproximativ 1mA iar curentul de colector este limitat la curentul invers al
jonciunii B-C Q2 (aproximativ 1nA). Tranzistoarele Q2 i Q3 sunt blocate iar
la ieire se obine tensiunea
VOH = VCC - VBE4(on) - VD(on) = 3,6V.
252
Fig.4.10 Caracteristica de transfer a porii TTL standard NAND2

Curentul printr-o sarcin conectat la ieirea porii, IOH , este curentul de emitor
al tranzistorului Q4 i iese din poart.
Tranzistorul Q2 intr n conducie (punctul M pe caracteristica de transfer) cnd
VB2 = 0,7V, adic atunci cnd Vin = VB2 - VCE1(sat) = 0,6V (Vin reprezint
tensiunea cea mai mic dintre tensiunile aplicate la intrrile A, B ale porii);
curentul de baz al acestui tranzistor este furnizat de la sursa de alimentare prin
jonciunea B-C a tranzistorului Q1 saturat.
Pe poriunea MN a caracteristicii de transfer Q1 este saturat, Q2 i Q4 sunt n
conducie iar Q3 este blocat. Punctul N corespunde intrrii n conducie a
tranzistorului Q3; cea mai mic tensiune de intrare care determin acest lucru
este Vin = VBE3(on) + VBE2(on) - VCE1(sat) = 1,3V. n punctul N curentul prin Q2 are
valoarea IE2 = VBE3(on)/R2 = 0,7mA; tranzistorul Q2 opereaz n RAN deoarece
VCE2 = VCC - (R2 + R3)0,7mA = 3,18V > 0,1V. Tensiunea de ieire
corespunztoare punctului N are valoarea Vout = VCC - R30,7mA - VBE4(on) - VD(on)
= 2,48V 2,5V.
Creterea tensiunii de intrare cu numai 0,2V peste nivelul 1,3V determin
saturarea tranzistoarelor Q2, Q3 i blocarea tranzistorului Q4 (punctul P pe
caracteristica de transfer):
Vin = VBE3(sat) + VBE2(sat) - VCE1(sat) = 1,5V, Vout = VCE3(sat) = 0,1V.
Curentul printr-o sarcin conectat la ieirea porii, IOL , este curentul de
colector al tranzistorului Q3 i intr n poart. Tranzistorul Q4 este blocat
deoarece VB4 = VBE3(sat) + VCE2(sat) = 0,9V este o tensiune insuficient pentru a
pune n conducie jonciunea B-E4 i dioda D conectate n serie.
Pn la valoarea 1,5V a tensiunii Vin tranzistorul Q1 este saturat iar curentul de
253
intrare al porii iese din emitorul acestuia. n intervalul 1,5V < Vin < 2,3V, Q1
opereaz n regim saturat invers datorit limitrii tensiunii pe baz:
VB1 = VBC1(on) + VBE2(sat) + VBE3(sat) = 0,7V + 0,8V + 0,8V = 2,3V.
Ambele jonciuni ale tranzistorului Q1 sunt polarizate direct, ca n regimul
saturat, ns curentul de intrare al porii intr n emitorul lui Q1. Peste
valoarea 2,3V a tensiunii Vin , Q1 opereaz n regim activ invers, avnd
jonciunea B-E polarizat invers i jonciunea B-C polarizat direct.
n regimul static de funcionare a porii, tranzistoarele Q3 i Q4 din etajul
de ieire nu se pot afla simultan n conducie; n regim dinamic ns, pe durata
tranziiei LYH la ieire, exist posibilitatea ca tranzistorul Q4 s intre n
conducie nainte ca tranzistorul Q3 s se blocheze. n aceast situaie, limitarea
la valori de siguran a impulsului de curent absorbit de la sursa de alimentare
prin Q3-Q4 se realizeaz de ctre rezistorul R4.
n fig.4.10 sunt definite benzile LOW i HIGH de intrare i de ieire
pentru o poart TTL standard:
VIL 0 [0; 0,8V], VIH 0 [2V; 5V];
VOL 0 [0; 0,4V], VOH 0 [2,4V; 3,6V].
n conformitate cu relaia 4.3 de definiie a marginilor de zgomot, se obin
valorile:
NML = VILmax - VOLmax = 0,8V - 0,4V = 0,4V;
NMH = VOHmin - VIHmin = 2,4V - 2V = 0,4V.
Curenii de intrare ntr-o poart TTL standard, considernd c un singur
emitor al tranzistorului Q1 este comandat iar ceilali (dac exist) sunt lsai n
gol, au valorile:
IILmax = (VCC - VBE1(sat))/R1 = 4,2V/4k = 1,05mA 1mA;
IIHmax = RIB1 = R(VCC - 2,3V)/R1 = 0,27V/4k 67A.
Dac n emitori ale aceluiai tranzistor Q1 sunt conectai simultan la nivelul logic
L sau H (ceilali, dac mai exist, sunt lsai n gol) atunci curenii prin fiecare
emitor au valorile IIL = 1mA/n i respectiv IIH = 67A/n.
Curenii de ieire ai unei pori TTL standard se calculeaz astfel:
IOLmax # FIB3 = F(IE2 - VBE3(sat)/R2) = 30(3,3mA - 0,8mA) = 75mA;
IE2 = IIHmax(1+1/R) + (VCC - VCE2(sat) - VBE3(sat))/R3 = 0,73mA + 2,56mA = 3,3mA
IOHmax = (VCC - VBE4(sat) - VD(on) - VOHmin)/R3 +
+ (VCC - VCE4(sat) - VD(on) - VOHmin)/R4 = 1,1V/1,6k + 1,8V/130 = 14,5mA.
254
ncrcarea maxim a unei ieiri TTL standard, din punct de vedere static, este:
fanoutmax = min{IOLmax/IILmax , IOHmax/IIHmax} = min{75, 216} = 75.
Observaii:
1) Valorile curenilor calculai mai sus i implicit fanout-ul depind de
toleranele procesului de fabricaie. Valorile de catalog tipice sunt:
IILmax = 1,6mA; IIHmax = 40A; IOLmin = 16mA; IOHmin = 0,4mA; fanout = 10.
2) Scurtcircuitarea accidental a unei ieiri TTL cu nivelul logic L la borna +
a sursei de alimentare distruge de obicei circuitul (curentul de scurtcircuit este
direct proporional cu factorul F i are de obicei valori mai mari de 75mA).
Rezistorul R4 asigur protecia la scurtcircuitul dintre ieirea porii (cnd
aceasta are nivelul logic H) i borna - a sursei de alimentare (mas):
ISC- = IE4 = (VCC - VBE4(sat) - VD(on))/R3 + (VCC - VCE4(sat) - VD(on))/R4 =
= 3,5V/1,6k + 4,2V/130 = 2,18mA + 32,3mA 34,5mA.
Valoarea medie a curentului absorbit de la sursa de alimentare de o poart
TTL standard este 2mA; n starea H la ieire curentul de alimentare este IR1
1mA iar n starea L la ieire curentul de alimentare este IE2 3mA. Rezult c
puterea medie disipat pe poart este PD = 2mA5V = 10mW, egal cu puterea
disipat pe o poart DTL. Timpul de propagare tipic al unei pori TTL standard
(tp = 10ns) este ns de 3 ori mai mic dect al unei pori DTL; produsul putere
disipat vitez de operare sau raportul PD/tp este o mrime cu ajutorul creia
se compar performanele dintre diferite familii de circuite integrate digitale.
Creterea de vitez a porii TTL se datoreaz n principal tranzistorului Q1, care
determin micorarea timpului de propagare tpLH. Tranziia LYH de la ieire este
declanat de o tranziie HYL la cel puin una dintre intrrile porii. nainte de
aceast tranziie toate intrrile porii au nivelul H, tranzistorul Q1 opereaz n
regim activ invers iar tranzistoarele Q2 i Q3 sunt saturate. Tranziia HYL de la
intrare determin VCE1 1,5V i trecerea tranzistorului Q1 n regim activ normal;
sarcina electric stocat n baza tranzistorului Q2 alimenteaz curentul prin
Q1 care, imediat dup tranziia de la intrare, are o valoare mare (IC1 = FIB1
30mA). Curentul IC1 consum rapid sarcinile electrice stocate, astfel c Q2 se
blocheaz ntr-un timp mult mai scurt; dup aceasta tranzistorul Q1 intr n
saturaie. Sarcina stocat n baza tranzistorului Q3 scade ca urmare a blocrii lui
Q2 i se elimin prin rezistorul R2; Q3 se blocheaz mai trziu fa de Q2 ns
blocarea lui Q2 determin intrarea n conducie a tranzistorului Q4 i declanarea
mai devreme a tranziiei tensiunii de la ieirea porii. Din momentul blocrii
tranzistorului Q2 i pn n momentul blocrii lui Q3 ambele tranzistoare ale
etajului de ieire se afl n conducie.
255
Diodele DA i DB conectate la intrrile porii TTL sunt polarizate invers

n regim static i nu au nici o influen asupra funcionrii prezentate anterior.
n regim dinamic ns, tranziiile rapide ale surselor de semnal care comand
intrrile porii pot s produc oscilaii de nalt frecven pe conexiunile A, B.
Datorit acestor oscilaii, tensiunile de la intrrile porii depesc plaja de
alimentare.
O tensiune de intrare mai mare de +5V determin polarizarea invers a
jonciunii B-E Q1; rezistorul R1 protejeaz circuitul n aceast situaie, limitnd
curentul prin jonciune.
Tensiunile de intrare negative sunt limitate la valoarea -0,7V de ctre diodele
DA, DB. n absena acestor diode, cnd tranzistorul Q1 este saturat, tensiunea de
colector VC1 urmrete tensiunea negativ de intrare
VC1 = Vin + 0,1V
iar dioda de izolare colector-substrat se poate polariza direct (vezi fig.4.11); n
acest caz este posibil fie distrugerea circuitului, fie o funcionare defectuoas
ca urmare a producerii unor implsuri nedorite de tensiune n diferite noduri ale
circuitului.
Figura 4.11
n fig.4.12 este desenat structura porii AND2 din familia TTL standard;
performanele acestei pori, PD = 18mW i tp = 15ns, sunt inferioare
performanelor porii NAND. Utilizarea porilor AND n anumite subcircuite
logice este mai avantajoas dect utilizarea porilor NAND. De exemplu,
implementarea funciei f(a,b,c) = abc utiliznd o singur poart elementar
AND3 este de preferat n locul circuitului echivalent, compus dintr-o poart
NAND3 i un inversor; ansamblul NAND3-inversor disip o putere mai mare
(PDtotal = 20mW), are o vitez de operare mai mic (Tp = 20ns) i ocup arie
mai mare pe chip dect o poart AND3.
Funcionarea porii logice elementare AND este foarte asemntoare cu aceea
256
prezentat pentru poarta NAND. Structura porii AND conine n plus fa de

poarta NAND un etaj inversor, realizat cu tranzistoarele Q5, Q6 i dioda de
deplasare a nivelului D2.
Fig.4.12 Poart TTL standard AND2

n fig.4.13 este desenat structura porii NOR2 din familia TTL standard;
performanele acestei pori sunt aproape identice cu cele ale porii NAND.
Fig.4.13 Poart TTL standard NOR2

Operaia logic OR este realizat la nivelul tranzistoarelor Q2 conectate n
paralel; dac Q2A sau Q2B este saturat, adic dac A = H sau B = H, atunci i
tranzistorul Q3 este saturat iar la ieirea F se obine nivelul logic L.
Poarta elementar OR se poate obine, ca i n cazul porii elementare AND,
257
prin introducerea n structura porii NOR a unor etaje inversoare ca cel din
fig.4.12.
Structurile porilor NAND i NOR pot fi combinate, obinndu-se
subcircuite de tipul AOI (AND-OR-INVERT). Un exemplu este reprezentat n
fig.4.14.
Fig.4.14 Subcircuit AOI

La nivel de poart logic circuitul cu costul minim (sau complexitatea cea mai
mic) care implementeaz funcia F = acd + be, realizat de ctre subcircuitul
AOI de mai sus, are structura desenat n figura urmtoare.
Figura 4.15
Dac se nlocuiesc porile 1, 2, 3 din fig.4.15 cu structurile TTL
corespunztoare (AND3, AND2 i respectiv NOR2), se obine un circuit logic
la nivel de tranzistor echivalent din punct de vedere funcional cu subcircuitul
AOI din fig.4.14 dar cu performane mai reduse: puterea medie disipat i aria
ocupat pe chip sunt de aproximativ 3 ori mai mari iar viteza de operare este de
aproximativ 2 ori mai mic.
Metodele de minimizare a funciilor logice prezentate n cap.2 se aplic ntr-o
etap de proiectare n care se caut reprezentri optime la nivel de poart logic
258
a circuitelor, reprezentri care sunt independente de tehnologia de fabricare. n

urmtoarea etap de proiectare, reprezentrile la nivel logic sunt transformate
n reprezentri la nivel de tranzistor; acestea din urm sunt mai detaliate din
punct de vedere structural i sunt dependente de tehnologia de fabricare.
Transformrile de la nivel logic la nivel de tranzistor, sau maprile pe
tehnologie, includ metode de optimizare (minimizare) specifice; subcircuitele
AOI sunt un exemplu n acest sens.
Etajul de ieire TTL standard nu este conceput pentru realizarea funciei
WAND. Funcia cablat AND poate fi realizat cu circuite TTL cu colector n
gol. Structura unei pori NAND din aceast familie de circuite TTL este
Fig.4.16 Poart TTL cu colector n gol

Aceast poart logic se obine prin eliminarea tranzistorului Q4 din structura
porii NAND2 standard reprezentat n fig.4.9. Rezistorul exterior Rext asigur
nivelul H la ieire. Dimensionarea acestuia depinde de numrul de ieiri TTL
cu colector n gol care sunt conectate mpreun i de numrul de intrri TTL
care constituie sarcina nodului WAND. O schem general de cablare este
desenat n fig.4.17; cele m pori TTL cu colector n gol pot fi de orice tip
(AND, NAND, NOR), nu neaprat identice.
Cnd F = L, n cazul cel mai defavorabil, ieirea unei singure pori (tranzistorul
Q3) trebuie s absoarb curentul prin rezistorul Rext i curenii sarcinilor TTL:
(VCC - VOLmax)/Rext + nIILmax < Imax
(4.4)
Valoarea Imax nu trebuie s depeasc curentul maxim admis printr-un

tranzistor de tip Q3.
259
Fig.4.17 Realizarea funciei WAND cu pori TTL cu colector n gol
Cnd F = H, cderea de tensiune pe rezistorul Rext datorat curenilor absorbii

de la sursa de alimentare de cele n sarcini TTL nu trebuie s altereze nivelul
H i nici marginea de zgomot NMH:
VCC - nIIHmaxRext > VOHmin
(4.5)
(S-au neglijat curenii reziduali ai tranzistoarelor Q3 cu colectorul n gol).

Din relaiile 4.4 i 4.5 se obine gama de valori admise ale rezistenei Rext:
(VCC - VOLmax)/(Imax - nIILmax) < Rext < (VCC - VOHmin)/nIIHmax
(4.6)
Considernd Imax = 25mA i n = 10 rezult

4,6V/9mA < Rext < 2,6V/0,4mA Y Rext 0 (511; 6,5k).
Timpul de propagare tpLH i timpul de tranziie tr depind de Rext i au valori mari
n comparaie cu porile standard.
O alt categorie de circuite TTL care au etajul de ieire modificat fa de
cel standard este TTL cu trei stri. Cele trei stri sunt L, H i starea de nalt
impedan Z4. Un circuit cu trei stri este la un moment dat fie activ, fie
blocat. n modul activ circuitul are o caracteristic static de transfer n
tensiune identic cu a unei porii standard, strile sau nivelele logice la ieire
fiind L i H. n modul blocat ieirea circuitului se afl n starea Z4. Activarea
sau blocarea se realizeaz cu ajutorul unei intrri de control sau de autorizare.
Mai multe ieiri din circuite cu trei stri pot fi conectate mpreun cu condiia
ca n orice moment, cel mult un singur circuit s fie activ. n nodul n care sunt
260
conectate ieiri de circuite cu trei stri nu se obine funcia WAND ci se creeaz

posibilitatea ca acel nod s fie comandat de mai multe surse de semnal. Aceast
caracteristic este specific sistemelor digitale cu arhitecturi orientate pe bus-uri
sau magistrale.
Structura unei pori TTL cu trei stri este desenat n fig.4.18. Poarta este activ
(F = AB) cnd intrarea Control este pus la nivelul H. Dac Control = L
atunci tranzistorul Q1 se satureaz iar Q2, Q3, Q4 se blocheaz i F = Z4.
Fig.4.18 Poart NAND2 cu trei stri

Curenii IIH A, IIH B i IIH Control au aceeai valoare ns IIL Control ( 3,6mA) este de
aproape 4 ori mai mare dect IIL A, IIL B; intrarea Control are fanin = 4, adic este
echivalent cu 4 sarcini(intrri) TTL standard.
4.1.3.2 Familiile TTL-S i TTL-LS
Aceste circuite logice au aprut pe pia n 1970 i respectiv n 1975.
Denumirile S i LS au semnificaiile Schottky i respectiv Low-power Schottky.
Tranzistoarele din structurile acestor circuite, numite tranzistoare Schottky, au
ncorporate contacte metal(aluminiu sau platin)-semiconductor n regiunea
colector-baz. Un astfel de contact redresor, numit diod Schottky, limiteaz
tensiunea direct pe jonciunea B-C la 0,4V(aluminiu) sau 0,5V(platin) i
mpiedic intrarea n saturaie a tranzistorului; timpul de comutare al unui
tranzistor din conducie(RAN) n blocare este mai mic dect timpul de comutare
din saturaie n blocare. Integrarea diodei Schottky n structura unui tranzistor
bipolar este o operaie simpl din punct de vedere tehnologic i const n
extinderea contactului metalic de baz n regiunea colectorului, aa cum se arat
simplificat n fig.4.19.
261
Fig.4.19 Structura i simbolul tranzistorului Schottky

Performanele circuitelor TTL-S i TTL-LS sunt prezentate n tabelul urmtor.
Parametru
TTL standard
VILmax /VIHmin
VOLmax /VOHmin
IILmax /IIHmax
IOLmin /IOHmin
tp (tipic)
PD (tipic)
0,8V/2,0V
0,4V/2,4V
-1,6mA/40A
16mA/-0,4mA
10 ns
10 mW
TTL-S
0,8V/2,0V
0,5V/2,7V
-2,0mA/50A
20mA/-1,0mA
3 ns
20 mW
TTL-LS
0,8V/2,0V
0,5V/2,7V
-0,4mA/20A
20mA/-1,0mA
10 ns
2 mW
Structura porii NAND2 din familia TTL-S este desenat n fig.4.20. n

afar de tranzistoarele Schottky, aceast schem conine i alte mbuntiri fa
Fig.4.20 Poarta TTL-S NAND2
262
de poarta TTL standard NAND2. Dioda D din structura porii standard este
nlocuit cu tranzistorul Q5; tranzistorul compus Q4-Q5 furnizeaz un curent IOH
mai mare i se reduce durata tranziiei LYH la ieire (tr). Tranzistorul Q4 nu este
nlocuit cu unul de tip Schottky deoarece nu opereaz niciodat n saturaie:
VCE4 = VBE4 + VCE5 > VCE(sat).
Tranzistorul Q6 nlocuiete rezistorul R2 din structura porii standard; datorit
acestei modificri tranzistorul Q2 intr n conducie (la creterea tensiunii de
intrare Vin) simultan cu tranzistoarele Q3 i Q6, astfel c n caracteristica static
de transfer n tensiune punctele M, N i P (vezi fig.4.10) devin coliniare. Cea
mai mare parte din curentul tranzistorului Q2 intr n baza tranzistorului Q3;
raportul IB3/IB6 este determinat de grupul de rezistoare R2-R6. Q6 determin
blocarea mai rapid a tranzistorului Q3, la fel cum Q1 acioneaz asupra
tranzistorului Q2, iar timpul de propagare tpLH se reduce n comparaie cu o
poart TTL standard.
Pe un chip cu puterea disipat limitat la 500 mW se pot integra maxim
25 de pori TTL-S; un astfel de circuit face parte din categoria circuitelor
integrate pe scar mic (SSI). Numrul de pori TTL-LS care se pot integra pe
acelai chip este 250; un astfel de circuit face parte din categoria MSI (mediumscale integrated). Structura porii NAND2 din familia TTL-LS este desenat n
fig.4.21.
Fig.4.21 Poarta TTL-LS NAND2

Revenirea la etajul de intrare AND cu diode (n locul tranzistorului multiemitor
Q1) se justific dup cum urmeaz. Pe de o parte, tranzistorul Q2 de tip Schottky
nu se satureaz i nu este deci necesar utilizarea unui tranzistor pentru
extragerea sarcinii stocate n baza acestuia. Pe de alt parte, n cei 10 ani care
263
au trecut de la apariia primelor circuite TTL pn la lansarea pe pia a

circuitelor TTL-LS, tehnologia de fabricare a circuitelor integrate a nregistrat
progrese semnificative iar dimensiunile interne minime admise au sczut de la
12m la 6m; ca rezultat, aria ocupat de ctre diodele de intrare n poarta
TTL-LS s-a redus la aproximativ 1/3 din aria tranzistorului multiemitor de la
intrarea porii TTL standard i implicit s-au redus capacitile parazite.
O caracteristic static de transfer n tensiune tipic pentru o poart TTL-LS
este desenat n fig.4.22.
Fig.4.22 Caracteristica de transfer a porii TTL-LS NAND2

Punctul M de pe caracteristica de transfer corespunde intrrii n conducie a
tranzistoarelor Q2, Q3 (i Q6). Acest lucru are loc cnd tensiunea la intrare atinge
valoarea:
Vin = VBE2(on) + VBE3(on) - VD1,2(on) = 0,7V + 0,7V - 0,5V = 0,9V.
Dac la ieirea porii nu este conectat nici o sarcin atunci curentul prin
rezistorul R5 este nul i se obine:
Vout = VCC - VBE5(on) = 5V - 0,7V = 4,3V.
Punctul P de pe caracteristica de transfer corespunde conduciei puternice a
tranzistorului Q3, cnd tensiunea pe jonciunea B-E atinge valoarea VBE(sat) =
0,8V; n lipsa diodei de limitare Schottky din regiunea B-C acest tranzistor s-ar
afla n saturaie. Tensiunea la ieire are valoarea:
VOL = VBE3(sat) - VBC3(on) = 0,8V - 0,5V = 0,3V.
Tensiunea de intrare corespunztoare punctului P este:
Vin = VBE2(sat) + VBE3(sat) - VD1,2(on) = 0,8V + 0,8V - 0,5V = 1,1V.
264
Etajul de ieire TTL-LS este uor diferit fa de cel al porii TTL-S. Blocarea
tranzistorului Q4 este accelerat prin includerea diodei D3 n structura porii
iar prin aceasta se micoreaz timpul de propagare tpHL. Durata tranziiei HYL
a tensiunii de ieire (tf) se reduce cu ajutorul diodei D4. Curenii diodelor D3 i
D4 sunt absorbii de tranzistorul Q2 i devin o component a curentului care
este injectat n baza lui Q3; astfel, curenii prin D3 i D4 grbesc intrarea n
conducie a tranzistorului Q3.
Prin eliminarea tranzistoarelor Q4 i Q5 din etajele de ieire ale porilor
TTL-S i TTL-LS se obin circuite cu ieiri de tip colector n gol, utile pentru
realizarea funciei cablate AND. De asemenea, se pot obine i circuite cu trei
stri; structura unei pori TTL-LS cu trei stri este desenat n fig.4.23.
Fig.4.23 Poarta TTL-LS NAND2 cu trei stri

Poarta este activ, adic F = AB, cnd se aplic nivelul logic H la intrarea
Control. Aplicarea nivelului L la intrarea Control determin blocarea tuturor
tranzistoarelor, situaie n care ieirea porii trece n starea de nalt impedan
(F = Z4).
Subcircuitele de tip AOI TTL-S i AOI TTL-LS se construiesc dup
principiul ilustrat n fig.4.14 pentru familia TTL standard; operaia AND este
realizat de ctre etajul de intrare (tranzistorul multiemitor Q1 n fig.4.20 sau
diodele D1, D2 n fig.4.21), operaia OR este realizat prin conectarea n paralel
a tranzistoarelor de tip Q2 iar negarea logic este realizat de ctre etajul de
ieire n contratimp Q3-Q4.
Circuitele TTL-S i TTL-LS au nceput s fie nlocuite ncepnd cu anul
1980 de ctre variantele mai perfecionate TTL-AS (Advanced Schottky) sau
265
TTL-F (Fast) i respectiv TTL-ALS (Advanced Low-power Schottky); de la

aceast dat circuitele TTL standard nu au mai fost utilizate n proiectarea
noilor echipamente i sisteme digitale.
4.1.3.3 Familiile TTL-AS, TTL-F i TTL-ALS
Performanele acestor familii de circuite TTL (la temperatura mediului
ambiant egal cu 25EC) sunt prezentate n tabelul urmtor.
Parametru
VILmax /VIHmin
VOLmax /VOHmin
IILmax /IIHmax
IOLmin /IOHmin
tp (tipic)
PD (tipic)
TTL-AS
0,8V/2,0V
0,5V/2,7V
-2,0mA/0,2mA
20mA/-2,0mA
1,5 ns
20 mW
TTL-F
0,8V/2,0V
0,5V/2,7V
-0,6mA/20A
20mA/-1,0mA
2,5 ns
4 mW
TTL-ALS
0,8V/2,0V
0,5V/2,7V
-0,2mA/20A
4,0mA/-0,4mA
4 ns
1 mW
Dependena timpului de propagare tp de capacitatea CL a sarcinii conectate la

ieirea porii este reprezentat n fig.4.24.
Figura 4.24
Structura porii NAND2 din familia TTL-AS este desenat n fig.4.25.
Deosebirile fa de poarta TTL-S din fig.4.20 sunt urmtoarele:
- etajul de intrare AND este realizat cu diodele D1, D2 n locul tranzistorului
multiemitor Q1;
- s-a eliminat rezistorul R4 din etajul de ieire pentru mrirea curentului IOH iar
valorile rezistenelor R1 i R6 sunt uor modificate;
266
Fig.4.25 Poarta TTL-AS NAND2

- s-a introdus dioda D3 pentru reducerea timpului de propagare tpHL i a duratei
tranziiei HYL la ieire tf.
Structura porii NAND2 din familia TTL-F, desenat n fig.4.26, este
asemntoare cu structura porii TTL-LS (fig.4.21). Rezistorul R1 din schema
porii LS este nlocuit cu tranzistorul Q7; acesta determin intrarea mai rapid
n conducie a tranzistorului Q2, atunci cnd au loc tranziii LYH la intrrile A,
B i reducerea timpului de propagare tpHL. Grupul Q8, D7, D8, D9 determin
blocarea mai rapid a tranzistorului Q3 cnd ieirea F trece din L n H i implicit
Fig.4.26 Poarta TTL-F NAND2
267
reducerea timpului de propagare tpLH. Dioda D10 amortizeaz oscilaiile de pe

conexiunea F, determinate de tranziiile rapide ale tensiunii de la ieirea porii.
Structura porii NAND2 din familia TTL-ALS este desenat n fig.4.27.
Tranzistoarele pnp QA, QB nlocuiesc diodele D5, D6 din schema anterioar i
reduc curentul IIL.
Fig.4.27 Poarta TTL-ALS NAND2

Fabricarea circuitelor TTL-AS, F i ALS a beneficiat de noile progrese
tehnologice i anume de reducerea dimensiunilor interne minime de la 6m la
3m i de implantarea ionic.
4.1.4 Circuite ECL (emitter-coupled logic)
Aceste circuite au aprut pe pia n 1964 i s-au dezvoltat n paralel cu
circuitele TTL. Toate circuitele ECL au la baz comutatorul de curent realizat
cu o pereche de tranzistoare cuplate n emitor dup cum se arat n fig.4.28.
Valorile rezistenelor R1, R2 i a sursei de curent constant IEE pot fi alese astfel
nct tranzistoarele Q1, Q2 s nu se satureze; aceasta este una dintre justificrile
timpilor mici de propagare ai porilor ECL (tp < 1ns). Dac tensiunea de intrare
este egal cu tensiunea de referin, Vin = Vref, atunci tranzistoarele Q1, Q2
opereaz n RAN i IE1 = IE2 = IEE/2. Considernd F 100, rezult IC1 = IC2
IEE/2 iar tensiunile de la ieirile circuitului au valorile Vout1 = - R1IEE/2 i
respectiv Vout2 = - R2IEE/2. Modificarea tensiunii Vin cu numai 100mV () fa
de valoarea de referin Vref determin ca aproape tot curentul IEE s treac fie
prin Q1 fie prin Q2, adic se realizeaz o comutare a curentului IEE ntre Q1 i Q2.
268
Tensiunile de ieire corespunztoare acestor dou cazuri au valorile

Vout1 = - R1IEE , Vout2 = 0 i respectiv Vout1 = 0, Vout2 = - R2IEE.
Fig.4.28 Comutator de curent

Structura unei pori OR2-NOR2 din seria ECL 10K este reprezentat n
fig.4.29. Sursa de curent IEE este obinut prin conectarea rezistorului R3 ntre
comutatorul de curent (Q1, Q3, Q2) i sursa de tensiune VEE.
Fig.4.29 Poarta ECL 10K OR2-NOR2

Tranzistoarele Q5, Q6 (repetoare pe emitor) realizeaz deplasarea nivelului de
tensiune la ieiri cu 0,75V i asigur impedane de ieire mici. Ieirile
complementare F1, F2 constituie surse de semnal pentru intrrile altor pori ECL
i sunt ncrcate cu sarcini de tip R4, R5; pentru a se obine viteze mari de
operare aceste ieiri trebuie ncrcate suplimentar cu rezistoare discrete, de
269
obicei cu 2k la -5,2V sau cu 50 la -2V.

Circuitul din fig.4.29 este prevzut cu dou conexiuni de mas, una pentru
comutatorul de curent i tensiunea de referin (VCC1) iar cealalt pentru
repetoarele Q5, Q6 (VCC2). Conexiunea VCC1 are un potenial electric constant
deoarece curentul prin comutatorul de curent este aproape constant; tensiunile
de ieire Vout1, Vout2 sunt definite n raport cu VCC1. Variaiile rapide ale
curenilor de sarcin, care circul prin tranzistoarele Q5 i Q6, produc fluctuaii
de potenial pe conexiunea VCC2 ns acestea nu afectez funcionarea
subcircuitelor alimentate de la VCC1.
Dou sau mai multe ieiri ECL pot fi conectate mpreun; funcia logic
realizat prin aceast cablare este WOR (wired-OR).
Lsarea n gol a unei intrri ECL este echivalent cu aplicarea la acea intrare a
unei tensiuni cu nivelul L; n ambele cazuri se blocheaz tranzistorul de intrare
(Q1 sau Q3 n fig.4.29).
Caracteristicile statice de transfer n tensiune ale porii ECL OR-NOR
sunt reprezentate n fig.4.30; s-a considerat VBE(on) = 0,75V i valori suficient de
mari pentru factorul F astfel nct efectele curenilor de baz ai tranzistoarelor
s poat fi neglijate.
Fig.4.30 Caracteristicile de transfer ale porii ECL 10K OR2-NOR2

Tensiunea de referin are valoarea Vref = VB4 - VBE(on) = -0,57 - 0,75 = -1,32V.
VB4 = VCC1 - [R7/(R7 + R8)](VCC1 - 2VBE(on) - VEE) = -0,57V
Dac la intrrile A i B se aplic nivele de tensiune LOW atunci tranzistoarele
Q1, Q3 se blocheaz iar curentul care circul prin Q2 i tensiunile de ieire au
valorile:
IEE = (Vref - VBE(on) - VEE)/R3 = 4,02mA;
270
Vout1 = - VBE(on) = - 0,75V = VOH ;

Vout2 = - R2IEE - VBE(on) = - 1,73V = VOL.
S-a presupus c tranzistorul Q2 opereaz n RAN; aceast ipotez este adevrat
deoarece VCE2 = *VEE* - (R2 + R3)IEE = + 1,09V > VCE(sat).
Dac la cel puin una dintre intrrile A sau B se aplic tensiuni cu nivelul HIGH
atunci Q2 se blocheaz iar curentul IEE circul prin Q1 sau Q3. Curentul IEE crete
proporional cu tensiunea Vin pe poriunea MN a caracteristicii NOR; punctul
N corespunde intrrii n saturaie a tranzistorului Q1 sau Q3. Pentru tensiuni de
intrare mai mari dect - 0,4V, tensiunea de la ieirea NOR crete (poriunea NP
a caracteristicii de transfer). n modul normal de operare a porii ECL,
tensiunile de intrare sunt mai mici dect - 0,7V i nu se satureaz nici un
tranzistor.
Caracteristicile electrice tipice ale porilor ECL 10K, la 25EC, sunt
VILmax /VIHmin = - 1,4V/- 1,2V
VOL /VOH = - 1,7V/- 0,9V
NML /NMH = 0,3V/0,3V
fanoutmax = 10, PD = 24 mW, tp = 2 ns.
Diodele D1 i D2 din structura porii ECL 10K compenseaz variaiile
tensiunii VBE cu temperatura astfel nct tensiunea de referin Vref s fie tot
timpul centrat ntre VOL i VOH , asigurnd egalitatea marginilor de zgomot NML
i NMH. Mrimile Vref, VOL i VOH depind de variaiile de temperatur:
Vref /T = 1,1 mV/EC, VOL /T = 0,6 mV/EC i VOH /T = 1,5 mV/EC.
Vref i VOL depind i de variaiile tensiunii de alimentare VEE:
Vref /VEE = 150 mV/V, VOL /VEE = 250 mV/V.
Aceste dependene pot s perturbe funcionarea sistemelor digitale alctuite din
subsisteme care au surse de alimentare proprii i sunt situate n medii cu
temperaturi diferite.
O dependen semnificativ mai mic a caracteristicilor statice de transfer
n tensiune fa de variaiile temperaturii i ale tensiunii de alimentare a fost
obinut n cadrul seriei de circuite ECL 100K; tehnologia de fabricare i
regulile de proiectare sunt similare cu cele utilizate la familia TTL-AS.
Structura porii OR2-NOR2 din seria ECL 100K este reprezentat n fig.4.31.
Coeficienii de temperatur ai tensiunilor de referin VRS, VCS i ai tensiunilor
de ieire VOL, VOH sunt mai mici de 0,1 mV/EC. Variaiile tensiunilor de
referin i ale nivelului VOL , cauzate de variaiile tensiunii de alimentare VEE
, sunt cu un ordin de mrime mai mici n comparaie cu seria ECL 10K, i
anume 10 mV/V i respectiv 15 mV/V.
271
Reducerea tensiunii de alimentare *VEE* de la 5,2V la 4,5V are ca scop

micorarea puterii disipate.
Fig.4.31 Poarta ECL 100K OR2-NOR2

Subcircuitul care genereaz tensiunile de referin VRS i VCS este utilizat n
comun de ctre toate comutatoarele de curent integrate pe acelai chip.
Curentul IEE nu mai depinde de tensiunea de intrare Vin i are valoarea constant
IEE = (VCS - VBE(on))/R3.
Tranzistorul regulator Q13 menine un curent constant prin Q9 n raport cu
272
variaiile tensiunii VEE (IC9 = VBE13(on) /R8). De exemplu, dac IC9 tinde s creasc
datorit creterii n modul a tensiunii VEE atunci cderea de tensiune pe
rezistorul R8 ar crete proporional cu IC9 i ar determina o cretere exponenial
a curentului prin Q13; variaiile tensiunii VEE sunt preluate integral de ctre
rezistorul R9. De asemenea, variaiile tensiunii VEE nu au efect nici asupra
curenilor IC8 i IC7. Valorile constante ale curenilor prin Q9 i Q8 implic valori
constante ale tensiunilor VBE9 i respectiv VR6, VR7; tensiunea VBE12 este
constant deoarece IC7 este constant. Rezult c i tensiunile de referin VRS,
VCS sunt aproape insensibile la variaiile tensiunii de alimentare:
VRS = VR7 + VBE12 , VCS = VR6 + VBE9.
Tensiunea VR5 = VBE7 - VBE8 are un coeficient de temperatur pozitiv, ceea ce
determin coeficieni de temperatur pozitivi i pentru tensiunile VR6 i VR7
deoarece:
VR6 = (R6 /R5)VR5 , VR7 = (R7 /R5)VR5.
Coeficienii de temperatur negativi ai tensiunilor VBE9 i VBE12 sunt compensai
de coeficienii pozitivi ai tensiunilor VR6 i respectiv VR7, astfel c tensiunile de
referin sunt aproape insensibile i la variaiile de temperatur.
Nivelele logice de ieire VOL i VOH sunt determinate cu ajutorul tensiunilor de
referin i sunt foarte puin afectate de variaiile tensiunii de alimentare VEE;
variaiile de temperatur modific valoarea curentului IEE datorit reducerii cu
1,5 mV/EC a tensiunii VBE4 ns efectul asupra tensiunilor VOL i VOH se
anihileaz cu ajutorul grupului R4, D1, D2.
Porile ECL din seria 100K au timpul de propagare tipic de 0,75 ns i
disip 40 mW; caracteristicile de transfer sunt reprezentate n fig.4.32.
Fig.4.32 Caracteristicile de transfer n tensiune ale porii ECL 100K
273
4.1.5 Circuite IIL (integrated injection logic)

Aria ocupat pe chip i puterea disipat de porile TTL i ECL sunt relativ
mari, astfel c scara de integrare a acestor circuite este mic i medie (SSI,
MSI). Utiliznd tehnologii de fabricare similare i aceleai reguli de proiectare
(5m) se obine o densitate a porilor I2L de 10 ori mai mare dect a porilor
TTL-LS; scara de integrare a circuitelor I2L este LSI (large-scale integrated).
4.1.5.1 Familia I2L standard
Circuitul de baz I2L este inversorul reprezentat n fig.4.33. Structura
acestuia conine un tranzistor pnp lateral (injectorul de curent I0) i un tranzistor
multicolector npn vertical (inversorul propriuzis); numrul de colectori este
cuprins ntre 2 i 5.
Fig.4.33 Poarta I2L standard

Prin conectarea emitorului tranzistorului npn la substrat se elimin conexiunile
de emitor i astfel se obin economii semnificative de arie.
Valoarea tipic a tensiunii de alimentare V+ este 1V. Curentul injectat I0 poate
fi reglat ntr-o plaj foarte mare, de la 1nA la 1mA, prin intermediul tensiunii
V+ i a rezistenei exterioare Rext. Creterea valorii curentului I0 determin
creterea puterii disipate dar i reducerea timpului de propagare; produsul
PDtp este practic constant iar prin reglarea curentului injectat se poate face un
compromis ntre PD i tp, n funcie de aplicaie.
Caracteristica static de transfer n tensiune a inversorului I2L este desenat n
274
fig.4.34; s-a considerat VBE(on) = 0,7V, VBE(sat) = 0,8V i VCE(sat) = 0,1V.
Fig.4.34 Caracteristica de transfer a porii I2L standard

Dac tranzistorul Q1 (sursa de semnal a inversorului) este saturat atunci acesta
absoarbe curentul I0 al injectorului conectat n baza tranzistorului Q2; n aceast
situaie Vin = VCE1(sat) , Q2 se blocheaz iar tensiunea de la ieirea inversorului
este determinat de tranzistorul Q3 saturat i anume Vout = VBE(sat) = VOH. Dac
Q1 este blocat atunci curentul I0 este injectat n baza tranzistorului Q2, care se
satureaz i rezult Vin = VBE(sat), Vout = VCE(sat) = VOL.
Din caracteristica de transfer n tensiune a porii I2L rezult:
VILmax = 0,6V; VIHmin = 0,7V; NML = 0,6 - 0,1 = 0,5V; NMH = 0,8 - 0,7 = 0,1V.
Valorile mici ale nivelelor logice i ale marginilor de zgomot nu sunt critice
pentru funcionarea unui sistem digital care este integrat pe un singur chip.
Pentru comunicarea cu exteriorul, la fiecare pin de intrare i de ieire a unui
circuit integrat I2L sunt prevzute subcircuite de translare a nivelelor logice i
buffere (amplificatoare); de obicei nivelele logice i marginile de zgomot la pini
sunt TTL.
Implementarea funciilor logice complexe cu circuite I2L se realizeaz
prin cablare (WAND), adic prin conectarea mpreun a dou sau a mai multor
ieiri din diferite inversoare; un exemplu este ilustrat n fig.4.35. Nu exist o
limitare a numrului de colectori care pot fi legai mpreun ns sursa de
semnal obinut n acest mod comand de regul un singur inversor.
Factorul de amplificare n curent al tranzistoarelor multicolector are o valoare
relativ mic (F 5). Acest factor limiteaz numrul de colectori N ai unui
tranzistor, adic fanout-ul circuitului de baz I2L:
Icolector npn total = NI0 # F IB = F I0 Y N # F.
(4.7)
275
Relaia 4.7 reprezint condiia de saturaie a tranzistorului multicolector n cazul

cel mai defavorabil, cnd fiecare colector trebuie s absoarb I0.
Fig.4.35 Pori logice I2L NOR2 i OR2

O comparaie ntre performanele circuitelor I2L i TTL-LS, fabricate cu
tehnologii i reguli de proiectare similare (5m), este prezentat prin
intermediul tabelului urmtor.
parametru
densitate de integrare (pori/mm2)
PDtp (pJ)
tp (ns)
tensiune de alimentare
curent de alimentare pe poart
TTL-LS
I2L
10 - 20
20
5 - 10
5V
0,2mA - 1mA
100 - 200
1-2
10 - 20
1V
1nA - 1mA
4.1.5.2 Familia I2L Schottky

Structura porii de baz I2L Schottky i caracteristica static de transfer
n tensiune a acesteia sunt reprezentate n fig.4.36 i respectiv n fig.4.37.
Regiunea de colector a tranzistorului npn este slab dopat i se obine prin
implantare ionic ntr-o zon p difuzat; condiia de dopare slab este necesar
pentru realizarea diodelor Schottky n regiunea de colector. Aceste diode
izoleaz colectorii unul fa de altul i nu sunt necesare mai multe regiuni n de
colector, separate ca n fig.4.33. Contactele metalice de colector (platin sau
paladiu) pot fi concentrate pe o suprafa mai mic dect n cazul porii I2L
standard, ceea ce conduce la o cretere a densitii de integrare. De asemenea,
timpul de propagare a porii se reduce 23 ori ca urmare a micorrii gamei de
276
Fig.4.36 Poarta I2L Schottky
Fig.4.37 Caracteristica de transfer a porii I2L Schottky

variaie a tensiunilor de intrare i de ieire (ncrcarea i descrcarea
capacitilor parazite se fac mai repede). Tensiunea direct a diodei Schottky
are valoarea tipic 0,4V. Din caracteristica de transfer n tensiune rezult:
VOL = 0,5V; VOH = 0,8V; VILmax = 0,6V; VIHmin = 0,7V; NML = NMH = 0,1V.
Produsul PDtp poate fi redus n continuare prin integrarea unei diode de
limitare Schottky ntre baza i colectorul tranzistorului npn, care s mpiedice
intrarea acestuia n saturaie. n tehnologia de fabricare de 5m se obin
parametrii PDtp = 0,2pJ, tp = 2,5ns, densitate de integrare = 250 pori/mm2.
277
4.1.6 Circuite ISL (integrated Schottky logic)

Circuitul de baz ISL, reprezentat n fig.4.38, se aseamn cu inversorul
I L Schottky ns include dou modificri majore:
1) factorul de amplificare n curent F al tranzistorului npn Q1 are valori mari,
ceea ce mbuntete semnificativ rspunsul tranzitoriu al inversorului;
2) saturarea tranzistorului Q1 este limitat de ctre tranzistorul pnp Q2 (dac Q1
se satureaz atunci Q2 opereaz n RAN i reduce curentul IB1).
2
Fig.4.38 Poarta ISL

Ambele tranzistoare Q1 i Q2 sunt verticale. Datorit routing-ului necesar pentru
conectarea emitorului E la mas, densitatea de integrare a circuitelor ISL este
de aproximativ 1,5 ori mai mic n comparaie cu circuitele I2L. Utiliznd
injectoare de 65A (I0) se obin parametrii tp = 2,3ns i PDtp = 0,1pJ (n
tehnologia de fabricare de 5m).
4.2 Circuite logice cu tranzistoare MOS

Circuitele integrate MOS (metal-oxide-semiconductor) au aprut pe pia
n anul 1968, avnd viteze de operare de aproximativ 10 ori mai mici n
comparaie cu circuitele bipolare de la acea dat. Tehnologiile de fabricare a
circuitelor MOS s-au dezvoltat i perfectat continuu, astfel c viteza de operare
a circuitelor MOS aproape a egalat-o pe aceea a circuitelor bipolare n 1980 i
a depit-o considerabil n anii urmtori. Piaa actual a circuitelor integrate
este dominat de circuitele MOS. Avantajele majore ale acestora sunt
urmtoarele:
1) dimensiunile tranzistoarelor MOS sunt relativ mici fa de ale celor bipolare;
278
Creterea vitezei de operare prin reducerea dimensiunilor dispozitivelor din

structura unui circuit (operaie numit scalare) este o trstur specific doar
circuitelor MOS. Lungimea minim a canalului dintre drena i sursa unui
tranzistor MOS s-a redus la 0,1m; acest parametru a devenit o etichet pentru
tehnologiile de fabricare (de exemplu, tehnologie CMOS 0,25m).
2) puterea disipat pe unitatea de arie este mic;
3) tehnologiile MOS implic mai puine etape dect cele bipolare i din acest
motiv au o rat mai mic a defectelor de fabricare pe unitatea de arie;
4) circuitele MOS pot fi realizate att n variante statice ct i n variante
dinamice;
Circuitele dinamice necesit mai puine tranzistoare pentru implementarea unei
funcii logice (sau a unui sistem de funcii) i au, n general, consumuri de
putere mai mici i viteze de operare mai mari n comparaie cu circuitele statice.
5) proprietile 1, 2, 3, 4 fac posibil integrarea circuitelor pe scar mare (LSI)
i foarte mare (VLSI - very large scale integrated).
Pe un chip de siliciu cu suprafaa de 1cm2 pot fi fabricate n tehnologiile actuale
circa 300 milioane de tranzistoare; un singur chip de acest fel este suficient
pentru a realiza sisteme digitale foarte sofisticate.
Simbolurile grafice de tranzistoare MOS care vor fi utilizate n continuare
sunt desenate n fig.4.39.
Fig.4.39 Simboluri de tranzistoare MOS

4.2.1 Scalarea circuitelor MOS
n fig.4.40 este reprezentat o seciune transversal prin structura unui
tranzistor nMOS cu canal indus; W (width) i L (length) sunt limea i
respectiv lungimea canalului dren-surs iar tox (thickness) este grosimea
stratului de oxid de siliciu (SiO2) care izoleaz grila de canal.
Funcionarea tranzistorului este modelat cu o acuratee rezonabil de relaiile
4.8-4.9, n care VT este tensiunea de prag iar K este transconductana canalului.
ID = K'
W
1 2
[(VGS VT )VDS VDS
] , dac VDS < VGS - VT
L
2
(4.8)
ID =
1 W
K ' (VGS VT ) 2 , dac VDS $ VGS - VT
L
2
279
(4.9)
Relaia 4.8 corespunde regiunii liniare de funcionare a tranzistorului iar relaia

4.9 corespunde regiunii de saturaie a curentului de dren.
Fig.4.40 Tranzistor nMOS

ntr-o structur de circuit integrat capacitatea grilei unui tranzistor MOS, CG,
constituie o sarcin pentru curentul de dren ID al altui tranzistor MOS.
Viteza maxim de operare a circuitului este proporional cu mrimea ID/CGVDD,
unde VDD este tensiunea de alimentare.
Dac se micoreaz de S ori parametrii geometrici de baz (W, L),
dimensiunile verticale ale structurii (de exemplu tox), concentraiile de impuriti
i tensiunea de alimentare VDD atunci viteza maxim de operare a circuitului
crete de S ori (S se numete factor de scalare). Aceast afirmaie se justific
dup cum urmeaz:
- transconductana canalului crete de S ori datorit reducerii grosimii stratului
de SiO2, K = n gox /tox Y K* = SK;
Permitivitatea oxidului de siliciu gox este constant; ipoteza c mobilitatea
electronilor n nu se modific datorit reducerii concentraiilor de impuriti
este realist.
- tensiunea de prag se micoreaz de S ori, VT* = VT /S;
- curentul de dren de saturaie (relaia 4.9) se micoreaz de S ori, ID* = ID /S,
deoarece raportul W/L nu se modific iar (VGS* - VT*) = (VGS - VT)/S;
Tensiunea VGS are o valoare apropiat de VDD n cazul circuitelor MOS digitale.
- capacitatea grilei se micoreaz de S ori, CG = goxWL/tox Y CG* = CG/S;
- rezult ID*/CG*VDD* = S(ID /CGVDD).
Observaii:
1) Dac se realizeaz scalarea unui circuit fr reducerea tensiunii de alimentare
VDD, operaie numit scalare la tensiune constant, atunci VGS* = VGS VDD i
VGS* - VT* = VGS - VT /S VGS - VT ; curentul de dren crete de S ori ca urmare
280
a creterii transconductanei canalului dren-surs. n acest caz ID*/CG*VDD =

S2(ID /CGVDD), adic viteza maxim de operare crete de S2 ori.
2) Prin scalarea unui circuit se modific i puterea disipat (PD - ID VDD).
Astfel, n cazul scalrii complete (cu reducerea tensiunii de alimentare) puterea
disipat se micoreaz de S2 ori iar n cazul scalrii la tensiune constant puterea
disipat crete de S ori. Compromisul putere-vitez poate fi modificat ulterior
prin intermediul raportului W/L.
3) Tensiunea de alimentare VDD poate s aib valori n intervalul [+1V; +15V].
Cu tensiuni mai mari de 5V se alimenteaz, de obicei, numai circuitele SSI i
MSI; alimentarea circuitelor LSI i VLSI se face cu tensiuni mai mici de 5,5V.
4.2.2 Familii de circuite NMOS
Structura acestor circuite logice este alctuit numai din tranzistoare
nMOS, att cu canal indus ct i cu canal iniial sau numai cu canal indus.
4.2.2.1 Circuite NMOS statice
Structura inversorului NMOS i caracteristica de transfer n tensiune sunt
reprezentate n fig.4.41. Tensiunea de prag a tranzistorului cu canal indus M1
este pozitiv iar cea a tranzistorului cu canal iniial M2 este negativ. S-a
considerat c:
(KW/L)1 = 2(KW/L)2 , VT 1 = VDD /4, VT 2 = - VDD /2.
Fig.4.41 Caracteristica de transfer a inversorului NMOS

n regim static, pentru orice valoare a tensiunii Vin are loc egalitatea ID1 = ID2.
Pe caracteristica de transfer sunt marcate patru regiuni. n regiunea I
tranzistorul M1 este blocat deoarece VGS1 = Vin 0 [0; VT 1] iar tranzistorul M2
funcioneaz n regiunea liniar; tensiunea de ieire este egal cu tensiunea de
alimentare la cureni de sarcin mici. Pentru valori ale tensiunii de intrare mai
281
mari dect VT1 ambele tranzistoare se afl n conducie.

n regiunea II a caracteristicii M1 opereaz n regiunea de saturaie iar M2
opereaz n regiunea liniar. Dependena Vout(Vin) se obine din condiia ID1 =
ID2:
(Vin - VT1)2 = - VT2(VDD - Vout) - (VDD - Vout)2/2
Vin =
VDD
(VDD Vout )Vout
+
4
2
(4.10)
Cea mai mic valoare a tensiunii de intrare la care ambele tranzistoare

funcioneaz n regiunea de saturaie se determin din condiia VDD - Vout = -VT2,
echivalent cu Vout = VDD/2. nlocuind aceast valoare n relaia 4.10 se obine:
Vin =
VDD
(1 + 2 )
4
(4.11)
n regiunea III a caracteristicii de transfer tranzistoarele M1 i M2 opereaz n

regiunea de saturaie a curentului de dren. Ecuaia acestei poriuni este:
ID1 = ID2 Y 2(Vin - VT 1)2 = (- VT 2)2 Y Vin =
VDD
(1 + 2 ) .
4
Cea mai mic valoare a tensiunii de ieire la care tranzistorul M1 mai

funcioneaz n saturaie se obine din condiia Vout = Vin - VT 1:
Vout =
VDD
V
2
(1 + 2 ) DD =
VDD .
4
4
4
n regiunea IV a caracteristicii M1 opereaz n regiunea liniar iar M2 opereaz

n regiunea de saturaie. Ecuaia Vout(Vin) corespunztoare acestei regiuni este:
4(Vin - VT 1)Vout - 2Vout2 = (- VT 2)2
Vin =
VDD Vout
V2
+
+ DD
4
2
16Vout
(4.12)
Dac Vin = VDD atunci valoarea tensiunii de la ieirea inversorului NMOS,

calculat cu relaia 4.12, este aproximativ 0,09VDD.
Benzile de tensiune LOW i HIGH se delimiteaz cu ajutorul punctelor
A, B de pe caracteristica de transfer n care dVout/dVin = -1, aa cum s-a artat
n fig.4.3. Punctul A aparine regiunii II iar punctul B aparine regiunii IV.
Prin derivarea relaiei 4.10 rezult:
dVin
V 2Vout
1
2
=
DD
= 1
dVout 2 (VDD Vout ) Vout
2
(4.13)
282
Fcnd substituia y = Vout/VDD n relaia 4.13, se obine ecuaia
12 96
.
24
Ordonata punctului A este yA 0,9. Abscisa punctului A calculat cu relaia
4.10 are valoarea xA = Vin/VDD 0,46.
Prin derivarea relaiei 4.12 rezult:
12y2 - 12y + 1 = 0, cu soluiile y1, 2 =
dVin
V2
V
1
= DD2 = 1, y B = out 0,2
dVout 2 16Vout
VDD
(4.14)
Abscisa punctului B calculat cu relaia 4.12 are valoarea xB = Vin/VDD 0,66.

Se obin nivelele de tensiune VILmax = 0,46VDD, VIHmin = 0,66VDD, VOLmax = 0,2VDD,
VOHmin = 0,9VDD i marginile de zgomot NML = 0,26VDD, NMH = 0,24VDD.
Curentul absorbit de inversorul NMOS de la sursa de alimentare n regim
static, IDD = ID1 = ID2, este reprezentat grafic n fig.4.42; ID2max = (KW/L)2VT 22/2.
Fig.4.42 Curentul static de alimentare al inversorului NMOS

n regim de funcionare dinamic, curenii tranzistoarelor M1 i M2 nu mai
sunt egali. Tranziia LYH a tensiunii Vin determin descrcarea capacitii de
sarcin C; curentul de descrcare este IHL = ID1 - ID2 i are valoarea maxim
IHLmax = (KW/L)1(VDD - VT1)2/2 - (KW/L)2VT 22/2 = (KW/L)2VDD2(7/16).
Tranziia HYL a tensiunii Vin determin ncrcarea capacitii de sarcin C;
curentul de ncrcare ILH = ID2 - ID1 are valoarea maxim:
ILHmax = ID2max = (KW/L)2VDD2(1/8) = IHLmax /3,5.
Variaiile aproximative ale curenilor ID1 i ID2 determinate de o tensiune de
comand Vin dreptunghiular sunt reprezentate n fig.4.43; s-a considerat c
intervalele dintre dou tranziii consecutive ale tensiunii Vin sunt mai mari dect
283
timpii de propagare ai inversorului.
Fig.4.43 Curenii inversorului NMOS n regim dinamic

Urmtoarele caracteristici ale inversorului NMOS sunt specifice tuturor
porilor i subcircuitelor NMOS statice:
- timpul de propagare tpLH este mai mare dect timpul de propagare tpHL;
- produsul PDtp este proporional cu mrimea C(VOH - VOL)VDD /2;
- puterea medie absorbit de la sursa de alimentare este independent de
frecvena de operare;
- fanout-ul este limitat de capacitatea C, care este proporional cu numrul de
sarcini NMOS (grile de tranzistoare cu canal n indus).
Tranzistorul nMOS cu canal indus poate fi utilizat ca poart de
transmisie. Comanda unui inversor utiliznd dou pori de transmisie conectate
n serie este ilustrat n fig.4.44.
Fig.4.44 Comanda unui inversor NMOS cu pori de transmisie
284
Tranzistoarele TB i TC utilizate ca pori de transmisie funcioneaz n regim

static la cureni de dren nuli iar dimensiunile acestora sunt minime (W/L = 1).
Dac la intrrile A, B, C se aplic nivelele logice VILA , VIHB i respectiv VIHC
atunci la intrarea inversorului (grila tranzistorului M1) se transmite tensiunea
VILA; dac ns la intrarea A se aplic nivelul VIHA atunci tensiunea transmis la
intrarea inversorului este min{(VIHB - VT B), (VIHC - VT C)}, unde VT B i VT C sunt
tensiunile de prag ale tranzistoarelor TB i respectiv TC.
Prin ntreruperea lanului de transmisie, cu VILB sau VILC, intrarea inversorului
rmne n gol; tensiunea de la ieirea inversorului depinde de sarcina stocat de
capacitatea gril-surs a tranzistorului M1 i este greu de determinat.
n fig.4.45 sunt desenate structuri de pori logice NOR i NAND; acestea
se obin prin nlocuirea tranzistorului M1 din structura inversorului cu dou sau
mai multe tranzistoare cu canal n indus, conectate n paralel i respectiv n serie.
Fig.4.45 Pori NMOS statice

Tranzistoarele conectate n paralel trebuie s aib fiecare un raport W/L egal cu
cel al tranzistorului M1 pentru ca nivelul VOL s fie atins cnd se aplic tensiune
HIGH numai la o singur intrare. Dac mai multe intrri ale porii NOR sunt
simultan n starea HIGH atunci nivelul LOW de la ieire se micoreaz.
Tranzistoarele conectate n serie trebuie s aib fiecare un raport W/L de s ori
mai mare dect cel al tranzistorului M1 pentru atingerea nivelului VOL; s este
numrul de tranzistoare conectate n serie. Porile NAND cu mai mult de 2
intrri nu sunt economice din punct de vedere al consumului de arie; din acest
motiv sunt preferate porile NOR.
Analizele statice i dinamice ale porilor NOR i NAND pot fi realizate cu
eforturi de calcul mai mici dac grupurile de tranzistoare conectate n paralel
i respectiv n serie se nlocuiesc cu un singur tranzistor echivalent. Dac toate
tranzistoarele unui grup au aceleai dimensiuni W, L i sunt comandate cu
285
aceeai tensiune de intrare, atunci tranzistorul echivalent are dimensiunile pW

i L sau W i sL, unde p i s reprezint numrul de tranzistoare conectate n
paralel i respectiv n serie.
Tranzistorul M1 din structura inversorului NMOS poate fi nlocuit cu
reele de tranzistoare mai complexe dect cele din fig.4.45, n care se combin
conectrile n serie cu conectrile n paralel. n fig.4.46 sunt reprezentate trei
subcircuite de acest fel.
Fig.4.46 Subcircuite NMOS statice

O topologie de circuit NMOS static, diferit de cele prezentate n figura
de mai sus este desenat n fig.4.47. Funcia logic realizat de acest circuit este
XNOR (F = ar b ). Aceast funcie poate fi implementat i cu structuri de tip
AOI (F = ab + ab
) sau OAI (F = (a + b)(a + b
)) ns circuitul din fig.4.47
implic un consum de arie mai mic i este mai rapid; circuitele AOI sau OAI
286
conin fiecare cte 9 tranzistoare, din care 3 sunt cu canal iniial.
Fig.4.47 Poart XNOR

Dac a = b = HIGH atunci tranzistoarele Ma i Mb sunt blocate iar la ieirea
circuitului de mai sus se obine F = HIGH. Nivelul HIGH la ieire se obine i
dac a = b = LOW deoarece n acest caz curenii prin tranzistoarele Ma i Mb
sunt nuli. Dac a = LOW i b = HIGH sau a = HIGH i b = LOW atunci se afl
n conducie fie Ma fie Mb , ceea ce determin F = LOW.
4.2.2.2 Circuite NMOS dinamice
Nodurile circuitelor MOS au o comportare capacitiv; aceasta este
inerent oricrei tehnologii de fabricare. Capacitile nodurilor sunt considerate
parazite sau nedorite n funcionarea circuitelor statice deoarece limiteaz
viteza maxim de operare. n cazul circuitelor dinamice capacitile nodurilor
sunt utilizate pentru memorarea sau stocarea temporar a valorilor logice i
sunt reprezentate n mod explicit n schemele electrice. Controlul procesului de
stocare se realizeaz cu ajutorul porilor de transmisie i a unor semnale
periodice speciale numite semnale de ceas sau clock sau tact. Din acest punct
de vedere circuitele dinamice se aseamn cu circuitele logice secveniale.
Structura unui circuit NMOS dinamic care implementeaz funcia NOR2
este desenat n fig.4.48. Cnd semnalul de ceas 1 are nivelul logic H, valorile
variabilelor a i b se stocheaz n C1 i respectiv n C2 iar C5 se ncarc prin M4
la tensiunea VDD - VT 4 (VT 4 este tensiunea de prag a tranzistorului M4); semnalul
2 blocheaz tranzistorul M3 astfel c, indiferent de tensiunile induse de a, b pe
condensatoarele C1 i C2, curenii prin M1 i M2 sunt nuli. De asemenea, 2
blocheaz i porile de transmisie T3, T4 conectate la condensatorul C5.
Cnd semnalul de ceas 2 atinge nivelul logic H, condensatorul C5 se
conecteaz prin M3 la grupul paralel M1, M2. Dac cel puin unul dintre
287
Fig.4.48 Circuit NMOS dinamic NOR2

condensatoarele C1 sau C2 este ncrcat atunci M1 sau M2 va descrca C5 (1
blocheaz n acest timp tranzistorul M4); altfel, va avea loc un transfer de
sarcin electric de la C5 la C3, C4 prin porile de transmisie T3, T4. Capacitatea
C5 trebuie s fie suficient de mare n comparaie cu suma C3 + C4 pentru ca
valoarea H transferat etajelor urmtoare s fie valid.
Implementarea funciilor logice combinaionale cu circuite NMOS
dinamice nu este avantajoas datorit consumului relativ mare de arie n
comparaie cu circuitele statice; circuitele dinamice sunt ns foarte eficient
utilizate n cazul logicii secveniale sau a memoriilor. Puterea consumat de la
sursa de alimentare de ctre porile dinamice este mai mic dect cea consumat
de porile statice deoarece tranzistoarele M3 i M4 (fig.4.48) nu se afl simultan
n conducie.
Principalele dezavantaje ale circuitelor dinamice sunt:
- frecvena semnalelor de ceas nu poate fi orict de mic datorit pierderilor de
sarcin electric din condensatoarele C1, C2 , cauzate de curenii prin jonciunile
dren-substrat ai tranzistoarelor T1, T2 blocate de ceasul 1;
288
Limita inferioar a frecvenei ceasului are o valoare tipic de 500Hz pentru o

funcionare corect. Nivelul logic H stocat n C1 sau C2 se degradeaz dup
aproximativ 2 ms.
- proiectarea este mai dificil dect n cazul circuitelor statice;
- sensibilitate relativ mare la zgomot i la erorile de sincronizare.
Structuri similare cu cele NMOS prezentate n paragrafele anterioare pot
fi obinute utiliznd numai tranzistoare cu canal p; aceste circuite sunt denumite
PMOS. Datorit faptului c mobilitatea golurilor este mai mic de aproximativ
3,5 ori dect mobilitatea electronilor, performanele circuitelor PMOS sunt
inferioare celor NMOS.
4.2.3 Familii de circuite CMOS
Circuitele CMOS (Complementary MOS) sunt circuitele cele mai utilizate
n prezent; acestea sunt alctuite din tranzistoare cu canal indus n i p.
4.2.3.1 Circuite CMOS statice
Structura inversorului CMOS, caracteristica static de transfer n tensiune
i curentul absorbit de la sursa de alimentare n regim static sunt reprezentate
n fig.4.49. S-a considerat c (KW/L)1 = (KW/L)2 i VT 1 = - VT 2 < VDD/2.
Fig.4.49 Inversorul CMOS

Sunt marcate trei regiuni pe caracteristica de transfer n tensiune:
I Y Vin0 (0, VT1), II Y Vin0 (VT1, VDD - *VT2*) i III Y Vin0 (VDD - *VT2*, VDD).
n regiunea I tranzistorul M1 este blocat i M2 opereaz n regiunea liniar a
289
curentului de dren iar n regiunea III tranzistorul M2 este blocat i M1 opereaz

n regiunea liniar.
n regiunea II ambele tranzistoare se afl n conducie. Dac Vin0 (VT1, VDD /2)
atunci M1 funcioneaz n regiunea de saturaie a curentului de dren iar M2
funcioneaz n regiunea liniar. Din egalitatea ID1 = ID2 = IDD rezult:
(Vin - VT1)2 = 2(VDD - Vin + VT2)(VDD - Vout) - (VDD - Vout)2.
(4.15)
Coordonatele punctului A se determin din condiia dVout /dVin = -1. Prin

derivare n relaia 4.15 se obine:
2(Vin -VT1) = -2(VDD -Vout) - 2(VDD -Vin+VT2)dVout /dVin + 2(VDD -Vout)dVout /dVin.
Soluia acestei ecuaii este Vout, A = Vin, A + VDD/2, Vin, A = (3VDD + 2VT1)/8.
Cnd Vin = VDD/2 ambele tranzistoare funcioneaz n regiunea de saturaie a
curentului de dren iar tensiunea de ieire Vout are valori n intervalul
(VDD/2-VT1, VDD/2+VT1).
Curentul absorbit de la sursa de alimentare are valoarea maxim
IDD max = (KW/L)1(VDD/2 - VT1)2/2.
Dac Vin0 (VDD /2, VDD - *VT2*) atunci M1 funcioneaz n regiunea liniar iar M2
funcioneaz n regiunea de saturaie a curentului de dren. Din egalitatea
ID1 = ID2 = IDD rezult:
2(Vin - VT1)Vout - Vout2 = (VDD - Vin + VT2)2.
(4.16)
Coordonatele punctului B se determin din condiia dVout /dVin = -1. Prin

derivare n relaia 4.16 se obine:
2Vout + 2(Vin - VT1)dVout/dVin - 2VoutdVout/dVin = -2(VDD - Vin + VT2).
Soluia acestei ecuaii este Vout, B = Vin, B - VDD/2, Vin, B = (5VDD - 2VT1)/8.
Nivelele de tensiune LOW, HIGH i marginile de zgomot definite cu ajutorul
punctelor A, B de pe caracteristica de transfer din fig. 4.49 sunt:
VILmax = (3VDD + 2VT1)/8, VIHmin = (5VDD - 2VT1)/8, VOLmax = (VDD - 2VT1)/8,
VOHmin = (7VDD + 2VT1)/8, NML = NMH = (VDD + 2VT1)/4.
Observaii:
1) Punctul de intersecie a caracteristicii de transfer n tensiune cu dreapta de
ecuaie Vin = Vout definete tensiunea de comutare sau de tranziie a
inversorului; n vecintatea acestui punct panta caracteristicii are valori mari,
ceea ce nseamn c variaii mici ale tensiunii de intrare vor produce variaii
mari ale tensiunii de ieire.
290
2) Dac (KW/L)1 = (KW/L)2 i VT 1 = - VT 2 = VDD /2 atunci inversorul CMOS

are caracteristici foarte apropiate de acelea ale unei pori logice ideale, precizate
la nceputul acestui capitol.
3) Deoarece mobilitatea electronilor este de aproximativ 3,5 ori mai mare dect
a golurilor, rezult K1 = 3,5K2. Condiia (KW/L)1 = (KW/L)2 este echivalent
cu W2 = 3,5W1 , adic aria ocupat de tranzistorul cu canal p este de 3,5 ori mai
mare dect aria ocupat de tranzistorul cu canal n; n acest caz rezistenele
efective dren-surs ale tranzistoarelor sunt egale, Rn = Rp.
n fig.4.50 este ilustrat dependena caracteristicii statice de transfer n tensiune
a inversorului CMOS fa de raportul W2 /W1 (sau Wp /Wn).
Fig.4.50 Influena dimensionrii inversorului asupra caracteristicii statice

Atunci cnd tensiunea de la ieirea inversorului CMOS se menine
constant, la nivelul logic L sau H, puterea consumat este extrem de redus i
se datoreaz curenilor reziduali (de ordinul pA) ai tranzistoarelor blocate;
aceast proprietate o au toate circuitele CMOS statice. n majoritatea aplicaiilor
practice se poate spune c se consum putere numai n regim de funcionare
dinamic, cnd la ieirea circuitului au loc tranziii ale tensiunii ntre nivelele L
i H. Un calcul aproximativ al puterii disipate de inversorul CMOS este
prezentat n continuare. Se consider c tensiunea de comand Vin a inversorului
se modific instantaneu de la VDD la 0 i de la 0 la VDD, astfel c tranzistoarele
M1 i M2 nu se afl niciodat simultan n conducie.
Fie iC(t) i vC(t) curentul i respectiv tensiunea pe capacitatea de sarcin C a
inversorului CMOS din fig.4.49; variabila t reprezint timpul. ntr-un ciclu de
funcionare complet al inversorului au loc dou tranziii ale tensiunii de ieire,
LYH i HYL. Pe durata tranziiei LYH condensatorul C se ncarc de la 0 la
VDD prin tranzistorul M2, a crui rezisten efectiv dren-surs este Rp.
291
iC ( t ) = I D 2 ( t ) =
VDD t / R pC
e
Rp
v C ( t ) = VDD (1 e
t / R pC
(4.17)
) = Vout ( t )
(4.18)
Energia stocat n condensatorul C are valoarea:
EC = iC ( t )v C ( t )dt =
0
1
2
.
CVDD
2
(4.19)
Energia disipat de tranzistorul M2 are valoarea:
E2 =
I D 2 ( t ) [VDD vC (t )]dt =
0
0
1
1
2t / R pC
2
2
. (4.20)
CVDD
e
= CVDD
2
2
Pe durata tranziiei HYL a tensiunii de la ieirea inversorului, condensatorul C

se descarc de la VDD la 0 prin tranzistorul M1; toat energia nmagazinat n
condensatorul C se disip pe tranzistorul M1 (E1 = EC).
Energia disipat sub form de cldur pe inversorul CMOS ntr-un ciclu
complet de funcionare este:
2
.
E = E1 + E2 = CVDD
(4.21)
Puterea disipat de inversor depinde de frecvena f a tranziiilor tensiunii de

ieire:
2
PD = f CVDD
.
(4.22)
Observaii:
1) Tranziiile tensiunilor de la ieirile porilor din structura unui circuit digital
sunt n general determinate de tranziiile semnalelor de ceas (Clock) cu care se
realizeaz sincronizarea dintre diferite blocuri funcionale; viteza de operare a
circuitelor este egal cu frecvena semnalelor de ceas fCk. Tranziiile (fronturile)
semnalelor de ceas nu determin ns tranziii simultane la toate porile
circuitului, astfel c frecvena f din relaia 4.22 este mai mic dect fCk.
2) Puterea dinamic disipat de o poart CMOS are dou componente;
componenta cea mai semnificativ, definit de relaia 4.22, este independent
de dimensiunile tranzistoarelor. A doua component a puterii dinamice se
datoreaz tranziiilor cu vitez finit a tensiunii de comand Vin i depinde de
dimensiunile tranzistoarelor prin intermediul curentului absorbit de la sursa de
alimentare IDDmax. Astfel, n intervalul de timp ct VT1 < Vin < VDD - *VT2* ambele
tranzistoare din structura inversorului se afl n conducie. Consumul de putere
cauzat de acest fapt este proporional cu timpul de tranziie a tensiunii Vin, cu
tensiunea de alimentare VDD i curentul IDDmax.
292
n fig.4.51 este reprezentat rspunsul unui inversor CMOS la o tensiune

de comand dreptunghiular. Modificrile brute ale tensiunii Vout sunt induse
de tranziiile tensiunii Vin prin intermediul capacitilor gril-dren.
Figura 4.51
Timpii de propagare ai inversorului se pot determina cu relaiile 4.23, n care
Rn i Rp sunt rezistenele dren-surs efective ale tranzistoarelor M1 i respectiv
M2 iar C este sarcina capacitiv a inversorului.
tpLH = Rp(W1L1 gox /tox + W2L2 gox /tox + C)
tpHL = Rn(W1L1 gox /tox + W2L2 gox /tox + C)
(4.23)
Aceste relaii sunt determinate pe baza modelului RC al inversorului CMOS,

desenat n fig.4.52.
Fig.4.52 Modelul RC al inversorului CMOS
293
n cazul inversorului CMOS reprezentat n fig.4.53, care are ca sarcin o linie

de transmisie RC cu lungimea l (definit de parametrii distribuii r =
rezisten/unitate de lungime, c = capacitate/unitate de lungime) i o capacitate
concentrat C, timpul de propagare se calculeaz cu relaia:
tpLH +tpHL = (Rn +Rp)(W1L1 gox /tox+W2L2 gox /tox+cl+C) + 0,35rcl2 + rlC. (4.24)
Figura 4.53
n fig.4.54 este desenat structura porii de transmisie CMOS. Ambele
nivele logice se transmit prin aceast poart fr s fie modificate; tranzistorul
cu canal n transmite bine nivelul LOW iar tranzistorul cu canal p transmite bine
nivelul HIGH.
Fig.4.54 Poarta de transmisie CMOS

Poarta de transmisie se caracterizeaz prin timpii de propagare a semnalelor de
la intrarea In la ieirea Out cnd Enable = HIGH
tpLH = tpHL = (Rn**Rp)(Wn Ln gox /tox + Wp Lp gox /tox + C)
(4.25)
i prin timpii de comutare ton-off, toff-on (on = conducie, off = blocare). Comutarea
porii de transmisie din conducie n blocare i din blocare n conducie este
determinat de tranziia HYL i respectiv LYH a intrrii de autorizare Enable.
Timpii de comutare sunt proporionali cu capacitile gril-surs ale
tranzistoarelor Tn , Tp
Cn = 1,5Wn Ln gox /tox i respectiv Cp = 1,5Wp Lp gox /tox .
294
Creterea dimensiunilor tranzistoarelor (Wn i Wp) determin micorarea

timpilor de propagare i mrirea timpilor de comutare.
n fig.4.55 este reprezentat modelul RC de calcul al timpului de propagare
printr-un lan serie format din N pori de transmisie identice, aflate n conducie.
Figura 4.55
O formul de estimare a timpului de propagare IN-OUT se obine cu ajutorul
relaiei 4.24 n care se consider numai termenii corespunztori liniei de
transmisie (0,35rcl2 + rlC):
tpLH + tpHL = 0,35(Rn**Rp)2,5C*N2 + (Rn**Rp)N(C - 1,5C*).
(4.26)
Exist mai multe topologii de circuite CMOS statice care sunt utilizate
pentru implementarea funciilor logice combinaionale. n fig.4.56 este desenat
p conin
topologia de baz sau standard. Blocurile complementare Bn i B
fiecare cte un numr de tranzistoare, cu canal n i respectiv cu canal p, egal cu
numrul de variabile de care depinde funcia logic F; fiecare variabil logic
p.
comand o pereche de tranzistoare, unul din blocul Bn i unul din B
Fig.4.56 Topologia CMOS standard
295
n regim de funcionare static, pentru orice combinaie de valori logice L, H

aplicate la intrrile circuitului, ieirea F este conectat fie numai la +VDD, fie
numai la VSS i nu se consum putere de la sursa de alimentare. Ca i n cazul
inversorului, consum de putere apare numai n regim dinamic de funcionare.
Att viteza de operare (sau timpii de propagare) ct i puterea disipat de un
circuit CMOS standard pot fi evaluate cu relaiile stabilite pentru inversorul
p pot fi nlocuite cu cte un tranzistor MOS echivalent,
CMOS. Blocurile Bn i B
obinndu-se n acest fel o structur de inversor care este echivalent cu circuitul
din fig.4.56 la care toate intrrile a, b, c, ... sunt conectate mpreun.
Structurile porilor standard NAND3 i NOR3 sunt desenate n fig.4.57.
Fig.4.57 Pori CMOS standard

n continuare se va considera c toate tranzistoarele din figura de mai sus au
canale dren-surs cu lungimea L i c M1, M2, M3 au canale cu limea Wn iar
M4, M5, M6 au canale cu limea Wp; de asemenea, porile au o sarcin
capacitiv C (aceasta nu a fost reprezentat explicit n schemele electrice din
fig.4.57). Rezistenele dren-surs efective ale tranzistoarelor sunt invers
proporionale cu limile canalelor dren-surs.
Nivelul L la ieirea porii NAND3 se obine cu abc = HHH. Tranziia HYL a
cel puin uneia dintre variabilele a, b, c determin tranziia LYH la ieirea
porii; timpul de propagare tpLH depinde de numrul tranziiilor HYL de la
intrri, adic de numrul tranzistoarelor cu canal p care vor ncrca nodul de
ieire. Se poate considera c timpul de propagare tpHL nu depinde de numrul
tranziiilor LYH de la intrri, dac acestea au loc simultan. n fig.4.58 este
reprezentat modelul RC al porii NAND3 cu ajutorul cruia se pot estima timpii
de propagare; N reprezint numrul de tranzistoare din grupul paralel care se
afl simultan n conducie.
296
Fig.4.58 Modelul RC al porii NAND3
tpLH =
Rp
1
(3Wp L ox / t ox + Wn L ox / t ox + C )
N
3
(4.27)
Valoarea maxim a timpului de propagare tpLH se obine pentru N = 1. Dac C

este semnificativ mai mare dect capacitile parazite ale tranzistoarelor
atunci se poate face aproximarea tpLH RpC/N.
1
tpHL = 3R n (3Wp L ox / t ox + Wn L ox / t ox + C ) + 0,35 R n 1,5Wn L ox / t ox 2 2 =
3
3R n (3Wp L ox / t ox + Wn L ox / t ox + C )
(4.28)
Dac C este termenul dominant n relaia 4.28 atunci tpHL 3RnC; viteza de
operare a porii NAND scade proporional cu numrul de tranzistoare din lanul
serie. Dimensionarea tranzistoarelor din structura porii NAND este optim din
punct de vedere al vitezei de operare dac tpLH max = tpHL; n cazul porii NAND3
aceast condiie implic Rp 3Rn, adic Wp Wn.
Tensiunea de tranziie (sau de comutare) a porii NAND depinde de numrul de
intrri care comut simultan, de valorile tensiunilor de prag VTn , VTp i de
raportul Wp /Wn. n exemplul de calcul urmtor se consider c Wp = Wn = W,
VTn = *VTp*= VT < VDD/2, o intrare a porii NAND3 este conectat la +VDD iar
celelalte dou sunt conectate mpreun i constituie intrarea inversorului
echivalent. Tranzistoarele echivalente M1 i M2 ale acestui inversor au
parametrii VT1 = *VT2* = VT, W1 = W, L1 = 3L, W2 = 2W, L2 = L. Deoarece K1 =
3,5K2 se obine (KW/L)1 0,6(KW/L)2; tensiunea de tranziie Vtr are o valoare
mai mare dect VDD/2 (vezi fig.4.50). n punctul de intersecie a caracteristicii
de transfer n tensiune cu dreapta Vin = Vout (= Vtr) tranzistoarele M1 i M2
funcioneaz n regiunea de saturaie a curentului de dren deoarece VDS1 = VGS1
> VGS1 - VT i VSD2 = VSG2 > VSG2 - VT. Din egalitatea ID1 = ID2 rezult
0,6(Vtr - VT)2 = (VDD - Vtr - VT)2 Y Vtr 0,56VDD - 0,13VT.
297
Nivelul H la ieirea porii NOR3 se obine cu abc = LLL. Tranziia LYH a cel
puin uneia dintre variabilele a, b, c determin tranziia HYL la ieirea porii;
timpul de propagare tpHL depinde de numrul tranziiilor LYH de la intrri, adic
de numrul tranzistoarelor cu canal n care vor descrca nodul de ieire. Se poate
considera c timpul de propagare tpLH nu depinde de numrul tranziiilor HYL
de la intrri, dac acestea au loc simultan. n fig.4.59 este reprezentat modelul
RC al porii NOR3 cu ajutorul cruia se pot estima timpii de propagare; N
reprezint numrul de tranzistoare din grupul paralel care se afl simultan n
conducie.
Fig.4.59 Modelul RC al porii NOR3
Rn
1
(3Wn L ox / t ox + Wp L ox / t ox + C )
N
3
3R p (3Wn L ox / t ox + Wp L ox / t ox + C )
tpHL =
(4.29)
tpLH
(4.30)
Dac C este termenul dominant n relaiile 4.29-4.30 atunci tpHL RnC/N i tpLH
3RpC; viteza de operare a porii NOR scade proporional cu numrul de
tranzistoare din lanul serie. Dimensionarea tranzistoarelor din structura porii
NOR este optim din punct de vedere al vitezei de operare dac tpHL max = tpLH;
n cazul porii NOR3 aceast condiie implic Rp Rn /3, adic Wp 10Wn.
Relaiile Wp Wn i Wp 10Wn determinate pentru poarta NAND3 i respectiv
pentru NOR3 indic faptul c n topologia CMOS standard porile NOR ocup
arie semnificativ mai mare dect porile NAND; din acest motiv sunt preferate
porile NAND.
Tensiunile de tranziie ale porii NOR3 se pot calcula cu ajutorul inversorului
echivalent, dup exemplul prezentat mai sus pentru poarta NAND3.
n fig.4.60 sunt desenate subcircuite CMOS standard de tip AOI i OAI;
reelele de tranzistoare p au configuraii duale fa de cele ale reelelor de
tranzistoare n, adic unui grup serie(paralel) de tranzistoare din blocul Bn i
corespunde un grup paralel(serie) n blocul complementar B
p i reciproc.
298
Fig.4.60 Subcircuite CMOS standard

n fig.4.61 sunt ilustrate trei posibiliti de realizare a circuitelor cu trei
stri n topologia CMOS standard.
Fig.4.61 Circuite CMOS cu trei stri

Cnd Enable = H, la ieirea Out se obine valoarea logic a funciei F; dac
Enable = L atunci Out = Z4 (starea de nalt impedan). Circuitele din fig.4.61
b, c sunt numite i buffere neinversoare cu trei stri; prin introducerea unui
inversor la intrarea F se obin buffere inversoare cu trei stri (Out = F
cnd
Enable = H).
Topologia CMOS standard este utilizat, de obicei, ca baz de plecare n
299
proiectarea sistemelor digitale. Ulterior, prile sistemului care se dovedesc a

fi critice din punct de vedere al vitezei de operare i/sau al consumului de arie
se nlocuiesc cu structuri echivalente funcional dar care au topologii diferite de
cea standard: pseudo-NMOS, DCVSL (Differential Cascode Voltage Switch
Logic) sau CMOS dinamice. Problemele specifice interconectrii blocurilor
care au topologii de circuit diferite mresc efortul de calcul implicat n
proiectare.
Topologia pseudo-NMOS este reprezentat n fig.4.62; aceasta se obine
prin nlocuirea blocului B
p din structura CMOS standard (vezi fig.4.56) cu un
singur tranzistor pMOS aflat permanent n conducie.
Fig.4.62 Topologia pseudo-NMOS

Prin eliminarea blocului B
p i a reelei de conexiuni aferente acestuia se reduce
considerabil consumul de arie.
n regim static, circuitul din fig.4.62 consum putere cnd F = LOW deoarece
ieirea se conecteaz simultan la VDD i la VSS. Tranzistoarele din blocul Bn
trebuie dimensionate astfel nct s se obin VOL # VTn (tensiunea de prag a
tranzistoarelor nMOS); dac se respect aceast condiie, n starea F = HIGH
consumul de putere static este nul iar timpul de propagare (dominant) tpLH are
valoare minim. Fie Mn tranzistorul nMOS echivalent cu blocul Bn cnd F =
LOW. Dimensiunile acestuia depind de combinaia de valori logice aplicate la
intrrile a, b, c, ... iar cel mai mic raport Wn /Ln reprezint situaia cea mai
defavorabil pentru ndeplinirea condiiei VOL # VTn. Dac VDD - VOL $ VDD *VTp*, adic dac VOL # *VTp*, atunci tranzistorul Mp funcioneaz n regiunea
de saturaie a curentului de dren iar tranzistorul echivalent Mn funcioneaz n
regiunea liniar. Din egalitatea IDp = IDn se obine relaia de dimensionare
Wp
W
1
1 2
K'p
(VDD + VTp ) = K ' n n [(V IH VTn )VOL VOL
]
Lp
Ln
2
2
n care se impune VOL # VTn i se poate considera VIH = VDD.
(4.31)
300
Circuitele pseudo-NMOS au vitez de operare mai mic i consum mai mult

putere n comparaie cu circuitele CMOS standard.
Topologia DCVSL este reprezentat n fig.4.63. Blocurile complementare
n sunt alctuite numai din tranzistoare nMOS; configuraia reelei de
Bn i B
tranzistoare din blocul B
n se poate deduce din cea a blocului Bn cu ajutorul
dualismului serie-paralel i reciproc.
Fig.4.63 Topologia DCVSL

Circuitele DCVSL nu consum putere n regim static deoarece:
- pentru orice combinaie de valori L, H atribuite variabilelor a, b, c, ... se
formeaz ci conductoare numai de la ieirea F la VSS prin Bn sau numai de la
n;
ieirea F
la VSS prin B
- dac F = L i F
= H atunci Mp1 este blocat iar Mp2 se afl n conducie;
- dac F = H i F
= L atunci Mp1 se afl n conducie iar Mp2 este blocat.
Cuplarea ncruciat a tranzistoarelor Mp1 i Mp2 creeaz n circuit o reacie
pozitiv prin care se accelereaz tranziiile ieirilor F i F
. Astfel, dac la un
moment dat F = L, F
= H i se aplic o nou combinaie de valori logice la
intrrile circuitului care s determine F = H i F
= L, atunci calea sau cile
la VSS) determin intrarea n
conductoare formate n blocul B
n (de la ieirea F
conducie a tranzistorului Mp1. Ca urmare, tensiunea n nodul F crete iar VSG2
scade, ceea ce implic reducerea curentului prin Mp2 i scderea tensiunii n
nodul F
; curentul prin Mp1 crete deoarece tensiunea de comad VSG1 crete,
.a.m.d. Viteza de operare a circuitelor DCVSL este mai mare dect a
circuitelor CMOS standard.
Aria ocupat de blocul B
n este de aproximativ 3 ori mai mic dect aria ocupat
de blocul echivalent B
p din structura standard deoarece performanele unui
tranzistor nMOS de dimensiuni (W, L) sunt comparabile cu cele ale unui
tranzistor pMOS de dimensiuni (3W, L). n general, structurile DCVSL
301
consum mai puin arie dect cele standard.

Un exemplu de circuit cu topologie DCVSL este prezentat n fig.4.64.
Figura 4.64
n dintr-o structur DCVSL pot s conin
Blocurile complementare Bn i B
pri identice iar o astfel de parte poate s fie utilizat n comun de ctre reelele
n , obinndu-se o reducere a consumului de arie.
de tranzistoare din Bn i B
Acest lucru este ilustrat cu ajutorul circuitului din fig.4.65, care implementeaz
funciile logice complementare F = a + br c i F
= a + br c.
Figura 4.65
Tranzistorul M3 poate fi suplinit de ctre M1 (i invers) iar tranzistorul M2 poate
fi suplinit de ctre M4 (i invers); nu este necesar ca dimensiunile W, L ale
302
tranzistoarelor suplinitoare s fie modificate. Simplificarea circuitului din

fig.4.65 este prezentat n fig.4.66.
Figura 4.66
n poate fi determinat cu ajutorul dualismului
Observaie: Structura blocului B
serie-paralel pe baza structurii blocului Bn (i invers), ns aceasta nu nseamn
c se impune n mod obligatoriu o coresponden biunivoc ntre configuraiile
reelelor de tranzistoare ale celor dou blocuri complementare. Relaia de
n este una funcional i nu structural;
complementaritate a blocurilor Bn i B
structurile celor dou blocuri pot fi determinate n mod independent, nu
neaprat cu dualismul serie-paralel. Acest lucru este valabil i pentru blocurile
p din structurile CMOS standard.
complementare Bn i B
Complementaritatea structural, obinut cu ajutorul dualismului serie-paralel,
implic complementaritatea funcional dar nu i invers.
Reeaua de tranzistoare a blocului B
n din fig.4.65 poate fi reprezentat analitic
de expresia logic a
(bc + b c) i nu este obinut din reeaua blocului Bn prin
transformri serie-paralel i paralel-serie; prin astfel de transformri se obine
o reea de tranzistoare caracterizat de expresia logic a
(b + c)(b
+ c).
4.2.3.2 Circuite CMOS dinamice
Aceste circuite au vitez de operare mai mare, consum mai mic de arie i
putere disipat mai mic n comparaie cu circuitele CMOS statice. ns, din
punct de vedere funcional complexitatea crete; operaiile logice efectuate
trebuie controlate cu ajutorul unor semnale de ceas. De asemenea, circuitele
CMOS dinamice sunt mai sensibile la zgomot dect cele statice.
O categorie de circuite dinamice care poart denumirea de logic domino are
303
la baz topologia reprezentat n fig.4.67.
Fig.4.67 Logic domino

Consumul de arie este comparabil cu cel al circuitelor pseudo-NMOS. n regim
de funcionare static puterea disipat este nul. Capacitatea nodului de stocare
C este intrinsec tehnologiei de fabricare. Circuitele domino opereaz n dou
faze, controlate de semnalul de ceas :
1) Faza de prencrcare Y = 0
Tranzistorul M1 este blocat iar capacitatea de stocare C se ncarc prin M2 de
la sursa VDD. Durata acestei faze trebuie s fie suficient de mare pentru ca
tensiunea nodului de stocare s ajung la o valoare HIGH consistent.
Se impune ca toate variabilele de intrare a, b, c, ... s aib nivelul LOW n faza
de ncrcare. Deoarece capacitatea C se ncarc, ieirea F a circuitului este
forat i meninut la valoarea 0 logic (LOW); aceast valoare nu reflect
dependena F(a, b, c, ...) i nu trebuie luat n considerare. Tranziia 0Y1 a
ceasului marcheaz sfritul fazei de ncrcare i nceputul fazei urmtoare.
2) Faza de evaluare Y = 1
Tranzistorul M2 se blocheaz iar M1 intr n conducie i conecteaz reeaua de
tranzistoare din blocul Bn la mas (VSS). Variabilelor a, b, c, ... li se atribuie
valorile dorite; o parte dintre acestea capt valoarea logic 1 iar celelalte rmn
la valoarea 0. Dac variabilele cu valoarea 1 determin formarea cel puin a
unei ci conductoare ntre C i M1 atunci C se descarc i rezult F = 1; altfel
F = 0. Valoarea logic a ieirii F de la sfritul fazei de evaluare este cea util
deoarece reflect dependena F(a, b, c, ...). Pentru ca aceast valoare s fie
valid este necesar ca:
- durata fazei de evaluare s fie suficient de mare, astfel nct nodul de stocare
s fie descrcat complet de ctre orice cale conductoare format n blocul Bn;
- schimbarea nivelelor logice de la intrrile a, b, c, ... s se fac monoton (0Y1).
304
Schimbrile de tipul 0Y1Y0 pot s determine descrcri pariale ale capacitii

C pn la nivele de tensiune care nu reprezint valori logice valide, nici LOW
i nici HIGH.
ntr-o perioad a ceasului , adic pe durata unui ciclu prencrcare-evaluare,
se determin o singur valoare a funciei F(a, b, c, ...).
n logica domino se realizez pori OR, AND i subcircuite mai complexe
care sunt echivalente cu reele OR-AND. Aceste circuite nu sunt complete
deoarece nu includ operaia de inversare (negare); dup cum s-a artat n cap.1,
sunt complete seturile de operaii logice {+, } i {, }.
Denumirea domino este justificat cu ajutorul circuitului din fig.4.68.
Figura 4.68
Momentul de referin 0 de pe axa timpului coincide cu tranziia 0Y1 a
ceasului , adic cu nceputul fazei de evaluare. nainte de acest moment, pe
durata fazei de prencrcare, toate intrrile circuitului sunt fixate la valoarea L.
Pe durata fazei de evaluare numai intrrile x i z capt valoarea H; aceste dou
schimbri se propag succesiv prin porile 1, 2 i 3 ale circuitului,
determinnd E = H, F = H i respectiv G = H.
Circuitele domino au o funcionare sensibil la erorile cauzate de:
- scurgerile de sarcin electric din nodurile de stocare n substrat prin
jonciunile polarizate invers;
- cuplajele capacitive parazite care, n general, provoac modificri nedorite ale
sarcinii din nodurile de stocare.
Scurgerile de sarcin au loc n faza de evaluare, cnd toate intrrile unui
subcircuit dinamic rmn la nivelul LOW. Dac durata fazei de evaluare este
suficient de mare atunci valoarea logic de la ieirea subcircuitului se schimb
305
din 0 n 1 fr ca n blocul Bn s existe vreo cale conductoare de descrcare.

Capacitatea parazit dintre intrarea i ieirea inversorului din fig. 4.67 produce
o cretere (scdere) a tensiunii din nodul de stocare, adic o cretere (scdere)
a sarcinii stocate de capacitatea C, atunci cnd la ieirea inversorului au loc
tranziii rapide LYH (HYL). Aceast capacitate parazit se opune descrcrii
i ncrcrii nodului de stocare prin Bn i respectiv prin tranzistorul M2.
4.3 Circuite logice BiCMOS

Circuitele BiCMOS conin n structura lor att tranzistoare MOS ct i
tranzistoare bipolare. Tehnologiile de fabricare BiCMOS moderne au nceput
s se dezvolte dup 1980, urmrindu-se realizarea unor circuite care s
ntruneasc cele mai bune caracteristici MOS (putere disipat mic, consum
redus de arie, impedan de intrare mare) i bipolare (vitez de operare mare,
curent de ieire mare, sensibilitate redus la zgomot).
Structura de baz a inversorului BiCMOS este desenat n fig.4.69.
Rezistenele parazite Rb i Rc, intrinseci procesului de fabricare, au valori de
ordinul sutelor de ohmi.
Fig.4.69 Structura de baz a inversorului BiCMOS

Tensiunea de la ieirea inversorului acoper doar intervalul (0,7V; VDD - 0,7V).
Astfel, dac Vin = +VDD atunci tranzistoarele M2 i M3 se afl n conducie iar M1
i M4 sunt blocate; Q2 este blocat deoarece are baza conectat la mas prin M3
iar Q1 are baza conectat la ieirea inversorului prin M2, ceea ce nseamn c se
va afla n conducie pn cnd capacitatea de sarcin C se descarc la 0,7V.
306
Dac Vin = 0V atunci tranzistoarele M1 i M4 se afl n conducie iar M2 i M3

sunt blocate; Q1 este blocat deoarece are baza conectat la mas prin M1 iar Q2,
avnd baza conectat la +VDD prin M4, se afl n conducie i ncarc
condensatorul C pn la VDD - 0,7V.
Tranzistoarele M2 i M4 se dimensioneaz astfel nct rezistenele lor efective
dren-surs s fie egale cu Rb; aceast relaie este utilizat de obicei ca o regul
de proiectare. Rezistenele dren-surs efective ale tranzistoarelor M1 i M3 pot
fi alese mai mari dect Rb ns, dac M3 i M4 au rezistene efective egale atunci
tensiunea de comutare (tranziie) a inversorului are o valoare apropiat de
VDD/2. Prin aceasta se obine o caracteristic static de transfer n tensiune
simetric i imunitate maxim la zgomot.
Ieirea inversorului BiCMOS poate fi utilizat ca surs de semnal sau de
comand pentru circuite CMOS cu condiia ca acestea din urm s aib tensiuni
de comutare ct mai deprtate fa de 0,7V i de VDD - 0,7V; apropierea
tensiunii de comutare fa de oricare dintre aceste limite crete sensibilitatea la
zgomot.
Timpii de propagare ai inversorului din fig.4.69 pot fi estimai cu relaia:
tpLH = tpHL = RcC.
(4.32)
Structura inversorului BiCMOS poate fi modificat astfel nct tensiunea

de ieire s acopere toat plaja de alimentare (0; +VDD). O soluie este prezentat
n fig.4.70.
Fig.4.70 Inversor BiCMOS cu excursie maxim de tensiune la ieire

Tranzistoarele M1 i M5 au canale cu lungime L mare, adic au rezistene drensurs mari. Cnd Vin = HIGH se blocheaz M4, M5 i Q2 iar capacitatea C se
307
descarc n principal prin tranzistorul Q1 pn la 0,7V i n continuare prin

grupul M2 - M1 pn la 0V. Cnd Vin = LOW se blocheaz tranzistoarele M2, M3
i Q1 iar capacitatea C se ncarc n principal prin Q2 pn la VDD - 0,7V i n
continuare prin grupul M4 - M5 pn la VDD.
Inversoarele BiCMOS prezentate anterior nu disip putere n regim static
de funcionare. Inversorul din fig.4.70 consum mai mult putere dinamic
dect inversorul BiCMOS de baz, care la rndul lui are un consum mai mare
dect inversorul CMOS. O structur de inversor BiCMOS cu consum redus de
putere dinamic este desenat n fig.4.71; dimensiunile tranzistoarelor MOS
sunt mai puin critice ns circuitul ocup arie mai mare. Tensiunea de ieire
poate s scad pn la 0V sau s creasc pn la VDD.
Fig.4.71 Inversor BiCMOS cu consum redus de putere dinamic

Funcionarea acestui inversor este foarte asemntoare cu a inversorului din
fig.4.70; deosebirea const n comanda tranzistoarelor M1 i M5. Micorarea
puterii disipate n regim dinamic se realizeaz prin reducerea domeniului de
valori ale tensiunii de intrare Vin care determin conducia simultan a
tranzistoarelor Q1 i Q2.
Schemele porilor logice BiCMOS se construiesc pe baza schemelor
CMOS standard, dup principiul ilustrat n fig.4.72; rezistenele parazite Rb i
Rc ale tranzistoarelor bipolare nu sunt reprezentate. Blocurile complementare
p sunt componentele structurii CMOS standard; un circuit BiCMOS
Bn i B
consum cu aproximativ 50% mai mult arie dect unul CMOS echivalent.
La fel ca n cazul inversorului reprezentat n fig.4.69, tensiunea de la ieirea
unui circuit BiCMOS care se ncadreaz n topologia de baz are valori
cuprinse n intervalul (0,7V; VDD - 0,7V).
308
Fig.4.72 Topologia de baz BiCMOS

Timpii de propagare ai unui circuit BiCMOS sunt dominai de timpii de
ncrcare i descrcare a capacitii de sarcin C. Viteza de operare i puterea
disipat n regim dinamic pot fi evaluate cu relaiile de calcul corespunztoare
p trebuie nlocuite
inversorului; pentru aceasta reelele de tranzistoare Bn i B
fiecare cu cte un tranzistor echivalent. Dimensiunile W, L ale unui astfel de
tranzistor depind de valorile logice aplicate la intrrile circuitului. Cu alte
cuvinte, inversorul echivalent utilizat pentru evaluare n locul unui circuit mai
complex este compus din tranzistoare cu parametri variabili.
4.4 Interfaarea familiilor de circuite logice

Sistemele digitale se construiesc, n general, cu circuite dintr-o singur
familie logic. n anumite situaii, performanele sistemelor pot fi crescute dac
se utilizeaz circuite din mai multe familii logice. Datorit caracteristicilor
electrice diferite, interconectarea direct a circuitelor care nu fac parte din
aceeai familie nu este ntotdeauna posibil. Pentru aceasta sunt necesare
circuite de interconectare speciale, numite circuite de interfaare. Aceste
circuite pot fi integrate pe chip-uri distincte sau chiar pe chip-urile care conin
subsistemele. Tehnologiile de fabricare BiCMOS sunt adecvate pentru
integrarea sistemelor alctuite din circuite MOS i bipolare. n prezent, familia
CMOS este cea mai utilizat; blocurile funcionale care sunt critice din punctul
de vedere al vitezei de operare se realizeaz, de obicei, cu circuite ECL.
Structura unui circuit BiCMOS care realizeaz conversia ECL-CMOS
este reprezentat n fig.4.73; toate tranzistoarele bipolare sunt de tip npn, ceea
309
Fig.4.73 Interfa ECL-CMOS

ce constituie un avantaj din punct de vedere tehnologic. Tranzistoarele Q1-Q2
realizeaz o deplasare a nivelului de tensiune Vin cu 2VBE 1,5V. n funcie de
valoarea logic H sau L (ECL) aplicat la intrare, unul dintre tranzistoarele
comutatorului de curent Q3-Q4 se blochez iar cellalt preia curentul I0.
Tensiunile de colector ale tranzistoarelor Q3 i Q4 se modific ntre VDD - RI0
i VDD. n regim static de funcionare, la ieirile repetoarelor pe emitor Q5-Q6 se
obin tensiunile VDD - RI0 - 0,7V i VDD - 0,7V. Pentru ca ncrcarea-descrcarea
capacitii de sarcin C s fie ct mai rapid iar puterea disipat de circuit s fie
ct mai mic, aceste dou tensiuni trebuie s determine conducia
tranzistoarelor M1, M2, M3 i blocarea tranzistorului M4 sau blocarea
tranzistoarelor M1, M2, M3 i conducia tranzistorului M4; pentru aceasta M1 i
M4 trebuie s aib tensiunea de prag mai mare de 0,7V (n modul). Domeniul
de variaie relativ mare a tensiunilor de colector Q3-Q4 limiteaz viteza de
operare a circuitului.
Interfaa ECL-CMOS din fig.4.74 necesit un proces tehnologic mai
complex deoarece se utilizeaz ambele tipuri de tranzistoare bipolare, npn i
pnp. n schimb, timpii de propagare i puterea disipat se reduc semnificativ.
Etajul de ieire, fiind realizat cu tranzistoare bipolare, furnizeaz cureni de
sarcin mai mari dect etajul de ieire MOS din fig.4.73. Divizorul de tensiune
R1-R2-R3 polarizeaz tranzistoarele Q5 i Q6 la limita intrrii n conducie. n
regim static de funcionare tranzistoarele Q5 i Q6 sunt blocate; nivelul logic de
ieire este memorat i meninut de circuitul format din inversoarele I1-I2. Fr
a pierde din generalitate se consider nivelul LOW la ieire. Tranzistoarele M1
i M4 sunt blocate iar M3, aflat n conducie, determin blocarea tranzistorului
Q5 prin untarea jonciunii BE; anterior, acesta din urm era saturat i a
descrcat capacitatea de sarcin. Tranziiile simultane HYL i LYH ale
310
Fig.4.74 Interfa ECL-CMOS performant

intrrilor complementare ECL i respectiv ECL comut curentul de referin al
tranzistorului M2 de la Q1 la Q2, curent care va trece prin baza tranzistorului Q6.
Acesta intr n RAN (regim activ normal) i ncarc nodul de ieire. Pe msur
ce tensiunea de ieire crete ctre valoarea HIGH, Q6 trece n saturaie;
tensiunea de la ieirea inversorului I2 scade la nivelul L i blocheaz
tranzistoarele M2-Q2. Intrarea n conducie a tranzistorului M4 grbete blocarea
tranzistorului Q6.
Curentul consumat de la sursa de alimentare n regim static de circuitul din
fig.4.74 are dou componente: curentul prin divizorul rezistiv, VDD /(R1+R2+R3)
i curentul care trece prin tranzistoarele M1-Q3 (M2-Q1) cnd nivelul de la
intrarea ECL este L (H). Prin dimensionarea tranzistoarelor M1, M2 se
realizeaz compromisul dintre puterea disipat i viteza de operare a interfeei.
Circuitul desenat n fig.4.75 realizeaz conversia CMOS-ECL.
Fig.4.75 Interfa CMOS-ECL
311
Circuitele CMOS i TTL(LS) pot fi direct interconectate dac se

utilizeaz tensiune de alimentare comun (5V) i se mresc dimensiunile
tranzistoarelor MOS din etajele de ieire care comand intrri TTL.
4.5 Aspecte de proiectare cu circuite logice

4.5.1 Tratarea intrrilor neutilizate
De obicei sistemele digitale sunt construite din subsisteme sau plci; la
rndul ei, o plac conine mai multe circuite integrate interconectate ntre ele.
Deseori anumite pri sau blocuri funcionale dintr-un circuit integrat nu sunt
utilizate n cadrul sistemului. Dac intrrile acestor blocuri se las n gol atunci
n funcionarea sistemului pot s apar erori, mai ales cnd impedanele de
intrare sunt mari (cum este cazul circuitelor MOS). Intrrile lsate n gol sunt
sensibile la toate sursele de zgomot (vezi fig.4.2). Se recomand ca intrrile
neutilizate s nu fie lsate n gol ci s li se atribuie nivele logice valide. Nivelul
logic care trebuie aplicat la o intrare neutilizat particular depinde de funcia
implementat de acel subcircuit.
n cazul subcircuitelor simple, cum sunt porile logice, intrrile neutilizate pot
fi legate la cele care sunt utilizate i/sau la una dintre bornele sursei de
alimentare. Un exemplu este ilustrat n fig.4.76.
Figura 4.76
ntre aceste trei soluii de rezolvare a intrrilor neutilizate exist deosebiri.
Astfel, dac poarta NAND3 este realizat ntr-o tehnologie bipolar atunci
curentul de ieire al sursei de semnal x crete proporional cu numrul de intrri
conectate mpreun. Dac poarta este realizat ntr-o tehnologie MOS atunci
ncrcarea capacitiv a sursei de comand x crete proporional cu numrul de
intrri conectate mpreun; de asemenea, acest numr influeneaz tensiunea de
312
tranziie a porii i timpii de propagare. De la caz la caz, se poate stabili care

este soluia cea mai convenabil de tratare a intrrilor neutilizate.
Poarta NAND3 din exemplul de mai sus este parial utilizat. Dac poarta
ar fi complet neutilizat atunci este suficient ca o singur intrare s se conecteze
la borna - a sursei de alimentare (nivelul L), ceea ce determin blocarea porii
prin fixarea ieirii la 1 logic.
4.5.2 Circuite de protecie i fenomene latch-up
Toate circuitele integrate sunt prevzute cu circuite de protecie la
descrcri electrostatice pe conexiunile exterioare (pini), realizate sub forma
unor reele de diode i eventual rezistoare. Aceste componente de circuit sunt
introduse voit sau sunt intrinseci procesului de fabricare.
Circuitele de protecie specifice familiilor TTL sunt reprezentate n
fig.4.77. Dioda D1 este introdus intenionat n schema circuitului; ea are i
rolul de limitare a impulsurilor negative care apar la intrare ca urmare a
reflexiilor generate de fronturile sursei de comand pe liniile de transmisie.
Diodele D2 i D3 sunt jonciuni de izolare colector-substrat, intrinseci procesului
de fabricare. Tensiunile de strpungere a diodelor de protecie D1, D2, D3 au
valori de ordinul zeci de voli.
Fig.4.77 Protecia intrrilor i ieirilor TTL

n fig.4.78 este reprezentat o seciune transversal printr-o poriune a
unui chip n care sunt amplasate diodele D1, D2, D3. Tensiunile de intrare
negative polarizeaz direct dioda Schottky D1. Cderea de tensiune pe aceast
diod este de aproximativ 0,4V la cureni mici, situaie n care funcionarea
circuitului integrat nu este perturbat. Dac prin D1 circul cureni de ordinul
zeci de mA atunci tensiunea direct pe diod poate s depeasc 0,7V, ceea ce
determin intrarea n conducie a tranzistorului multicolector parazit i apariia
unui curent mare n substrat. Acest curent este absorbit din colectorii
313
Fig.4.78 Elemente de protecie n circuitele bipolare

tranzistoarelor active aflate n vecintate i perturb funcionarea normal a
circuitului. O msur de protejare a tranzistoarelor active i de asigurare a
unei funcionri corecte const n plasarea din loc n loc a unor inele de gard.
Aceste insule de tip n devin colectori ai tranzistorului parazit i schimb direcia
fluxului de electroni n substrat, de la colectorii tranzistoarelor active la mas.
Inelele de gard sunt construite astfel nct s se garanteze funcionarea fr
erori chiar i atunci cnd dioda D1 este traversat de un curent direct de 60 mA
timp de 100 ns.
Observaii:
1) Tensiunile de intrare negative care produc cureni de numai civa mA prin
diodele D1 dar cu durate de ordinul s perturb funcionarea circuitului;
frecvena de tiere a tranzistoarelor parazite este aproximativ 1MHz.
2) Alimentarea unui circuit TTL cu tensiune negativ, prin inversarea bornelor
sursei de alimentare, conduce la defectarea catastrofic a chipului ca urmare a
cldurii excesive disipate de jonciunile de izolare de tip D3.
Circuitele de protecie la descrcri electrostatice specifice familiei
CMOS sunt reprezentate simplificat n fig.4.79. Logica de aplicaie inclus ntrun circuit integrat CMOS comunic cu exteriorul prin buffere.
Fig.4.79 Protecia intrrilor i ieirilor CMOS
314
Diodele D1, D2 sunt introduse n mod intenionat n schema circuitului iar

diodele D3, D4 sunt intrinseci procesului de fabricare. Tensiunile de strpungere
ale acestor diode au valori de ordinul zecilor de voli iar oxidul de siliciu este
protejat contra descrcrilor electrostatice de pn la civa KV.
Observaie: Alimentarea unui circuit CMOS cu tensiune negativ, prin
inversarea bornelor sursei de alimentare, conduce la defectarea catastrofic a
chipului datorit puterii excesive disipate n reelele de protecie polarizate
direct.
n fig.4.80 este reprezentat o seciune transversal prin structura
bufferului (inversor) asociat unui pin de ieire, n care sunt evideniate diodele
de protecie D3, D4 i elemente de circuit parazite (rezistoare, condensatoare i
tranzistoare bipolare).
Fig.4.80 Buffer CMOS

Dioda D3 este jonciunea format de insula p+ a drenei tranzistorului cu canal
p i cavitatea n; dioda D4 este jonciunea format de substratul p i insula n+ a
drenei tranzistorului cu canal n. Rezistoarele Rp1, Rp2 i Rn1, Rn2 sunt efecte ale
rezistivitii substratului p i respectiv a cavitii n. C1 i C2 sunt capacitile
regiunilor de sarcin spaial create n cavitatea n i respectiv n substrat de
ctre insulele de dren ale tranzistoarelor Mp i Mn. Emitorul, baza i colectorul
tranzistorului bipolar parazit Q1 (pnp vertical) sunt insula p+ a sursei
tranzistorului Mp, cavitatea n i respectiv substratul; emitorul, baza i colectorul
tranzistorului bipolar parazit Q2 (npn lateral) sunt insula n+ a sursei
tranzistorului Mn, substratul i respectiv cavitatea n.
Elementele parazite din structura inversorului CMOS formeaz un tiristor
parazit; schema acestuia este desenat n fig.4.81. Fronturile negative ale
tensiunii de ieire a inversorului se transmit prin C1 n baza lui Q1 i este posibil
ca acest tranzistor s intre n conducie. Ca urmare, curentul prin Rp1-Rp2 crete
iar Q2 poate s intre n conducie. Dac se ntmpl acest lucru atunci curentul
315
de colector al lui Q2 va determina conducia mai puternic a tranzistorului Q1

i invers, pn cnd se ajunge la un regim de conducie permanent; fenomenul
este numit latch-up (agare). Traseele de alimentare VDD i VSS se unteaz
prin substrat iar chip-ul se poate distruge termic.
Fronturile pozitive ale tensiunii de ieire a inversorului CMOS se transmit prin
C2 n baza tranzistorului Q2 i pot amorsa tiristorul parazit ntr-un mod
asemntor cu cel descris mai sus. Blocarea tiristorului se poate face numai prin
deconectarea tensiunii de alimentare.
Fig.4.81 Tiristor parazit n structura inversorului CMOS

Fenomenul latch-up poate s apar numai n bufferele pinilor de ieire
deoarece tranzistoarele MOS ale acestora au dimensiuni relativ mari, ceea ce
nseamn capaciti parazite C1, C2 mari.
Exist mai multe tehnici de eliminare a fenomenului latch-up. O metod const
n micorarea rezistenelor Rn1 i Rp2 prin introducerea unor contacte
suplimentare ntre cavitatea n i VDD pe de o parte i ntre substrat i VSS pe de
alt parte; aceste contacte suplimentare sunt plasate ntre drenele tranzistoarelor
Mp i Mn din structura inversorului CMOS, aa cum se arat n fig.4.82.
Fig.4.82 Layout de inversor CMOS cu protecie contra latch-up
316
O alt metod de eliminare a fenomenului latch-up are la baz construirea

bufferelor de ieire numai cu tranzistoare nMOS; n fig.4.83 este desenat
schema unui super buffer nMOS.
Fig.4.83 Super buffer nMOS (neinversor)

Tranzistorul M4 funcioneaz n regiunea de saturaie a curentului de dren
deoarece VGS4 = VDS4. Nivelul LOW aplicat la intrarea bufferului blocheaz
tranzistoarele M2 i M3 iar M1 se afl n conducie (VGS1 = VDD - VT4) i
conecteaz ieirea la mas. Dac la intrare se aplic nivelul logic HIGH (= VDD)
atunci M2 i M3 intr n conducie; tranzistorul M3 se dimensioneaz n raport
cu M4 astfel nct M1 s se blocheze, adic s se obin VDS3 < VT1. n aceste
condiii tensiunea de la ieirea bufferului are valoarea Vout = Vin - VT2 = VDD VT2.
4.5.3 Comanda sarcinilor capacitive mari
Traseele metalice ale plcilor unui sistem, liniile de transmisie, reelele
de conexiuni prin care se distribuie anumite semnale n interiorul unui chip etc.
constituie sarcini capacitive mult mai mari dect cele tipice, asociate cu o
intrare a unei pori logice. ntrzierile datorate unei sarcini capacitive depind de
valorile curenilor de ncrcare i descrcare a acesteia. Tranzistoarele bipolare
sunt cele mai potrivite pentru comanda capacitilor de sarcin mari. Cnd acest
lucru nu este posibil i se utilizeaz tranzistoare MOS, valorile dorite pentru
curentul de sarcin se ajusteaz prin intermediul dimensiunilor W, L. Un singur
inversor CMOS cu tranzistoare mari nu este suficient pentru comanda unei
capaciti mari, deoarece un astfel de inversor constituie la rndul lui o sarcin
capacitiv mare (vezi fig.4.52). Capacitatea de intrare a inversorului este ns
mai mic dect capacitatea de sarcin. Soluia CMOS pentru comanda sarcinilor
capacitive mari const n conectarea n serie a mai multor inversoare, cu
dimensiuni reduse progresiv pn la normal, dup cum se arat n fig.4.84.
Fiecare inversor introdus determin o cretere de ori a curentului de sarcin.
317
Fig.4.84 Comanda sarcinilor capacitive mari cu circuite CMOS

Fie C1 capacitatea de intrare a inversorului 1; se consider c tranzistoarele Mn
i Mp din structura acestuia au dimensiuni minime. Factorul se calculeaz cu
relaia:
1
Ck
=
C1
(4.33)
Dac timpul de propagare al unui inversor cu dimensiuni minime, avnd ca

sarcin o capacitate egal cu C1, are valoarea tp atunci fiecare inversor din
fig.4.84 introduce o ntrziere egal cu tp; capacitatea de intrare i curentul de
ieire ai inversorului sunt proporionale cu dimensiunile tranzistoarelor
componente. ntrzierea total a lanului de inversoare este:
Tp = ktp.
(4.34)
Se dorete ca aceast ntrziere, dependent de numrul k, s fie minim.

Numrul optim de inversoare este soluia ecuaiei dTp /dk = 0:
C
kopt = ln
C1
(4.35)
Introducnd kopt n relaia 4.33 rezult opt = e (2,718...). n general, kopt nu este
un numr ntreg; se alege pentru k valoarea ntreag cea mai apropiat de kopt.
4.5.4 Deconectarea parial a tensiunilor de alimentare
Sistemele digitale mari pot fi proiectate astfel nct pe diferite intervale
de timp unele subsisteme s se afle n regim normal de operare iar altele s fie
n repaus. Starea de repaus a unui bloc logic se obine fie prin deconectarea
tensiunii de alimentare a blocului, fie prin reducerea acesteia la valori mici. De
obicei se trec n repaus acele pri ale sistemului care temporar nu sunt
necesare. De exemplu, sistemele auto-reparabile conin copii de rezerv pentru
unele blocuri (subsisteme); toate rezervele sunt inute n repaus pn cnd se
detecteaz erori n funcionarea unui bloc titular, moment n care acesta din
318
urm se nlocuiete automat cu o rezerv. Prin meninerea rezervelor n stare de

repaus se reduce semnificativ puterea consumat.
Blocurile aflate n repaus nu trebuie s perturbe funcionarea celor care
opereaz n regim normal. De asemenea, curenii din blocurile cu regim normal
de operare nu trebuie s treac prin blocurile care sunt n repaus. O schem
ideal de izolare este reprezentat n fig.4.85.
Fig.4.85 Izolarea unui bloc aflat n repaus

Trecerea n repaus a blocului funcional B3 se realizeaz cu ajutorul
comutatorului K1, fie prin ntreruperea tensiunii normale de alimentare V1 fie
prin alimentarea cu o tensiune V2 << V1. Reducerea tensiunii de alimentare de
la valoarea V1 la o valoare mai mic V2 este necesar atunci cnd B3 conine
celule de memorie i se dorete pstrarea valorilor logice memorate. Blocurile
B3 i B4 pot s opereze simultan numai dac etajele de ieire ale acestora permit
acest lucru. Comutatoarele K1K4 sunt realizate, de obicei, cu tranzistoare.
Dac sistemul digital din fig.4.85 este construit cu circuite TTL-LS (vezi
fig.4.21), atunci etajele de intrare i de ieire ale blocului B3 aflat n repaus sunt
echivalente cu subcircuitele reprezentate n fig.4.86.
Figura 4.86
319
n cazul n care B3 ar rmne conectat la B1 i respectiv la B4-B5, la intrarea i

ieirea circuitului de mai sus se pot aplica (n mod independent) tensiuni cu
valori ntre 0,3V i 4,3V. Diodele DA i D se blocheaz. Ieirile din B1 i B4
aflate n strile LOW i respectiv HIGH genereaz cureni care se nchid prin
B3:
IB1 = (V2 - VD1(on) - VOL)/R1 35 A, IB4 = (VOH - VD4(on) - V2)/R3 0,2 mA
sau, cnd se ntrerupe alimentarea blocului B3
IB1 = IB4 = (VOH - VD4(on) - VD1(on) - VOL)/(R1 + R3) 90 A.
ncrcarea suplimentar a blocului B1 este mic, astfel c ntreruptorul K2 nu
este necesar (B3 poate s rmn conectat la B1). Conectarea ieirii circuitului
din fig.4.86 la o ieire TTL-LS este echivalent ns cu 510 sarcini elementare,
ceea ce impune ntreruperea legturilor dintre B3 i B4 atunci cnd B4 se afl pe
o cale critic din punct de vedere al vitezei de operare.
Dac blocul B3 este CMOS sau BiCMOS i are la intrri diode de
protecie la descrcri electrostatice (vezi fig.4.79) atunci este obligatorie
ntreruperea legturilor dintre B1 i B3. Motivul este ilustrat n fig.4.87.
Figura 4.87
Nivelul HIGH la ieirea blocului B1 polarizez direct dioda de protecie D1 i
alimenteaz blocul B3 cu tensiunea V1 - VD1(on). Pe de o parte funcionarea
blocului B1 este perturbat datorit ncrcrii excesive iar pe de alt parte dioda
D1 se poate distruge prin depirea curentului direct maxim admis (. 10 mA).
n fig.4.88 este desenat o reea de protecie modificat, care izoleaz B3 de B1
Fig.4.88 Reea de protecie CMOS modificat
320
atunci cnd se deconecteaz sau se reduce tensiunea de alimentare a blocului

B3. Nivelul H la ieirea blocului B1 blocheaz dioda D. Dac B3 este alimentat
cu tensiunea V2 > VD(on) i nivelul logic la ieirea blocului B1 este L, atunci
dioda D este polarizat direct; curentul ID = (V2 - VD(on) - VOL)/R constituie o
sarcin suplimentar pentru B1 i poate fi redus la valori rezonabile cu ajutorul
rezistorului R. Acest rezistor este necesar n funcionarea normal a blocului B3
pentru ridicarea nivelului logic de intrare HIGH la tensiunea V1 cnd dioda D
se blocheaz. Puterea consumat de B1 crete cnd B3 opereaz n regim
normal; curentul suplimentar absorbit de B1 are valoarea ID = (V1 - VD(on) VOL)/R. De asemenea, timpul de propagare tpHL al blocului B1 crete. Din acest
punct de vedere este de preferat o valoare ct mai mare pentru rezistena R;
ns, tensiunea de intrare n B3 ar crete lent de la (V1 - VD(on)) la V1, ceea ce
nseamn o margine de zgomot mic. Trebuie fcut un compromis ntre aceste
dou interese.
4.5.5 Oscilatoare cu pori logice
Cu pori logice se pot construi scheme simple de oscilatoare RC, numite
i generatoare de semnale dreptunghiulare periodice sau astabile. Oscilatoarele
cu pori CMOS sau BiCMOS sunt mai uor de analizat manual.
O schem de astabil cu dou inversoare CMOS este desenat n fig.4.89.
Rezistorul R* (zeci sau sute de K) limiteaz curentul direct prin diodele
reelei de protecie de la intrarea inversorului 1, dac exist; altfel, acest rezistor
nu este necesar.
Fig.4.89 Astabil cu inversoare CMOS

n momentul conectrii tensiunii de alimentare condensatorul C este de obicei
descrcat. Imediat dup alimentare, circuitul poate s ajung n starea v1 = L i
v2 = H sau n starea v1 = H i v2 = L. Variaiile n timp ale tensiunilor v1, v2 i v
sunt reprezentate n fig.4.90; momentul de referin 0 pe axa timpului este
momentul conectrii tensiunii de alimentare VDD. S-a considerat c:
- starea iniial, dup conectarea tensiunii de alimentare, este v1 = L i v2 = H;
- valoarea rezistenei R este suficient de mare, astfel nct curenii de ieire ai
321
inversoarelor au valori relativ mici iar nivelele logice VOL i VOH sunt dou
tensiuni constante, nu neaprat egale cu 0V i respectiv cu +VDD;
- timpii de propagare ai inversoarelor sunt mult mai mici dect perioada T a
tensiunilor v1, v2, v;
- tensiunile de tranziie sau de comutare ale celor dou inversoare sunt Vtr1 i
Vtr2.
Fig.4.90 Tensiunile generate de astabilul din fig.4.89

Ct timp tensiunile v1 i v2 se menin constante, v tinde s devin egal cu v1.
Datorit condensatorului C, tranziiile tensiunii v2 se transmit integral n
tensiunea v. n plaja de variaie -0,7V...(VDD + 0,7V) a tensiunii v, curentul de
ncrcare-descrcare al condensatorului este generat de inversorul 1 i absorbit
de inversorul 2, i invers. Cnd v depete aceast gam, o parte din curentul
care trece prin condensator este deviat la mas sau la +VDD printr-una dintre
diodele de protecie de la intrarea inversorului 1; acest curent se poate neglija
dac R* >> R. Variaiile n timp ale tensiunii v sunt descrise de relaiile 4.36
(creterea) i 4.37 (descreterea); momentele de referin sunt cele n care se
produc salturile negative i respectiv pozitive.
v ( t ) = VOH + [Vtr1 ( 2VOH VOL )] e t / RC
(4.36)
v ( t ) = VOL + [Vtr1 + (VOH 2VOL )] e t / RC
(4.37)
Duratele t1 i t2 se calculeaz impunnd condiiile v(t1) = Vtr1 i v(t2) = Vtr1 n

relaiile 4.36 i respectiv 4.37.
322
t1 = RC ln
2VOH VOL Vtr1

VOH Vtr1
(4.38)
t 2 = RC ln
Vtr1 + VOH 2VOL

Vtr1 VOL
(4.39)
Perioada T = t1 + t2 i factorii de umplere 1 = t1/T, 2 = t2/T ale tensiunilor v1

i v2 sunt dependente de tensiunea de comutare Vtr1.
Modificrile n schema astabilului cu inversoare CMOS ilustrate n fig.4.91
permit blocarea funcionrii printr-o comand logic i reglarea independent
a duratelor t1 i t2.
Figura 4.91
De obicei, oscilatoarele se construiesc cu circuite logice speciale numite
triggere Schmitt. Simbolul grafic i caracteristica ideal de transfer n tensiune
ale unui trigger Schmitt inversor sunt desenate n fig.4.92.
Fig.4.92 Trigger Schmitt inversor

Circuitul are dou tensiuni de comutare, Vtr+ i Vtr-, corespunztoare creterii i
respectiv descreterii tensiunii de intrare Vin; diferena Vtr+ - Vtr- este numit
tensiune de histerezis.
Schema tipic de oscilator cu trigger Schmitt este reprezentat n fig.4.93.
Tensiunea de intrare tinde s devin egal cu cea de ieire. Dac curentul de
323
Fig.4.93 Oscilator cu trigger Schmitt

intrare al triggerului este neglijabil fa de curentul de ncrcare-descrcare al
condensatorului, atunci tensiunea Vin crete i scade n conformitate cu relaiile
4.40 i respectiv 4.41.
(4.40)
Vin ( t ) = VOH + (Vtr VOH ) e t / RC
Vin ( t ) = VOL + (Vtr + VOL ) e t / RC
(4.41)
Duratele t1 i t2 se calculeaz cu relaiile:
t1 = RC ln
VOH Vtr
VOH Vtr +
(4.42)
t 2 = RC ln
Vtr + VOL
Vtr VOL
(4.43)
Structura de baz utilizat la construirea triggerelor Schmitt cu

tranzistoare bipolare este reprezentat n fig.4.94. Dac tensiunea de intrare are
o valoare mic, apropiat de 0V, atunci tranzistorul Q1 se blocheaz iar Q2 se
Fig.4.94 Trigger Schmitt neinversor cu tranzistoare bipolare
324
satureaz; tensiunile de emitor i de ieire au valorile:
VE =
VCC VBE 2( sat ) VCC VCE 2( sat )

1
+
1,8V ; (4.44)
1
1
1
R1
R2
+
+
R1 R 2 R 3
Vout = VOL = VCE(sat) + VE = 1,9V.

Tensiunea de comutare Vtr+ este cea mai mic tensiune de intrare care determin
intrarea n conducie a tranzistorului Q1 i blocarea lui Q2:
Vtr+ = VE + VBE1(on) = 2,5V.
Pentru tensiuni de intrare mai mari dect acest prag se obine Vout = VOH = 5V.
Ct timp Q1 se afl n conducie iar Q2 este blocat,
VE = Vin - VBE1(on) sau VE = Vin - VBE1(sat) i VCE1 < VBE2(on).
Prin micorarea tensiunii de intrare se mrete VCE1; aceast tensiune atinge
valoarea VBE2(on) cnd Vin = Vtr- , fapt ce determin saturarea tranzistorului Q2 i
blocarea lui Q1:
V VBE1(on)
(4.45)
VCE1 = VCC ( R 1 + R 3 ) tr
= VBE 2(on) .
R1
Rezult
R1
(4.46)
Vtr = VBE1(on) +
( VCC VBE 2(on) ) 1,6V .
R1 + R 3
Inversorul TTL reprezentat n fig.4.95 este un trigger Schmitt care are
pragurile (tensiunile de comutare) Vtr+ = 1,4V i Vtr- = 1,1V.
Fig.4.95 Inversor TTL de tip trigger Schmitt
325
Dac n schema de mai sus se nlocuiete Q1 cu un tranzistor multiemitor, se

obine o poart NAND de tip trigger Schmitt.
Schema de baz a triggerului Schmitt cu tranzistoare MOS este desenat
n fig.4.96. Calculul tensiunilor de tranziie se va face n ipotezele urmtoare:
- toate tranzistoarele au aceeai tensiune de prag (n modul), VTn = *VTp* = VDD/3
i aceeai lungime a canalului L;
- W2 = W3 = 4W1 , W4 = W5 = 4W6 i W6 = 3,5W1.
Fig.4.96 Trigger Schmitt inversor CMOS

Dac Vin < VDD /3 atunci tranzistoarele M2 i M3 sunt blocate iar nodul de ieire
este conectat la +VDD prin M4 i M5 aflate n conducie, astfel c Vout = VOH =
VDD. Tranzistorul M6 este blocat iar M1 este polarizat n regiunea de saturaie a
curentului de dren deoarece VDS1 = VGS1 > VGS1 - VT1; curentul prin M1 este nul
ns nodul A se ncarc cu tensiunea
VA = Vout - VT1 = 2VDD /3.
Cnd Vin crete peste valoarea VDD /3 tranzistorul M2 intr n conducie, avnd
ca sarcin activ pe M1, iar tensiunea n nodul A scade; M2 funcioneaz n
regiunea de saturaie a curentului de dren ct timp
VA $ Vin - VDD /3.
(4.47)
Din egalitatea ID2 = ID1 se obine

4(Vin - VT2)2 = (Vout - VA - VT1)2 Y VA = 4VDD /3 - 2Vin.
(4.48)
Relaia 4.48 este valabil pn cnd tensiunea de intrare, n cretere, atinge

valoarea 5VDD/9 (acest rezultat se obine nlocuind valoarea tensiunii VA,
326
calculat cu relaia 4.48, n condiia 4.47); n acel moment tensiunea n nodul

A este egal cu 2VDD /9 iar tranzistorul M3 se afl la limita intrrii n conducie.
Depirea uoar a pragului 5VDD /9 de ctre Vin determin intrarea n conducie
a tranzistorului M3 i scderea tensiunii de ieire; M6 intr n conducie i l
blocheaz pe M4. Se obine Vout = VOL = 0V, nodul de ieire fiind conectat la
mas prin M3-M2.
Observaii:
1) n absena tranzistoarelor M1 i M6 circuitul este un inversor cu o
caracteristic static de transfer n tensiune simetric. O tensiune de intrare
egal cu VDD /2 determin o tensiune de ieire egal cu VDD /2.
2) nainte ca M3 s intre n conducie, tensiunea de ieire are valoarea VDD iar
VDS3 = Vout - VA = 7VDD /9. Cnd tensiunea de intrare trece cu puin peste pragul
5VDD /9 (> VDD /2), tensiunea de ieire scade brusc sub valoarea VDD /2 deoarece
M3 comut din blocare n regiunea de saturaie a curentului de dren i apoi,
dup blocarea tranzistorului M4, intr n regiunea liniar de funcionare.
Dup ce Vin depete valoarea 2VDD /3 tranzistorul M5 se blocheaz iar prin M6,
polarizat n regiunea de saturaie, tensiunea nodului B se fixeaz la valoarea
VB = Vout + *VT6* = VDD /3.
Micorarea tensiunii de intrare sub valoarea 2VDD /3 determin funcionarea
tranzistoarelor M5, M6 n regiunea de saturaie iar tensiunea n nodul B crete.
Din egalitatea ID5 = ID6 se obine
4(VDD - Vin - *VT5*)2 = (VB - Vout - *VT6*)2 Y VB = 5VDD /3 - 2Vin.
(4.49)
Ecuaia 4.49 este valabil ct timp VB # Vin + VDD /3, adic pn ce tensiunea de
intrare, n scdere, atinge valoarea 4VDD /9; n acel moment tensiunea n nodul
B devine 7VDD /9 iar tranzistorul M4 se afl la limita intrrii n conducie.
Depirea pragului 4VDD /9 de ctre Vin determin conducia n saturaie a
tranzistorului M4, creterea brusc a tensiunii de ieire peste valoarea VDD /2,
blocarea lui M6, intrarea n conducie a tranzistorului M1 i blocarea lui M3.
Nodul de ieire se conecteaz la VDD prin M4-M5.
Tensiunile de tranziie ale circuitului sunt Vtr+ = 5VDD /9 i Vtr- = 4VDD /9 iar
tensiunea de histerezis are valoarea VDD /9.
Tensiunile de tranziie ale circuitului din fig.4.96 depind de tensiunile de
prag i de dimensiunile tranzistoarelor.
Dac VTn = *VTp* = VT i W2 = W3 = 4W1 , W4 = W5 = 4W6, W6 = 3,5W1 atunci se
obin pragurile
Vtr+ = (VDD + 2VT)/3 i Vtr- = (2VDD - 2VT)/3.
(4.50)
Condiia de funcionare a circuitului din fig.4.96 n regim de trigger Schmitt

este Vtr+ > Vtr-, adic VT > VDD /4. n fig.4.97 sunt desenate caracteristicile statice
327
de transfer n tensiune corespunztoare urmtoarelor cazuri: VT = VDD /5, VT =

VDD/4 i VT = VDD /3. Valorile tensiunilor (Vtr+ , Vtr-) calculate cu relaiile 4.50
sunt (7VDD /15, 8VDD /15), (VDD /2, VDD /2) i respectiv (5VDD /9, 4VDD /9). n
primul caz Vtr+ i Vtr- nu sunt tensiuni de tranziie (praguri) ci puncte de frngere
n caracteristica de transfer n tensiune.
Consumul de putere n regim static este nul, indiferent de valoarea tensiunii de
prag VT ; puterea consumat n regim dinamic scade dac VT $ VDD /4.
Figura 4.97
Dac VTn = *VTp* = VT i W2 = W3 = W1 , W4 = W5 = W6, W6 = 3,5W1 atunci se
obin pragurile
Vtr+ = (VDD + VT)/2 i Vtr- = (VDD - VT)/2.
(4.51)
n acest caz circuitul funcioneaz ca trigger pentru orice valoare a tensiunii de

prag VT (evident, mai mic dect VDD).
Structura de baz a triggerului Schmitt CMOS se completeaz de obicei
cu un etaj de ieire, compus din buffere (inversoare), dup cum se arat n
fig.4.98. Tranzistoarele inversorului 2 au dimensiuni minime; acest inversor
accelereaz tranziiile tensiunii de la ieirea triggerului de baz.
Figura 4.98
Dimensiunile tranzistoarelor din schema desenat n fig.4.96 au o
influen mai mare asupra tensiunilor Vtr- i Vtr+ dect cea pe care o au tensiunile
328
de prag VTn i VTp. Acest lucru constituie un avantaj din punct de vedere practic,
deoarece modificarea tensiunilor de prag ale unor tranzistoare dintr-un circuit
CMOS complic procesul tehnologic.
Un simplu inversor CMOS (fig.4.49) cu sarcin capacitiv poate fi utilizat
ca trigger Schmitt. Pentru aceasta trebuie ndeplinit condiia
VTn + *VTp* > VDD.
(4.52)
Pragurile triggerului au valorile Vtr+ = VTn i Vtr- = VDD - *VTp*. Cnd tensiunea
de intrare a inversorului are o valoare cuprins n intervalul (Vtr- , Vtr+), ambele
tranzistoare se blocheaz; nivelul logic la ieire este pstrat de capacitatea de
sarcin a inversorului, la fel ca n funcionarea circuitelor dinamice.
Triggerele Schmitt pot fi utilizate ca celule de memorie. Ct timp
tensiunea de intrare se menine ntre pragurile Vtr- i Vtr+ , tensiunea de ieire nu
se modific; n cazul unui trigger neinversor nivelul logic la ieire este H sau
L dup cum ultima revenire a tensiunii de intrare n gama (Vtr- , Vtr+) s-a fcut
prin descretere, respectiv prin cretere. Controlul informaiei, adic
nscrierea, tergerea i memorarea se realizeaz cu ajutorul tensiunii de intrare
dup cum se arat n diagrama din fig.4.99.
Fig.4.99 Utilizarea triggerului Schmitt ca celul de memorie

1. S se implementeze cu circuite I2L standard funciile logice
combinaionale f(a, b, c) = ac + bc (MUX de dou ci) i g(a, b, c) = ar br c.
R e z o l v a r e:
Funciile logice elementare realizate de circuitele I2L sunt NOT i WAND;
expresiile logice prin care sunt definite funciile f i g trebuie rescrise utiliznd
numai aceste dou operaii. n general, implementarea expresiile logice de
forma produs de sume cu costuri minime este cea mai avantajoas att din
329
punct de vedere al ariei ocupate ct i al vitezei de operare.

Expresia logic sum de produse cu cost minim, corespunztoare
funciei f este
f = (a + c)(b + c) = ac b c .
Circuitul I2L care implementeaz funcia f este reprezentat n figura urmtoare.
Expresia logic sum de produse cu cost minim, corespunztoare

funciei g este
g = (a
+b
+ c)(a
+ b + c)(a + b
+ c)(a + b + c) = abc ab c abc ab c .
Circuitul I2L care implementeaz funcia g este reprezentat n figura de mai jos.
330
2. a) S se determine circuitul CMOS standard, alctuit dintr-un numr

minim de tranzistoare, care s realizeze funcia logic f = ad bcd.
b) S se dimensioneze tranzistoarele circuitului astfel nct tpLH max = tpHL max.
c) S se calculeze tensiunea de comutare (tranziie) a circuitului cnd la intrrile
a, d se menin constante valorile logice L, respectiv H iar intrrile b i c se
modific simultan din L n H.
R e z o l v a r e:
a) Implementarea direct a expresiei prin care s-a definit funcia f nu este
economic; schema la nivel de poart logic a acestui circuit este desenat n
figura urmtoare.
Fiecare poart logic cu i intrri conine 2i tranzistoare iar ntregul circuit

conine 16 tranzistoare. Timpul de propagare Tp cumuleaz ntrzierile prin trei
nivele de pori elementare.
Reprezentarea cea mai convenabil a funciei este f = (a + bc)d. Acestei expresii
logice i corespunde structura CMOS standard urmtoare.
Numrul minim de tranzistoare este 8; timpul de propagare al circuitului este
331
comparabil cu timpul de propagare al unei pori NAND3 deoarece n ambele

structuri exist ramuri de descrcare a capacitii de sarcin formate din trei
tranzistoare conectate n serie.
b) Se consider c toate tranzistoarele au aceeai lungime L a canalului.
Limile Wj, j = 28, se aleg n raport cu limea W1 a tranzistorului M1.
Descrcarea nodului de ieire se poate face n trei moduri i anume, prin M1-M2
sau prin M1-M3-M4 sau prin M1-[M2**(M3-M4)]. Dac se alege W2 = W1 atunci
grupul M1-M2 este echivalent cu un tranzistor care are dimensiunile W1 i 2L.
Impunnd acest lucru i grupului M1-M3-M4 rezult W3 = W4 = 2W1 (grupul de
tranzistoare M3-M4 este echivalent cu tranzistorul M2). n cazul cel mai
defavorabil, rezistena efectiv de descrcare a capacitii de sarcin are
valoarea Rn (max) = 2R1, R1 fiind rezistena efectiv dren-surs a tranzistorului
M1.
ncrcarea nodului de ieire se poate face n ase moduri i anume, prin M7 sau
prin M5-M8 sau prin M6-M8 sau prin M7**(M5-M8) sau prin M7**(M6-M8) sau
prin M7**[M8-(M5**M8)]; situaia cea mai defavorabil apare cnd ncrcarea
capacitii de sarcin se face prin M5-M8 sau prin M6-M8. Este convenabil s se
impun W5 = W6 = W8; grupurile serie M5-M8 i M6-M8 sunt echivalente fiecare
cu un tranzistor care are dimensiunile W8 i 2L. Limea optim a tranzistorului
M7 este W7 = W8 /2. Procednd astfel, rezistena efectiv maxim de ncrcare
a capacitii de sarcin are valoarea Rp (max) = 2R8, R8 fiind rezistena efectiv
dren-surs a tranzistorului M8.
Condiia tpLH max = tpHL max este echivalent cu Rp (max) = Rn (max), de unde
rezult R1 = R8 adic W8 = 3,5W1.
S-au obinut dimensiunile W2 = W1, W3 = W4 = 2W1, W5 = W6 = W8 = 3,5W1 i
W7 = 1,75W1.
c) n condiiile precizate de enunul problemei, tranzistoarele M2 i M7 sunt
blocate. Calculul tensiunii de tranziie a circuitului se poate face utiliznd
schemele simplificate din figura urmtoare; se consider c toate tranzistoarele
au aceeai tensiune de prag, adic VTn = *VTp* = VT < VDD /2.
Dac tensiunea de intrare Vin are valori mai mici dect VT atunci tensiunile din
nodurile A i B, determinate de M1 i respectiv M8 polarizate la maxim n
conducie, sunt VA = 0V i VB = VDD deoarece tranzistorul echivalent M3, 4 este
blocat iar M5, 6 este polarizat n conducie (regiunea liniar) i conecteaz ieirea
circuitului la +VDD.
Dac tensiunea de intrare Vin are valori mai mari dect VDD - VT atunci tensiunile
din nodurile A i B, determinate de M1 i respectiv M8 polarizate la maxim
n conducie, sunt VA = 0V i VB = VDD deoarece tranzistorul echivalent M5, 6
este blocat iar M3, 4 este polarizat n conducie (regiunea liniar) i conecteaz
ieirea circuitului la mas.
Cnd Vin crete de la valoarea VT la (VDD - VT), toate tranzistoarele (reprezentate
n schemele simplificate) se afl n conducie i ID8 = ID5, 6 = ID3, 4 = ID1; n
332
aceast gam de variaie a tensiunii de intrare se afl tensiunea de tranziie Vtr,

definit de relaia Vin = Vout.
Observaie: Prin reducerea limii tranzistorului M5, 6 din schema de mai sus la
jumtate se obine un circuit cu caracteristic static de transfer n tensiune
simetric, la care Vtr = VDD /2. n cazul de fa Vtr > VDD /2.
Dac Vin = Vtr atunci tranzistoarele M3, 4 i M5, 6 funcioneaz n regiunea de
saturaie a curentului de dren deoarece VGS(3, 4) = VDS(3, 4) i VSG(5, 6) = VSD(5, 6);
tranzistorul M1, avnd aceleai dimensiuni ca M3, 4 i find polarizat cu tensiunea
VGS1 = VDD > VGS(3, 4), funcioneaz n regiunea liniar a curentului de dren. De
asemenea, i tranzistorul M8 funcioneaz n regiunea liniar a curentului de
dren deoarece VSD8 = VDD - VB < VDD - Vout < VDD /2 < VSG8 = VDD. Din condiia
de egalitate a curenilor ID8 = ID5, 6 = ID3, 4 = ID1 rezult sistemul de ecuaii
2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VB - Vtr - VT)2 =
= (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2
n care tensiunile VA, VB i Vtr sunt necunoscutele. Din ecuaia
2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VDD - VT)VA - VA2
rezult VDD - VB = VA iar sistemul de ecuaii de mai sus este echivalent cu
2(VDD - VA - Vtr - VT)2 = (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2.
Fr a pierde din generalitate, se va rezova acest sistem de ecuaii considernd
c VDD = 5V i VT = 0,7V. Se obine
2(4,3 - VA - Vtr)2 = (Vtr - VA - 0,7)2 = 8,6VA - VA2,
333
cu soluia Vtr = 2,75V; VA = 17V - 6Vtr = 0,5V; VB = 5V - VA = 4,5V.
3. a) S se dimensioneze tranzistorul M1 din structura inversorului din

figura urmtoare, n raport cu M2, astfel nct s se obin VOL = 0,05VDD.
Tensiunea de prag a celor dou tranzistoare este VT = 0,7V.
b) S se determine caracteristica static de transfer n tensiune a inversorului i

tensiunea de comutare.
R e z o l v a r e:
a) Cnd Vin = H (VDD) i Vout = L = 0,05VDD, tranzistorul M1 funcioneaz n
regiunea liniar a curentului de dren; M2 funcioneaz permanent n regiunea
de saturaie deoarece VDS2 = VGS2 > VGS2 - VT. n regim static de funcionare
curenii ID1 i ID2 sunt egali:
(W1/L1)[2(Vin - VT)Vout - Vout2] = (W2/L2)(VDD - Vout - VT)2.
nlocuind n aceast relaie Vin = VDD = 5V i Vout = 0,05VDD = 0,25V se obine
condiia
W1/L1 8W2/L2.
Dac L1 = L2 atunci W1 8W2.
b) Pentru tensiuni de intrare mai mici dect VT tranzistorul M1 este blocat iar
la ieirea inversorului se obine tensiunea Vout = VDD - VT = 4,3V = VOH.
Depirea pragului VT de ctre tensiunea Vin determin intrarea n conducie a
tranzistorului M1 i micorarea tensiunii de ieire. Ct timp Vout > Vin - VT, M1
funcioneaz n regiunea de saturaie a curentului de dren iar caracteristica de
transfer n tensiune este descris de ecuaia
8(Vin - VT)2 = (VDD - Vout - VT)2 Y Vout - 2,82Vin + 6,27.
Aceast dependen dintre Vout i Vin este valabil numai pentru tensiuni de
intrare cuprinse n intervalul (0,7V; 1,82V). Tensiunea de comutare a
inversorului aparine acestui interval; impunnd condiia Vout = Vin n ecuaia de
mai sus rezult Vtr 1,64V.
Dac Vin crete peste valoarea 1,82V atunci tranzistorul M1 funcioneaz n
regiunea liniar iar caracteristica de transfer este descris de ecuaia
334
16(Vin - VT)Vout - 8Vout2 = (VDD - Vout - VT)2 Y Vin 0,56Vout + 1,15/Vout + 0,16.
Caracteristica static de transfer n tensiune este desenat n figura de mai jos.
4. S se implementeze cu circuite CMOS statice, utiliznd topologia

DCVSL, funcia logic f(a, b, c, d) definit prin tabela de adevr urmtoare.
Re z o l v a r e:
Grupnd zerourile funciei, se obine expresia produs de sume cu cost minim
f = (b + d
)(b
+ c + d)(a + b
+ c),
care se poate rescrie n forma
f = bd + bc d
+a
bc = bd + b(c d
+a
c).
Structura unui circuit care implementeaz funcia f i funcia complementar
f = (b + d
)(b
+ c + d)(a + b
+ c) = (b + d
)[b
+ (c + d)(a + c)]
n sunt
este reprezentat n figura urmtoare. Reelele de tranzistoare Bn i B
complementare din punct de vedere funcional dar i din punct de vedere
structural; reeaua B
n se deduce din Bn cu ajutorul dualismului serie-paralel i
335
invers. Circuitul conine 14 tranzistoare nMOS.
n din figura de mai sus nu conin pri identice care s poat fi

Blocurile Bn i B
utilizate n comun. n general, exist mai multe posibiliti de transformare
echivalent a reelei de tranzistoare B
n astfel nct aceasta s conin grupuri de
tranzistoare conectate i comandate la fel ca n reeaua Bn. n urma unor astfel
n rmn complementare din punct de vedere
de transformri blocurile Bn i B
funcional dar nu i structural; dualismul serie-paralel nu se mai aplic.
n are ca scop reducerea numrului de
Forarea prilor identice ntre Bn i B
tranzistoare utilizate pentru implementarea perechii de funcii (f, f ), adic
reducerea consumului de arie.
n acest sens, o expresie logic mai avantajoas pentru funcia f se obine prin
gruparea zerourile din tabela de adevr complementar, reprezentat mai jos:
+ b(cd + ac).
f = (b + d)(b
+c+d
)(a
+b
+ c) = b
d
+a
c); pot fi utilizate n comun
Aceast expresie se aseamn cu f = bd + b(c d
336
de ctre blocurile Bn i B
n 4 tranzistoare nMOS, dup cum se arat n figura
urmtoare, iar circuitul conine numai 10 tranzistoare nMOS.
5. a) S se determine valoarea maxim a rezistenei R astfel nct circuitul

din figura de mai jos s oscileze. Pragurile triggerului Schmitt inversor TTL
sunt Vtr+ = 1,4V i Vtr- = 1,1V.
b) S se calculeze perioada tensiunii Vout dac R = 390.
R e z o l v a r e:
a) Aceast schem este una tipic de oscilator cu trigger Schmitt (vezi
fig.4.93). n regim normal de funcionare tensiunea de intrare Vin crete pn la
337
1,4V i scade pn la 1,1V. Schemele simplificate de ncrcare i de descrcare

a condensatorului C sunt desenate n figura urmtoare.
Curentul de intrare al porii TTL se calculeaz cu relaia

I1 = (VCC - VBE(on) - Vin)/R1 = (4,3V - Vin)/4k.
Condensatorul C se descarc numai dac curentul I6, absorbit de tranzistorul Q6
saturat prin rezistorul R, este mai mare dect curentul I1:
(Vin - VCE6(sat))/R > (VCC - VBE(on) - Vin)/R1 Y R <
Vin 0,1
R1 .
4,3 Vin
n aceast relaie tensiunea de intrare Vin are valori n intervalul [1,1V; 1,4V].
Situaia cea mai defavorabil descrcrii condensatorului C apare cnd Vin =
1,1V; nlocuind aceast valoare n condiia de mai sus se obine Rmax < 952.
b) Cnd condensatorul C se ncarc, tranzistorul Q7 funcioneaz n saturaie.
Dac Q7 ar opera n regim activ normal atunci
I7 (VCC - VBE7(on) - VD3(on) - Vin)/R = (3,6V - Vin)/R,
VBC7 R9I7 = (3,6V - Vin )R9/R > 0,73V Y saturaie.
Condensatorul se ncarc de la valoarea iniial 1,1V ctre valoarea final 4,3V
prin R1**(R9 + R) = 460 (s-a neglijat tensiunea VCE7(sat) i curentul de baz al
tranzistorului Q7), cu constanta de timp = 460100nF = 46s:
Vin ( t ) = 4,3 + (11
, 4,3)e t / = 4,3 3,2e t / .
ncrcarea dureaz pn cnd Vin atinge pragul Vtr+ = 1,4V:

Vin(t1) = 1,4V Y t1 = ln(3,2/2,9) 4,5s.
n intervalul de timp t1 tensiunea de ieire crete uor, de la valoarea iniial
338
3,5V la valoarea 3,575V; aceste valori rezult din relaia

R
Vout = Vin +
( 4,3 Vin ) .
R + R9
Descrcarea condensatorului C se face de la valoarea iniial 1,4V ctre
valoarea final VCE6(sat) + 4,2R/(R + R1) 0,47V prin R**R1 = 355, cu
constanta de timp = 355100nF = 35,5s:
Vin ( t ) = 0,47 + (1,4 0,47)e t / = 0,47 + 0,93e t / .
Descrcarea dureaz pn cnd Vin atinge pragul Vtr- = 1,1V:

Vin(t2) = 1,1V Y t2 = ln(0,93/0,63) 13,8s.
Tensiunile Vin i Vout au perioade egale cu T = t1 + t2 = 18,3s. Variaiile n timp
ale acestora sunt reprezentate n figura urmtoare.
6. Circuitul din figura urmtoare este un trigger Schmitt NMOS.

Parametrii tranzistoarelor sunt W1 = W2 = W4 = W, W3 = 10W, VT1 = VT2 = VT3 =
+1V, VT4 = -2V; toate tranzistoarele au aceeai lungime a canalului L = W i
transconductana K. S se calculeze pragurile triggerului i s se deseneze
caracteristica static de transfer n tensiune.
R e z o l v a r e:
Tranzistorul M4 se afl n conducie pentru orice valoare a tensiunii de intrare
deoarece VGS4 = 0V > -2V.
Dac Vin = 0V, nodul A este conectat la mas prin M1 i M2 polarizate n
conducie; tranzistorul M3 este blocat iar nodul de ieire se conecteaz prin M4
339
la VDD (Vout = VOH = 5V). Creterea tensiunii de intrare determin creterea

tensiunii VA; tensiunea Vin este divizat de tranzistoarele M1 i M2.
Cnd tensiunea de intrare, n cretere, atinge pragul Vtr+ atunci VA = 1V i
tranzistorul M3 se afl la limita intrrii n conducie. n acest moment
tranzistorul M2 funcioneaz n regiunea liniar deoarece VDS2 = 1V < VGS2 - VT2
= 4V. Presupunnd c i M1 funcioneaz n regiunea liniar, din egalitatea
curenilor ID1 = ID2 se obine:
(VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2; Vout = 5V;
6(Vin - 1) - (Vin - 1)2 = 7;
Vin2 - 8Vin + 14 = 0 Y Vin 2,58V Y Vtr+ = 2,58V.
Ipoteza c M1 funcioneaz n regiunea liniar este adevrat:
VDS1 = 1,58V < VGS1 - VT1 = 3V.
Depirea uoar a pragului Vtr+ de ctre tensiunea de intrare determin
scderea brusc a tensiunii de ieire datorit reaciei pozitive dintre M2 i M3.
Intrarea n conducie a tranzistorului M3 determin o reducere a tensiunii Vout
care, fiind tensiune de comand pentru tranzistorul M2, determin o cretere a
rezistenei dren-surs2 i implicit o cretere a tensiunii din nodul A; prin
aceasta se accentueaz conducia tranzistorului M3 i reducerea curentului prin
M2 .a.m.d., pn cnd M2 se blocheaz iar VA devine egal cu Vin. Cu VA = Vin
2,58V, tranzistoarele M3 i M4 funcioneaz n regiunea liniar i respectiv n
regiunea de saturaie a curentului de dren (aceast ipotez se poate verifica
dup determinarea tensiunii de ieire). Din egalitatea ID3 = ID4 rezult:
10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2;
5Vout2 - 15,8Vout + 2 = 0 Y Vout = 0,13V.
Tensiunea de intrare cu valoare cuprins ntre 2,58V i 4V se transmite integral
nodului A; dac Vin crete peste 4V, tensiunea VA rmne blocat la 4V iar
340
tensiunea de ieire este soluia ecuaiei:

10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2;
5Vout2 - 30Vout + 2 = 0 Y Vout = VOL 0,06V.
Micornd tensiunea de intrare de la 5V la 4V, nivelul Vout = VOL = 0,06V se
pstreaz. Dac Vin coboar sub 4V atunci se micoreaz curentul prin M3
(deoarece VA = Vin) i crete tensiunea de la ieirea circuitului.
Tensiunea de la ieirea triggerului are valoarea 0,66V cnd Vin ajunge la 2,58V.
Cnd Vout atinge valoarea 1V, tranzistorul M2 se afl la limita intrrii n
conducie. Presupunnd c n acest moment M3 funcioneaz n saturaie, din
egalitatea ID3 = ID4 rezult:
5(VA - VT3)2 = (VGS4 - VT4)2/2 Y VA = 1,63V Y Vtr- = 1,63V.
Ipoteza c M3 funcioneaz n regiunea de saturaie este adevrat:
VDS3 = 1V > VGS3 - VT3 = 0,63V.
Dac tensiunea de intrare scade uor sub valoarea Vtr- atunci tensiunea de ieire
crete brusc la 5V deoarece M2 intr n conducie i reduce tensiunea VA,
curentul prin M3 se micoreaz, tensiunea de ieire crete, curentul prin M2
crete .a.m.d., pn cnd VA scade sub 1V iar tranzistorul M3 se blocheaz.
Valoarea la care ajunge tensiunea VA datorit acestei reacii pozitive se
determin din ecuaia urmtoare, n care Vin = 1,63V i Vout = 5V:
(VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2;
VA2 - 8VA + 5,2 = 0 Y VA = 0,71V.
S-a considerat c tranzistoarele M1 i M2 funcioneaz n regiunea liniar, ceea
ce se verific prin rezultatul obinut. Caracteristica static de transfer n
tensiune a circuitului este reprezentat n figura de mai jos.
341
7. Inversoarele din circuitul reprezentat n figura urmtoare sunt CMOS.

S se determine caracteristica static de transfer n tensiune Vout(Vin).
R e z o l v a r e:
Tensiunea din nodul A depinde de tensiunea de intrare Vin i de tensiunea din
nodul B, n conformitate cu relaia:
VA =
R2
R1
Vin +
VB .
R1 + R 2
R1 + R 2
Dac R1 + R2 are valori suficient de mari atunci, pentru orice valoare a tensiunii
de intrare, tensiunea VB are fie nivelul LOW 0V fie nivelul HIGH VDD.
Aplicnd la intrarea circuitului o tensiune suficient de mic (eventual negativ),
n nodurile A i B se obin tensiunile VA < Vtr1 i VB 0 iar Vout = VDD; Vtr1 este
tensiunea de comutare sau de tranziie a inversorului 1. n aceast situaie
VA =
R2
Vin .
R1 + R 2
Cnd tensiunea de intrare, n cretere, atinge nivelul Vtr+ atunci tensiunea VA

ajunge la valoarea Vtr1:
Vtr + = (1 +
R1
) Vtr1 .
R2
Depirea uoar a pragului de tensiune Vtr+ de la intrarea circuitului, determin

schimbarea nivelelor logice la ieirile celor dou inversoare (Vout = 0 i VB =
VDD) i o cretere brusc a tensiunii din nodul A de la Vtr1 la valoarea:
VA = Vtr1 +
R1
VDD .
R1 + R 2
Creterea n continuare a tensiunii Vin pn la valoarea VDD nu afecteaz nivelele

logice existente la ieirile inversoarelor.
342
Cnd tensiunea de intrare, n scdere, atinge nivelul Vtr- atunci tensiunea VA

ajunge din nou la valoarea Vtr1:
Vtr1 =
R2
R1
R
Vtr +
VDD Y Vtr = Vtr + 1 VDD .
R1 + R 2
R1 + R 2
R2
Depirea uoar a pragului Vtr- de ctre Vin determin Vout = VDD, VB = 0 i

scderea brusc a tensiunii din nodul A de la Vtr1 la valoarea:
VA = Vtr1
R1
VDD .
R1 + R 2
Scderea n continuare a tensiunii Vin pn la valoarea 0 nu afecteaz nivelele

logice existente la ieirile inversoarelor.
Caracteristica de transfer n tensiune a acestui trigger Schmitt este desenat n
figura de mai jos.
Tensiunea de histerezis VH nu depinde de parametrii inversoarelor, ceea ce

constituie un avantaj. Pragurile Vtr- i Vtr+ depind ns de tensiunea de comutare
a inversorului 1.
Dac Vtr1 <
R1
VDD , atunci tensiunea de prag Vtr- are o valoare negativ.
R1 + R 2
Dac Vtr1 = VDD /2 i R2 = 2R1, atunci caracteristica de transfer n tensiune este

simetric: Vtr+ = 3VDD /4, Vtr- = VDD /4 i VH = VDD /2.
Schema din enunul problemei poate fi modificat pentru a obine i alte
relaii de control asupra tensiunilor de prag dect cele determinate mai sus. Un
exemplu este prezentat n figura urmtoare; pentru simplitatea calculelor se
consider c dioda D este ideal (VD(on) = 0V).
La creterea tensiunii de intrare de la 0 ctre +VDD , dioda este blocat pn cnd
Vin atinge pragul Vtr+ = Vtr1; depirea uoar a acestei valori determin tranziia
LYH n nodul B, intrarea n conducie a diodei i creterea brusc a tensiunii
343
VA. La scderea tensiunii de intrare de la VDD ctre 0, dioda D se afl n

conducie pn cnd Vin atinge pragul
Vtr = Vtr1
R1
VDD .
R2
Depirea uoar a acestui prag determin tranziia HYL n nodul B, blocarea

diodei i scderea brusc a tensiunii VA.
8. S se reprezinte grafic variaia n timp a tensiunii Vout generate de

circuitul din figura urmtoare, considernd c R1C1 = 5R2C2 >> tp (timpul de
propagare al unei pori). Toate porile logice sunt CMOS i au aceeai tensiune
de comutare Vtr = VDD /2; se aproximeaz nivelele logice L i H de la ieirile
porilor cu 0 i respectiv cu VDD. Rezistenele de limitare a curenilor prin
diodele de protecie de la intrrile inversorului 1 i a porii NAND2 sunt mult
mai mari dect R1 i respectiv R2.
R e z o l v a r e:
Circuitul este format din dou astabile. Tensiunea periodic v1 generat de
astabilul compus din inversoarele 1 i 2 reprezint comanda de autorizare
pentru astabilul realizat cu porile 3 i 4. Factorul de umplere i perioada
tensiunii dreptunghiulare v1, calculate cu ajutorul relaiilor 4.38-4.39, sunt 1 =
1/2 i respectiv T1 = 2R1C1ln3. Autorizarea i blocarea astabilului care
genereaz tensiunea Vout se realizeaz alternativ, pe intervale de timp egale cu
344
R1C1ln3. Ct timp v1 = L, se obine Vout = L. Imediat dup ce are loc tranziia

HYL a tensiunii Vout, cauzat de tranziia HYL a tensiunii v1 (vezi fig.4.90), este
posibil ca v2 s ajung la valoarea minim -VDD /2. Durata R1C1ln3 n care v1 se
menine la nivelul L este suficient de mare pentru ca tensiunea v2 s creasc de
la valoarea -VDD /2 pn la +VDD:
v 2 ( t ) = VDD 1,5VDD e t / , = R 2 C 2 ;
v 2 ( R 1C1ln3) = VDD 1,5VDD e 5ln3 VDD - 0,006VDD VDD.
Astfel, n momentul tranziiei LYH a tensiunii v1, tensiunea v2 are valoarea

+VDD. n continuare, pe un interval de timp egal cu R1C1ln3, tensiunile v2 i Vout
se modific dup cum se arat n figura de mai jos.
Variaia n timp a tensiunii v2 este descris, pe poriuni, cu relaii de forma
v 2 ( t ) = V final + (Vinitial V final ) e t / , = R 2 C 2 .
345
De exemplu, pentru primul segment de exponenial Viniial = 2VDD i Vfinal =

0; n momentul t1 tensiunea v2 atinge valoarea Vtr = VDD/2 i se declaneaz
tranziiile la ieirile porilor 3 i 4. Tranziiile tensiunii de la ieirea porii 4 se
transmit integral prin condensatorul C2 n tensiunea v2.
Duratele t1, t2 i t3 ale impulsurilor de tensiune generate la ieirea circuitului au
valorile R2C2ln4, R2C2ln3 i respectiv R2C2ln(4/3).
9. a) La intrarea circuitului reprezentat n figura urmtoare, denumit

monostabil, se aplic un impuls de tensiune HIGH cu durata . Porile 1 i 2
sunt CMOS, au timpul de propagare tp i tensiunea de comutare Vtr = VDD /2. S
se determine rspunsul Vout n funcie de ; se consider c RC >> tp.
b) S se determine rspunsul monostabilului la dou impulsuri de comand

succesive, fiecare avnd durata 0 (2tp; 0,7RC). Al doilea impuls de comand
se aplic dup un interval de timp fa de sfritul primului impuls.
R e z o l v a r e:
a) Dac tensiunea de intrare se menine la nivelul L orict de mult timp,
atunci i Vout = L; aceasta este starea stabil a circuitului. Cu Vin = L, nivelul
tensiunii de ieire este H dac i numai dac v > Vtr; aceast stare este ns
instabil deoarece v tinde exponenial la 0. Circuitul trece din starea stabil
n starea instabil dac impulsul aplicat la intrare are energie suficient, adic
are o durat $ 2tp.
n figura urmtoare sunt reprezentate variaiile n timp ale tensiunilor Vout i v
declanate de un impuls cu durata 0 (2tp; 0,7RC). Salturile tensiunii Vout se
transmit prin condensatorul C n nodul v. Scderea tensiunii v de la valoarea
iniial VDD ctre valoarea final 0 este descris de relaia
v ( t ) = VDD e t / RC .
Revenirea circuitului napoi n starea stabil are loc atunci cnd v atinge
valoarea Vtr1. Durata strii instabile nu depinde de durata impulsului de
346
comand ci numai de raportul Vtr /VDD i de componentele R, C; n cazul

particular Vtr1 = VDD /2 se obine T = RCln2 0,7RC.
Dac > 0,7RC atunci T = ; tensiunea v scade sub valoarea Vtr1 n intervalul
de timp iar cnd are loc tranziia HYL a tensiunii de ieire, v depete nivelul
Vtr - VDD. Cea mai mic valoare posibil a tensiunii v este -VDD.
Rezistorul R* limiteaz curentul prin diodele circuitului de protecie de la
intrarea porii 1; valoarea acestui curent nu trebuie s depeasc 10 mA.
Revenirea tensiunii v la 0 de la valorile negative se face exponenial, cu
constanta de timp R*C; din acest punct de vedere este de dorit ca R* s aib o
valoare ct mai mic.
b) Dac 2 + < 0,7RC atunci rspunsul monostabilului este identic cu cel
reprezentat n figura de mai sus; altfel spus, al doilea impuls de comand nu are
nici un efect asupra impulsului generat la ieirea circuitului.
Dac + < 0,7RC < 2 + atunci se genereaz un singur impuls de ieire, cu
durata T = 2 + .
Dac + > 0,7RC, adic cel de-al doilea impuls de comand se aplic dup
ce monostabilul a revenit n starea stabil, atunci rspunsul este format din dou
impulsuri. Sunt posibile dou situaii:
- intervalul de timp dintre impulsurile de comand este suficient de mare astfel
nct v = 0 n momentul aplicrii celui de-al doilea impuls;
n acest caz monostabilul rspunde n mod identic la cele dou comenzi, adic
cu cte un impuls de durat T = 0,7RC.
347
- al doilea impuls de comand se aplic imediat dup revenirea monostabilului

n starea stabil, cnd tensiunea v are o valoare negativ.
Aceast situaie este reprezentat grafic n figura de mai jos. La primul impuls
de comand monostabilul genereaz un impuls cu durata T1 = 0,7RC; al doilea
impuls generat are o durat T2 < 0,7RC dependent de , , R, R*, C i de
raportul Vtr /VDD.
10. n figura urmtoare este reprezentat caracteristica ID(VDS) a unui

tranzistor nMOS cu canal indus, polarizat cu tensiunea maxim VGS = VDD.
Rezistena efectiv dren-surs se aproximeaz cu relaia standard
Rn = 0,5(VA/IA + VB/IB).
348
Punctele A i B de pe caracteristica ID(VDS) sunt situate n regiunea de saturaie

a curentului de dren i respectiv la mijlocul regiunii liniare.
S se determine rezistenele dren-surs Rn i Rp ale tranzistoarelor cu canal n
i respectiv p, considernd VDD = +5V; W/L = 1,5; Kn = 73A/V2; VTn = 0,7V;
Kp = 21A/V2; VTp = -0,8V.
R e z o l v a r e:
Curenii IA i IB au expresiile urmtoare:
IA =
3 W
1 W
K ' (VDD VT ) 2 , I B = K ' (VDD VT ) 2 .
L
8
L
2
Formula de aproximare a rezistenei dren-surs devine:

R=
5V 2 VT
1
.
DD
3K ' (W / L ) (VDD VT ) 2
Se obin rezultatele Rn 5,8L/W [k] 3,9k i Rp 21L/W [k] 14k.

Aceste rezistene se mresc dac se reduce tensiunea de alimentare; de exemplu,
dac VDD = +3,3V atunci Rn 10,2L/W [k] i Rp 37,8L/W [k].
11. Circuitul desenat n figura urmtoare, compus din 3 inversoare CMOS

conectate n serie, are ca sarcin 2 intrri TTL-LS. Se consider c:
- WLgox /tox = 0,8fF (adic 0,810-15F), unde W i L reprezint dimensiunile
minime ale unui tranzistor MOS;
- Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V;
- capacitatea unei intrri TTL-LS este de 5pF.
a) S se calculeze tensiunea VOL de la ieirea lanului de inversoare.

Dimensiunile celor 6 tranzistoare MOS sunt indicate n figur; de exemplu, 5/2
nseamn o lime egal cu 5W i o lungime egal cu 2L.
b) Utiliznd modelul RC al inversorului CMOS (vezi fig.4.52), s se determine
timpii de propagare tpLH i tpHL de la nodul Vin la nodul Vout.
349
c) S se recalculeze tpLH i tpHL, considernd c inversorul 3 este comandat direct

de ctre inversorul 1.
R e z o l v a r e:
a) Schema simplificat pentru calculul tensiunii VOL, n regim de funcionare
static, este desenat n figura de mai jos. Tranzistorul nMOS din inversorul 3
funcioneaz n regiunea liniar.
0,07320/3(4,3VOL - 0,5VOL2) = 2(4,6 - VOL)/20;

VOL2 - 9VOL + 1,89 = 0 Y VOL = 0,21V.
b) Rezistenele efective dren-surs ale tranzistoarelor celor 3 inversoare
CMOS, calculate cu relaiile Rn = 5,8L/W [k] i Rp = 21L/W [k], au
valorile:
Rn1 = 3,86k, Rn2 = 2,32k, Rn3 = 0,87k,
Rp1 = 7k, Rp2 = 2,8k i Rp3 = 2,1k.
Sarcinile capacitive parazite cu care sunt ncrcate inversoarele sunt:
C1 = 62,4fF, C2 = 212fF i C3 = 10,12pF.
Utiliznd relaiile 4.23, se obin urmtoarele valori pentru timpii de propagare:
tpLH1 = Rp1C1 = 436,8ps, tpHL1 = Rn1C1 = 240,8ps,
tpLH2 = Rp2C2 = 593,6ps, tpHL2 = Rn2C2 = 491,8ps,
tpLH3 (Rp3**10k)C3 = 17,563ns, tpHL3 = Rn3C3 = 8,804ns,
tpLH = tpLH1 + tpHL2 + tpLH3 18,5ns, tpHL = tpHL1 + tpLH2 + tpHL3 9,6ns,
tp = 0,5(tpLH + tpHL) 14ns.
c) Sarcina capacitiv i timpii de propagare ai inversorului 1 sunt:
C1* = (18 + 1,5150)0,8fF = 194,4fF,
tpLH1 = Rp1C1* = 1,360ns, tpHL1 = Rn1C1* = 0,75ns.
350
Rezult tpLH = tpHL1 + tpLH3 18,3ns, tpHL = tpLH1 + tpHL3 10,2ns, tp = 14,25ns.
Prin eliminarea inversorului 2 s-a obinut o cretere nesemnificativ a timpului
de propagare tp, de la 14ns la 14,25ns.

1. S se implementeze sumatorul elementar de 1 bit: a) cu circuite I2L,
b) cu circuite CMOS, utiliznd topologia DCVSL.
2. a) S se determine funcia logic F(a, b, c, d, e) realizat de circuitul

din figura urmtoare.
b) S se calculeze tensiunea de comutare a circuitului cnd variabilele b i d se

menin constante, la nivelele logice H i respectiv L, iar variabilele ace se
modific din LLL n HHH.
c) S se calculeze, utiliznd modelul RC, timpii de propagare asociai cu
tranziiile abcde = LLLLL Y HHHHH Y LHLHHH.
Se consider Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V i
WLgox/tox = 0,8fF, unde W i L reprezint dimensiunile minime ale unui
tranzistor MOS.
351
3. S se dimensioneze tranzistoarele super bufferului nMOS reprezentat

n fig.4.83 i s se determine caracteristica static de transfer n tensiune,
considernd Kn = 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V; VDD = 5V.
4. Circuitul din figura de mai jos este un astabil cu inversoare CMOS,
alimentate cu VDD = +5V. S se determine perioada de oscilaie i s se
reprezinte grafic variaiile n timp ale tensiunilor v1, v2, v3, v4, considernd Kn
= 73A/V2; VTn = 0,7V; Kp = 21A/V2; VTp = -0,8V; (W/L)p = 4(W/L)n = 10;
VD(on) = 0,7V.
5. a) S se calculeze pragurile i tensiunea de histerezis ale triggerului

Schmitt din figura urmtoare n funcie de rezistena R.
b) S se determine valoarea rezistenei R la care se anuleaz tensiunea de

histerezis.
c) S se reprezinte grafic caracteristica de transfer Vout(Vin) pentru o valoare a
rezistenei R mai mare dect cea determinat la punctul b.
d) S se repete punctele a, b, c considernd c R este conectat n emitorul
tranzistorului Q2.
6. S se calculeze pragurile triggerului Schmitt TTL reprezentat n

fig.4.95; s se repete aceste calcule presupunnd c scurtcircuitul dintre baza
352
i colectorul tranzistorului Q1 nu este realizat.
7. Poarta XOR i inversorul din circuitul reprezentat n figura urmtoare

sunt CMOS; caracteristica static de transfer n tensiune a inversorului este
simetric. La intrarea circuitului se aplic o tensiune dreptunghiular cu
perioada T i factorul de umplere . S se determine rspunsul Vout(t) n funcie
de T, i constanta de timp RC; se consider c T i produsul RC au valori mult
mai mari dect timpii de propagare ai celor dou pori logice.
8. a) La intrarea unui inversor cu tensiunea de comutare egal cu VDD/2

se aplic tensiunea reprezentat n diagrama de mai jos. S se determine
rspunsul inversorului, neglijnd timpul de propagare tp.
b) Oscilaiile din tensiunea de comand Vin, care apar imediat dup ce au loc
tranziiile LYH i HYL, sunt nedorite; aceste oscilaii pot s fie filtrate cu
ajutorul unui inversor de tip trigger Schmitt. Cunoscnd amplitudinea
oscilaiilor, s se precizeze valorile pragurilor triggerului astfel nct rspunsul
acestuia s nu conin erori.
353
Cap.5 TESTAREA CIRCUITELOR COMBINAIONALE
Fiecare operaie dintr-un flux tehnologic de fabricare a circuitelor

integrate, de la creterea siliciului sau a altui substrat semiconductor i pn la
ncapsulare, are un anumit grad de imperfeciune. Eficiena economic a
fabricaiei este cu att mai mare, i respectiv costul unui circuit este cu att mai
mic, cu ct randamentul global este mai mare; randamentul reprezint raportul
dintre numrul de produse bune i numrul total de produse prelucrate. n cazul
tehnologiilor avansate, care includ procese neconvenionale mai puin
maturizate, randamentul este mic. Pe msur ce gradul de control al unei
tehnologii crete, factorii generatori de chip-uri nefuncionale sau de plachete
ntregi cu chip-uri nefuncionale sunt fie eliminai, fie minimizai, iar
randamentul crete.
Chiar i n cazul n care dificultile de fabricare sunt depite, adic toi
parametrii tehnologici i electrici se ncadreaz n domeniul specificat i
garantat de tehnologie, pot s apar plachete cu chip-uri defecte sau loturi de
plachete defecte. Astfel de erori se datoreaz faptului c n proiectare s-au omis
abaterile normale ale parametrilor de proces n jurul valorilor nominale i
corelaiile dintre variaiile unor parametri. Cu ct un sistem electronic este mai
sensibil la variaiile normale ale procesului tehnologic, cu att randamentul este
mai mic. Circuite cu arii i complexiti egale pot s aib randamente diferite
datorit sensibilitilor diferite la variaiile procesului. Creterea randamentului
necesit un efort comun din partea proiectantului i a tehnologului; primul
identific parametrii la care circuitul este sensibil iar al doilea optimizeaz att
valorile nominale ct i domeniile de variaie ai parametrilor respectivi.
Comportarea sistemelor proiectate trebuie simulat n condiiile cele mai
defavorabile, adic pentru toate combinaiile critice de valori limit ale
parametrilor tehnologici. De exemplu, n cazul circuitelor MOS tensiunea de
prag VT i lungimea canalului L sunt doi parametri tehnologici de baz care
influeneaz viteza de operare i puterea disipat; combinaia VT max, Lmax este
critic pentru viteza de operare iar combinaia VT min, Lmin este critic pentru
puterea disipat.
Validarea unui proiect i trecerea la producia de serie se face numai dup
procesarea unui numr suficient de loturi de plachete i obinerea unui
randament satisfctor i stabil.
354
Cap.5 Testarea circuitelor combinaionale
Imediat dup fabricare, circuitele integrate sunt supuse unor condiii de

funcionare severe care accelereaz mecanismele de defectare. Aceast operaie
poart denumirea burn-in i are rolul de a fora defectarea circuitelor mai puin
fiabile cum ar fi acelea care conin guri n oxid, contaminri, fisuri,
scurtcircuite pariale, suduri imperfecte etc.
Identificarea chip-urilor defecte este o operaie care crete n dificultate pe
msur ce procesul de fabricare se apropie de faza final deoarece pe de o parte
complexitatea chip-urilor crete iar pe de alt parte, dup ncapsulare, accesul
n interiorul chip-urilor se poate face numai prin intermediul pinilor.
O schem general de verificare sau de testare a circuitelor integrate
digitale, dup operaia burn-in sau dup o anumit durat de exploatare, este
ilustrat n fig.5.1.
Fig.5.1 Schem convenional de testare a circuitelor logice

Blocul de alimentare asigur tensiunile necesare funcionrii circuitului sub test
(CST) n conformitate cu specificaiile de proiectare. De asemenea, acest bloc
msoar puterea static i puterea dinamic consumat; dac valorile acestor doi
parametri sunt mai mari dect cele maxime admise, atunci n CST exist defecte
fizice i/sau erori de proiectare.
Generatorul de teste furnizeaz stimulii sau testele electrice care s exerseze ct
mai bine toate modurile de operare i/sau funciile logice implementate de ctre
circuitul supus verificrii. Un test reprezint o combinaie de n bii care se
menine temporar la cei n pini de intrare ai CST. Frecvena de schimbare a
testelor nu trebuie s depeasc viteza maxim de operare a CST. Rspunsul
CST la fiecare test este comparat bit cu bit cu rspunsul corect, determinat n
etapele de simulare ale proiectrii i stocat de obicei ntr-un circuit de memorie.
355
Generatorul de rspunsuri corecte funcioneaz sincronizat cu generatorul de

teste. Comparatorul detecteaz orice neconcordan dintre rspunsurile CST i
rspunsurile corecte. Dac se ntmpl acest lucru nseamn c n CST exist
cel puin un defect fizic; altfel, dac toate rspunsurile CST la testele aplicate
coincid cu cele corecte, nu se poate garanta c CST este bun ci doar c este
bun cu o anumit probabilitate sau cu un anumit nivel de ncredere. Aceast
probabilitate este cu att mai mare cu ct CST este mai bine exersat sau
stimulat.
Testarea circuitelor logice combinaionale este considerabil mai simpl
dect a celor secveniale. O testare aproape complet a unui circuit
combinaional cu n pini de intrare (denumii n continuare i intrri primare)
este testarea exhaustiv; aceasta const n aplicarea tuturor testelor distincte,
adic 2n combinaii de n bii. Nivelul de ncredere n rezultatul testrii
exhaustive se apropie de 100%.
Observaie: Anumite defecte fizice, cum ar fi scurtcircuitele ntre conexiuni pe
care se propag semnale logice, creeaz bucle de reacie nedorite care determin
modificri eseniale n funcionarea circuitelor combinaionale, cum ar fi
apariia oscilaiilor i/sau memorarea unor valori logice interne. Funcia de
memorare este specific circuitelor secveniale. Valorile memorate influeneaz
n general rspunsurile. Detecia defectelor care creeaz bucle de reacie
necesit o anumit ordine de aplicare a testelor i eventual repetarea unor teste,
ceea ce nseamn c nu este garantat prin testare exhaustiv. Acest lucru
justific faptul c testarea exhaustiv a unui circuit combinaional nu este
complet ci aproape complet.
Generatoarele de teste exhaustive sunt circuite relativ simple i pot s furnizeze
testele cu o frecven care se poate regla uor, de la valori relativ mici pn la
frecvena maxim de operare a CST. Un alt avantaj al testrii exhaustive este
posibilitatea de utilizare a unor modele funcionale pentru CST, mult mai
simple n comparaie cu modelele structurale. Testarea exhaustiv nu este ns
practic n cazul circuitelor care au un numr mare de intrri primare deoarece
att durata de testare ct i capacitatea memoriei generatorului de rspunsuri
corecte pot fi exagerat de mari. De exemplu, considernd c testele se aplic cu
o frecven de 100 MHz (adic 100 milioane de teste pe secund) iar numrul
de intrri primare n = 10; 20; 30; 40; 50; 60; 70; 80, atunci durata testrii
exhaustive, calculat cu relaia Texhaustiv = 2n/108 secunde, este: 10,24s;
10,48ms; 10,73s; 3,05 ore; 130,3 zile; 365,6 ani; 374.363 ani i respectiv
383.347.862 ani. Un numr de teste de ordinul 230 . 109 (un miliard) poate fi
considerat rezonabil din punct de vedere al duratei de aplicare ns capacitatea
memoriei necesare pentru stocarea rspunsurilor corecte este relativ mare.
n general, circuitele digitale care au complexitate foarte mare nu pot fi
testate complet. Totui, multe circuite utilizate n practic pot fi testate cu un
nivel de ncredere apropiat de 100% utiliznd un numr mic sau foarte mic de
356
teste n comparaie cu 2n; determinarea acestor teste implic ns un efort de

calcul considerabil.
Problema testrii trebuie pus ct mai devreme n procesul de proiectare a
circuitelor digitale, nainte s se obin structura la nivel de poart logic sau
la nivel de tranzistor, adic nainte de sinteza logic. Dificultile legate de
testarea unui sistem digital sunt mai uor de observat ntr-o reprezentare la nivel
de blocuri funcionale; o astfel de arhitectur sau schem bloc poate fi
modificat astfel nct s devin mai testabil.
n paragrafele urmtoare sunt prezentate metode de cutare a seturilor de teste
cu nivele de ncredere ct mai mari, cunoscnd fie un model funcional, fie un
model structural al CST.
5.1 Testarea bazat pe modele funcionale

Testarea exhaustiv a circuitelor combinaionale are la baz modele
funcionale (cum ar fi tabelele de adevr) i este total independent de modul
de implementare, adic de structur. O form de testare asemntoare cu cea
exhaustiv, numit testare pseudo-exhaustiv, poate fi realizat utiliznd un
numr de teste mult mai mic dect 2n, n fiind numrul de intrri primare; nivelul
de ncredere n rezultatele testrii rmne apropiat de 100%. Un exemplu de
circuit combinaional care poate fi testat pseudo-exhaustiv este ilustrat n
fig.5.2.
Figura 5.2
357
Circuitul combinaional din fig.5.2a are 50 de intrri primare. Testarea

exhaustiv se realizeaz cu 250 de teste i dureaz aproximativ 130 de zile, n
ipoteza c rata de aplicare a testelor este 108 teste/secund. Circuitul
implementeaz 10 funcii, notate f1, f2, ... i f10, care ns nu depind de toate cele
50 de variabile de intrare ci numai de cte un set format din 5 variabile i
anume {a1, b1, c1, d1, e1}, {a2, b2, c2, d2, e2}, ..., i respectiv {a10, b10, c10, d10,
e10}. Aceast informaie structural suplimentar permite testarea n paralel a
celor 10 funcii utiliznd numai 5 semnale de test a, b, c, d, e aa cum se indic
n fig.5.2b; intrrile a1 a10 sunt controlate pe durata testrii de semnalul de test
a, b1 b10 sunt controlate de b, .a.m.d. Aplicnd toate cele 32 de combinaii
distincte de 5 bii la intrrile a, b, c, d, e se realizeaz o testare exhaustiv a
funciilor f1 f10. Deoarece blocurile care implementeaz aceste funcii nu au
pri comune, ncrederea n rezultatul testrii pseudo-exhaustive este egal cu
ncrederea n rezultatul testrii exhaustive; reducerea duratei de testare de la 130
de zile la cteva s este foarte mare.
Testarea pseudo-exhaustiv poate fi aplicat i n cazul n care funciile
implementate de ctre un circuit au pri comune; aceasta este situaia cea mai
frecvent ntlnit n practic. Un exemplu, dar la o scar mai mic, este
prezentat n fig.5.3.
Figura 5.3
Circuitul combinaional din fig.5.3a are 7 intrri primare i 5 ieiri primare;
acestea din urm sunt funcii logice care depind de variabilele indicate n
paranteze. Testarea exhaustiv a circuitului se realizeaz cu 27 = 128 teste. Un
set de teste T este pseudo-exhaustiv dac conine subseturile TF, TG, TH, TK i TP,
nu neaprat disjuncte, care s stimuleze exhaustiv funciile F, G, H, K i
respectiv P. Ca i n exemplul anterior, trebuie identificate grupurile de intrri
care pot fi conectate mpreun pe durata testrii. Dou variabile de intrare nu
pot fi substituite printr-un acelai semnal de test dac exist cel puin o ieire
care depinde de acestea. De exemplu, dac intrrile b i d ar fi legate mpreun
358
pe durata testrii atunci funciile G i K nu ar putea fi exersate cu toate

combinaiile de 3 bii de intrare. n fig.5.3b este ilustrat o soluie de grupare
a intrrilor primare pe durata testrii. Nici una dintre funciile F, G, H, K i P
nu depinde de variabilele a i f, sau b i e, sau c i d. Gruparea intrrilor
primare, echivalent cu determinarea semnalelor de test, nu are n general
soluie unic; o alt posibilitate de grupare a intrrilor circuitului din fig.5.3a
este (a,g), (b,c), (d,e) i f. Numrul minim de semnale de test este 4 (x, y, z i g
n fig.5.3b). Dac se aplic toate cele 16 combinaii de 4 bii la aceste intrri de
test, atunci se realizeaz o testare pseudo-exhaustiv; deoarece funciile F, G,
H, K i P au pri comune, ncrederea n rezultatul testrii este mai mic n
comparaie cu testarea exhaustiv, realizat cu 128 de teste, dar rmne
apropiat de 100%.
Fie m numrul minim de semnale de test cu care se poate testa pseudoexhaustiv un circuit combinaional i j numrul cel mai mare de variabile de
intrare de care depinde una dintre funciile implementate; ntotdeauna m $ j.
Dac m = n sau j = n, unde n este numrul de intrri primare, atunci testarea
pseudo-exhaustiv degenereaz n testare exhaustiv.
Dac m = j < n atunci testarea pseudo-exhaustiv se realizeaz cu o
concuren maxim i dureaz de 2n - m ori mai puin dect testarea exhaustiv;
numrul de teste necesare este 2m.
Dac n > m > j atunci testarea pseudo-exhaustiv se poate realiza cu un numr
de teste mai mic dect 2m; exemplul din fig.5.3 face parte din aceast categorie
(n = 7, m = 4, j = 3). Din cele 2m combinaii de m bii sau vectori mdimensionali, care definesc un spaiu vectorial cu dimensiunea m, trebuie
selectai numai aceia care acoper toate subspaiile cu dimensiunea j. Aceast
problem se rezolv cu ajutorul urmtoarelor dou teoreme.
Teorema 5.1: Un set de vectori binari m-dimensionali acoper toate subspaiile
cu dimensiunea j < m dac conine toi vectorii care au gradele w, determinate
cu relaia
w modulo(m-j+1) = r, 0 # w # m
(5.1)
unde r este un numr natural ales n mod arbitrar din mulimea {0, 1, 2, ..., m-j}.
Gradul w (weight) al unui vector binar m-dimensional reprezint numrul de bii
egali cu 1 (HIGH) i are o valoare cuprins ntre 0 i m.
Teorema 5.2: Un set de vectori m-dimensionali selectai n conformitate cu
teorema 5.1 este optim ca numr dac se alege r # j sau r = m-j.
n cazul circuitului din fig.5.3 numrul r poate s aib valorile 0 i 1 deoarece
m-j = 1 iar mulimile de teste corespunztoare acestor dou valori sunt optime.
Soluiile ecuaiei w modulo 2 = 0 sunt w = 0, 2, 4 iar setul care conine testele
xyzg cu aceste grade este T0 = {0000, 0011, 0101, 0110, 1001, 1010, 1100,
1111}.
359
Soluiile ecuaiei w modulo 2 = 1 sunt w = 1, 3 iar setul care conine testele xyzg
cu aceste grade este T1 = {0001, 0010, 0100, 1000, 0111, 1011, 1101, 1110}.
Se poate verifica faptul c ambele mulimi de teste T0 i T1 acoper subspaiile
vectoriale xyz, xyg, xzg i respectiv yzg. Circuitul din fig.5.3 poate fi testat
pseudo-exhaustiv utiliznd fie setul T0 fie setul T1.
Testarea pseudo-exhaustiv este foarte potrivit pentru circuitele care au
o structur obinut prin interconectarea dup aceleai reguli a unor celule
identice; din aceast categorie de circuite fac parte sumatoarele/scztoarele cu
transport/mprumut succesiv i multiplicatoarele combinaionale.
Un sumator cu transport succesiv poate fi testat pseudo-exhaustiv cu numai 8
teste, indiferent de numrul de celule elementare. Fr a pierde din generalitate,
s-a considerat un numr par de celule n. Testele sunt indicate n fig.5.4.
Fig.5.4 Testarea pseudo-exhaustiv a sumatorului cu transport succesiv
360
Un test reprezint o combinaie de n+1 bii, t = c0 x0 y0 x1 y1 ... xn-1 yn-1. Testele t1,
t2 i t3 stimuleaz toate sumatoarele elementare, n paralel, cu 3 din cele 8
combinaii de intrare, anume 000, 001 i respectiv 010; n fiecare din aceste
teste transporturile dintre celule au valoarea 0. Testele t4 i t5 stimuleaz celulele
din rangurile pare cu 011 i respectiv cu 100 iar pe cele din rangurile impare cu
100 i respectiv 011. Testele t6, t7 i t8 stimuleaz toate celulele, n paralel, cu
combinaiile 101, 110 i respectiv 111; n fiecare din aceste 3 teste
transporturile dintre celule au valoarea 1.
Determinarea unui set de teste pseudo-exhaustiv implic un efort de calcul
relativ mic i se bazeaz pe modele funcionale ale circuitelor; sunt necesare
ns i unele detalii structurale. Nivelul de ncredere n rezultatul testrii este n
general mare dar nu poate fi apreciat cantitativ. Aceast evaluare poate fi fcut
numai dup sinteza logic, adic dup determinarea structurii la nivel de poart
logic sau la nivel de tranzistor.
5.2 Testarea bazat pe modele structurale

Majoritatea defectele fizice care pot s apar ntr-un circuit logic pot fi
tratate, din punctul de vedere al efectelor asupra funcionrii, ca defecte logice.
n circuitele reprezentate la nivel de poart logic se utilizeaz cel mai frecvent
modelele de defect logic:
- conexiune blocat la nivelul 0 sau 1 (stuck-at-0 fault, stuck-at-1 fault);
- scurtcircuit (bridging fault) ntre conexiuni de semnal, adic ntre conexiuni
pe care se propag valorile logice generate de sursele de semnal (intrrile
primare i ieirile porilor).
n circuitele MOS i BiCMOS reprezentate la nivel de tranzistor, modelele de
defect logic cele mai utilizate sunt:
- tranzistor stuck-on, adic tranzistor aflat n conducie pentru orice valoare a
tensiunii gril-surs din domeniul de alimentare [VSS, VDD];
- tranzistor stuck-off, adic tranzistor blocat pentru orice valoare a tensiunii
gril-surs din domeniul de alimentare [VSS, VDD].
Determinarea unui set T de teste cu ajutorul unui model structural se
realizeaz prin combinarea a dou procese sau proceduri de calcul, numite
generarea testelor i respectiv simularea defectelor. Numrul de teste trebuie
s fie ct mai mic, pentru ca durata testrii s fie acceptabil, iar nivelul de
ncredere n rezultatul testrii trebuie s fie ct mai apropiat de 100%. Pentru
aceasta, este necesar ca:
- fiecare test inclus n setul T trebuie s detecteze un numr ct mai mare de
defecte logice din circuitul care face obiectul testrii, nedetectate de alte teste;
- fiecare defect logic trebuie s fie detectat cu cel puin un test din setul T.
361
5.2.1 Detecia conexiunilor blocate i a scurtcircuitelor

Circuitul combinaional din fig.5.5, reprezentat la nivel de poart logic,
conine 17 conexiuni {a, b, c, d, e, f, g, h, i, j, k, l, p, q, r, F, G} i 13 surse de
semnal; n afar de i, j, q i r toate conexiunile sunt surse de semnal, adic
intrri primare sau ieiri din porile logice. Cu ajutorul acestui circuit sunt
prezentate n acest paragraf conceptele de baz referitoare la detecia defectelor,
generarea testelor i simularea defectelor.
Figura 5.5
Pe fiecare conexiune se pot defini dou defecte de tip stuck-at, de
exemplu g stuck-at-0 i g stuck-at-1; aceste defecte logice pot fi notate mai
simplu g0 i respectiv g1. Defectele logice stuck-at-0 i stuck-at-1 de pe aceeai
conexiune reprezint efecte ale unor defecte fizice diferite ntre ele i nu pot s
apar simultan n circuit. Unele defecte fizice pot fi modelate printr-un singur
defect logic de tip stuck-at sau printr-un defect stuck-at multiplu, compus din
dou sau din mai multe conexiuni blocate simultan la valori logice valide. Nu
orice defect fizic poate fi reprezentat printr-un defect stuck-at. Altfel spus, acest
model de defect logic acoper numai o parte dintre defectele fizice posibile. Un
defect stuck-at transform un circuit combinaional ntr-un alt circuit, tot
combinaional. Astfel, dac n circuitul din fig.5.5 este prezent defectul g0
atunci funcia logic F se modific, deoarece nu mai depinde de variabilele b
i c, dar rmne o funcie combinaional. Funcia realizat la ieirea G nu este
sensibil la defectul g0 i nu se modific deoarece n circuitul fr defecte,
numit n continuare i circuit bun, G nu depinde de intrrile b i c.
Defectele stuck-at sunt independente de tehnologia de fabricaie. ntr-un circuit
combinaional n care exist n conexiuni se pot defini 2n defecte stuck-at
singulare. Numrul defectelor stuck-at multiple este considerabil mai mare i
362
se calculeaz cu formula:
2 2 Cn2 + 2 3 Cn3 + 2 4 Cn4 + ...+ 2 n Cnn = 3n 2n 1
(5.2)
n circuitul din fig.5.5 se pot defini 34 defecte stuck-at singulare i 129.140.128

defecte stuck-at multiple, cu ordinul de multiplicitate cuprins ntre 2 i 17.
Probabilitatea de apariie a defectelor stuck-at scade pe msur ce ordinul de
multiplicitate crete. Datorit numrului lor foarte mare, tratarea explicit a
defectelor multiple necesit un efort de calcul enorm. Din fericire, testele
generate pentru defectele singulare detecteaz i defectele multiple. n circuitele
practice sunt foarte rare cazurile n care unele defecte stuck-at multiple, cu
ordinul de multiplicitate 2, nu sunt detectate cu testele care acoper toate
defectele stuck-at singulare.
Fie defectul g0 n circuitul din fig.5.5. Generarea unui test care s
detecteze acest defect const n determinarea unei combinaii de valori logice
de intrare care s activeze defectul i s propage eroarea logic rezultat pe
conexiunea g la cel puin una dintre ieirile F i G. Deoarece n circuitul defect
conexiunea g are valoarea 0, activarea defectului g0 este echivalent cu g = 1
n circuitul bun. Aceste dou valori complementare de pe conexiunea g
formeaz o eroare logic, notat n continuare 1/0 (prima valoare corespunde
circuitului bun iar a doua circuitului defect). Activarea defectului g0 poate fi
realizat numai prin intermediul variabilelor b i c astfel: (b = 0, c = 1) sau (b
= 1, c = 0) sau (b = 0, c = 0). Propagarea erorii de pe conexiunea g la ieirea F
este ilustrat n fig.5.6; simbolul t desemneaz o valoare logic indiferent.
Fig.5.6 Propagarea erorii obinute prin activarea defectului g0

Calea format din porile 3, 5 i 6 este singura cale de propagare a erorii ctre
ieirile circuitului. Pentru ca eroarea s poat fi observat la ieirea F trebuie ca
363
porile 3, 5 i 6 s fie sensibilizate, ceea ce se realizeaz prin atribuirile d = 1,

a = 0 i respectiv e = 1. Dac d = 0 sau a = 1 sau e = 0, atunci calea de
propagare a erorii 3-5-6 se blocheaz iar la ieirea F se obine o valoare logic
identic cu aceea din circuitul fr defecte. Oricare din urmtoarele combinaii
de 6 bii, abcdef = 000110, 000111, 001110, 001111, 010110 i 010111
detecteaz defectul g0 la ieirea F.
Activarea defectului g0 i propagarea erorii de pe conexiunea g la ieirea F sunt
dou probleme ale cror rezolvri depind de dou submulimi disjuncte de
variabile de intrare, anume {b, c}i respectiv {a, d, e}; aceast situaie este
avantajoas deoarece cele dou probleme pot fi rezolvate n mod independent.
n general, activarea i propagarea nu sunt independente. Cnd una sau mai
multe variabile de intrare influeneaz att activarea unui defect ct i
propagarea erorii, pot s apar conflicte ntre soluiile de activare i cele de
propagare; este posibil ca valoarea atribuit unei variabile de intrare pentru
rezolvarea activrii s mpiedice propagarea i invers.
Testele generate pentru defectul g0 detecteaz i alte defecte stuck-at
singulare din circuitul reprezentat n fig.5.5. O procedur rapid i eficient de
identificare a tuturor conexiunilor blocate care sunt detectate de ctre un anumit
test, operaie denumit simularea defectelor stuck-at, are la baz trasarea cilor
critice. O cale critic este compus din conexiuni critice; o conexiune este
critic dac prin inversarea valorii ei se modific valoarea logic de la cel puin
o ieire a circuitului.
Fie abcdef = 001111 unul din cele 6 teste menionate mai sus, care detecteaz
defectul g0. Acest test determin pe conexiunile din circuitul fr defecte
valorile logice indicate n fig.5.7. Intrrile porilor marcate cu un punct sunt
sensibile la propagarea erorilor. De exemplu, dac pe conexiunea k apare o
eroare atunci aceast eroare se transmite mai departe, la ieirea porii 5. Dac
Fig.5.7 Cile critice corespunztoare testului abcdef = 001111
364
ns apare o eroare pe conexiunea i, propagarea ei prin poarta 3 este blocat de

g = 1 iar conexiunea k i pstreaz valoarea 0. Intrrile sensibile ale porilor se
determin odat cu valorile conexiunilor, prin traversarea circuitului de la
intrri ctre ieiri. Identificarea intrrilor sensibile ntr-o poart logic este o
operaie simpl i se realizeaz dup regulile urmtoare:
- dac toate intrrile unei pori AND-NAND (OR-NOR) au valoarea 1 (0) n
circuitul fr defecte, atunci toate sunt sensibile;
- dac o singur intrare ntr-o poart AND-NAND (OR-NOR) are valoarea 0 (1)
atunci numai aceast intrare este sensibil;
- altfel, nici o intrare nu este sensibil.
Trasarea cilor critice ncepe de la ieirile circuitului, prin marcarea acestora ca
fiind critice; marcajul este realizat n fig.5.7 prin linii ngroate. Celelalte
conexiuni critice, cu unele excepii, se obin prin traversarea circuitului de la
ieiri ctre intrri utiliznd regula urmtoare: dac ieirea unei pori este critic
atunci toate intrrile n acea poart care sunt sensibile sunt i critice.
Fac excepie de la aceast regul sursele de semnal cu fanout supraunitar, adic
conexiunile h i l. Pentru aceste conexiuni este necesar o analiz suplimentar.
Conexiunea h nu este critic deoarece tranziia 0 Y 1 de la ieirea porii 2 nu
afecteaz valorile conexiunilor F i G. Conexiunea l este critic deoarece
tranziia 1 Y 0 de la ieirea porii 4 detrmin tranziia 0 Y 1 la ieirea G.
n conformitate cu cile critice trasate n circuitul din fig.5.7, rezult c testul
abcdef = 001111 detecteaz defectele a1, b1, g0, k1, p1, F0 la ieirea F i defectele
e0, l0, r0, f0, G1 la ieirea G, ceea ce reprezint 32,3% din numrul defectelor
stuck-at singulare.
Construirea unui set de teste T complet, care s detecteze toate cele 34 defecte
stuck-at singulare definite n circuitul din fig.5.5 se realizeaz progresiv. Un
nou test se obine prin repetarea procesului de generare-simulare, specificnd
un defect nedetectat nc de nici un test inclus n T. Dup cum se observ n
fig.5.6, este posibil ca detecia unui defect s se realizeze atribuind valori logice
valide L sau H numai la o parte dintre intrrile circuitului. n astfel de cazuri
variabilele de intrare indiferente se fixeaz la valori logice convenabile, care s
conduc la creterea numrului de conexiuni critice; prin aceasta se urmrete
detecia unui numr ct mai mare de defecte noi, nedetectate cu testele generate
anterior i incluse n setul de teste T. Aceast strategie a fost utilizat anterior
la selectarea testului pentru defectul g0. Alegerea fcut pentru cele dou intrri
indiferente, c = 1 i f = 1, este cea mai bun. Dac la ambele intrri c i f se
aplic nivelul logic 0, adic se alege testul abcdef = 000110, atunci numrul de
conexiuni critice se micoreaz; cile critice determinate de acest test sunt
trasate n fig.5.8.
La ieirile F i G sunt detectate defectele a1, g0, k1, p1, F0 i respectiv f1, G0 ceea
ce reprezint 20,5% din totalul de 34.
365
Fig.5.8 Cile critice corespunztoare testului abcdef = 000110

ntr-un circuit combinaional n care exist s surse de semnal se pot defini
(5.3)
Cs2 = s( s 1) / 2
scurtcircuite simple, n care sunt implicate numai dou surse de semnal.
Probabilitatea de apariie a scurtcircuitelor simple este mai mare dect a celor
multiple, n care sunt implicate mai mult de dou surse de semnal.
Scurtcircuitele pot s apar numai ntre surse de semnal care sunt adiacente
fizic, astfel c numrul calculat cu relaia 5.3 este, n general, mult mai mare
dect cel real.
n ipoteza, mai puin realist, c oricare dou din cele 13 surse de semnal din
circuitul din fig.5.5 sunt adiacente, trebuie analizate 78 de scurtcircuite. Aceste
defecte pot fi de dou tipuri, feedback i nonfeedback.
Scurtcircuitul dintre dou surse de semnal este de tip feedback dac n circuitul
fr defecte exist cel puin o cale ntre acestea. Scurtcircuitele n care sunt
implicate perechile de surse (h, p) sau (e, l) sunt exemple care fac parte din
aceast categorie. Un defect feedback creeaz o bucl de reacie nedorit, care
modific esenial funcionarea. Spre deosebire de circuitul bun, care este
combinaional, cel defect este secvenial; valorile de la ieirile F, G nu depind
numai de valorile aplicate la intrrile a, b, c, d, e, f ci i de starea buclei de
reacie. Este posibil ca n poriunea de circuit delimitat de bucla de reacie s
apar oscilaii de nalt frecven sau s se menin (memoreze) valori logice
determinate de combinaiile de intrare anterioare.
Scurtcircuitul dintre dou surse de semnal este de tip nonfeedback dac n
circuitul fr defecte nu exist nici o cale ntre acestea. Scurtcircuitele n care
sunt implicate perechile de surse (b, h) sau (k, l) sunt exemple care fac parte din
aceast categorie. n prezena scurtcircuitelor nonfeedback, funciile F i G
rmn combinaionale.
366
Conectarea n paralel a dou surse de semnale logice X i Y, produs de

un scurtcircuit nedorit, poate fi modelat printr-o funcie W(X, Y) cu
proprietile W(0, 0) = 0 i W(1, 1) = 1. Scurtcircuitul (X, Y) se activeaz atunci
cnd X i Y sunt comandate s genereze valori logice opuse, adic X = 0 i Y =
1 sau X = 1 i Y = 0. Rezultatul activrii, W(0, 1) sau W(1, 0), este o tensiune de
scurtcircuit. Aceast tensiune nu reprezint ntotdeauna o eroare logic; este
posibil s se obin valori intermediare nivelelor logice 0 i 1. Detecia
scurtcircuitelor depinde de tehnologia de fabricare a circuitelor integrate.
n cazul familiilor de circuite cu tranzistoare bipolare, una dintre valorile
logice 0, 1 generate la ieirile porilor este dominant iar prin activarea
scurtcircuitelor se obin erori logice. Scurtcircuitele pot fi modelate prin
funciile cablate WAND sau WOR, dup cum nivelul logic dominant este 0 sau
1. Valoarea logic dominant este determinat de etajele de ieire ale porilor.
n fig.5.9 este prezentat un scurtcircuit activat, ntre dou ieiri TTL standard.
Fig.5.9 Surse de semnal TTL n scurtcircuit

Tranzistoarele din etajele de ieire ale porilor 1 i 2, Q3 i respectiv Q4 sunt
saturate; n absena scurtcircuitului numai Q3 este saturat. Curentul de
scurtcircuit are valoarea aproximativ (3,4V/1,6k + 4,1V/130) = 33mA. n
cazul unui scurtcircuit multiplu, cnd o singur poart are nivelul de ieire
normal egal cu 0, este posibil ca tranzistorul Q3 al acelei pori s se distrug prin
depirea valorii maxime a curentului de colector. Valoarea logic 0 este
dominant n cazul circuitelor TTL, ceea ce nseamn c funcia W este de tip
AND. Rezult W(0, 1) = W(1, 0) = 0. Se produce o eroare logic la ieirea
sursei de semnal care are valoarea normal (n absena defectului) 1 logic.
367
n fig.5.10 este prezentat un scurtcircuit activat, ntre dou ieiri ECL.

Tranzistorul Q5 din ieirea porii 2 se blocheaz i nu apare curent de
scurtcircuit ntre sursele X i Y. Valoarea logic 1 este dominant n cazul
circuitelor ECL, ceea ce nseamn c funcia W este de tip OR. Rezult W(0, 1)
= W(1, 0) = 1. Se produce o eroare logic la ieirea sursei de semnal care are
valoarea normal (n absena defectului) 0 logic.
Fig.5.10 Surse de semnal ECL n scurtcircuit

Un test care detecteaz un scurtcircuit (X, Y) de tip AND sau OR,
activeaz defectul i propag eroarea rezultat la cel puin o ieire primar.
Activarea se poate face n dou moduri i anume cu X = 0 i Y = 1 sau invers,
cu X = 1 i Y = 0. Efortul de calcul implicat n propagarea erorilor depinde de
natura scurtcircuitului, feedback sau nonfeedback. n general, defectele
nonfeedback sunt mai uor de detectat dect cele feedback. Cu toate c acestea
din urm mresc complexitatea funcional a circuitelor, multe dintre ele pot fi
detectate cu un singur test. Unele scurtcircuite feedback nu pot fi detectate dect
cu secvene formate din mai multe teste, aplicate ntr-o anumit ordine.
Detecia defectului WAND ntre sursele de semnal k i l din circuitul desenat
n fig.5.5 este ilustrat n fig.5.11; acest defect este de tip nonfeedback. n
fig.5.11a s-a realizat activarea prin valorile k = 0 i l = 1 (n circuitul fr
defecte), fcnd atribuirea d = 0. Eroarea produs pe conexiunea l se propag
la ieirea G dac f = 1 sau la ieirea F dac a = 1. n fig.5.11b s-a realizat
activarea defectului prin valorile k = 1 i l = 0 (n circuitul fr defecte). Eroarea
368
produs pe conexiunea k nu se poate propaga ns la ieirea F deoarece poarta

6 este blocat cu l = 0.
Fig.5.11 Detecia defectului WAND(k, l)

Detecia unui defect de tip feedback, WAND(g, p), este ilustrat n fig.5.12.
Activarea s-a realizat n fig.5.12a astfel: b = c = 1 Y g = 0 i a = 1 Y p = 1.
Propagarea erorii de pe conexiunea p la ieirea F necesit sensibilizarea porii
6 cu q = 1, valoare care se obine dac e = 1 sau dac d = 0.
n fig.5.12b atribuirile a = 0 i b = 0 implic g = 1 i p = 0 (n absena
defectelor). Dac se aplic d = 1 atunci scurtcircuitul AND(g, p) provoac
oscilaii de tensiune pe conexiunile g, k i p. Astfel, p = 0 determin g = 0 iar
aceasta implic k = 1 i n continuare p = 1, moment n care scurtcircuitul se
dezactiveaz i se revine la g = 1; aceast valoare se propag prin porile 3 i
369
5, producnd schimbrile k = 0, p = 0 .a.m.d. Perioada oscilaiilor depinde n

principal de timpii de propagare prin porile 3-5 i este aproximativ egal cu
2(tp3 + tp5). Oscilaiile au amplitudinea proporional cu perioada, mic n
comparaie cu tensiunea de alimentare, i sunt axate pe tensiunile de comutare
ale porilor 3 i 5. Propagarea oscilaiilor la ieirea F este posibil dac e = 1.
Condiia d = 1 este necesar pentru apariia oscilaiilor. Altfel, dac d = 0 atunci
conexiunile k i p se fixeaz la 0 logic iar g = 1/0; aceast eroare nu se propag
pe alte conexiuni ale circuitului.
Fig.5.12 Detecia defectului WAND(g, p)

ntre detecia scurtcircuitelor AND-OR i detecia conexiunilor blocate
exist anumite relaii, precizate prin urmtoarele trei teoreme, care pot fi
exploatate n mod avantajos. Aceste dou categorii de defecte nu trebuie tratate
370
separat; posibilitatea de reutilizare a unor informaii referitoare la generarea i

propagarea erorilor constituie un important potenial de reducere a efortului de
calcul implicat n procesul de cutare a testelor.
Teorema 5.3: Fie X i Y dou surse de semnal ntr-un circuit combinaional,
ntre care nu exist nici o cale normal de propagare.
a) Un test care detecteaz defectul X0 i determin Y = 0 sau detecteaz defectul
Y0 i determin X = 0, detecteaz i scurtcircuitul AND(X, Y).
b) Un test care detecteaz defectul X1 i determin Y = 1 sau detecteaz defectul
Y1 i determin X = 1, detecteaz i scurtcircuitul OR(X, Y).
ntre care exist cel puin o cale normal de propagare, de la X la Y.
a) Un test care detecteaz defectul Y0 i determin X = 0, detecteaz i
scurtcircuitul AND(X, Y).
b) Un test care detecteaz defectul Y1 i determin X = 1, detecteaz i
scurtcircuitul OR(X, Y).
ntre care exist cel puin o cale normal de propagare, de la X la Y.
a) Un test care detecteaz defectul X0 i determin Y = 0, detecteaz i
scurtcircuitul AND(X, Y) numai dac eroarea generat pe conexiunea X se
propag la ieirile circuitului i pe ci care nu trec prin Y.
b) Un test care detecteaz defectul X1 i determin Y = 1, detecteaz i
scurtcircuitul OR(X, Y) numai dac eroarea generat pe conexiunea X se
propag la ieirile circuitului i pe ci care nu trec prin Y.
Construirea unui set de teste complet T pentru un circuit combinaional, care s
detecteze toate defectele stuck-at singulare i toate scurtcircuitele simple AND
(sau OR) pentru care nu sunt necesare secvene alctuite din mai multe teste, se
realizeaz progresiv. Un nou test se obine prin repetarea procesului de
generare-simulare, specificnd o conexiune blocat sau un scurtcircuit
nedetectat nc de nici un test inclus n T. n aceeai etap de simulare se
identific toate defectele de interes, stuck-at i scurtcircuite, detectate de un test.
De exemplu, cu ajutorul cilor critice trasate n circuitul din fig.5.7 i a
teoremelor 5.3, 5.4, 5.5 se marcheaz ca fiind detectate de testul abcdef =
001111 i urmtoarele scurtcircuite de tip AND (32% din 78):
- la ieirea F
nonfeedback Y (g, a), (g, h), (g, G), (F, G);
Y (g, b), (F, a), (F, b), (F, h), (F, k), (F, p);
feedback
- la ieirea G
nonfeedback Y (e, a), (e, b), (e, h), (e, k), (e, p), (f, a), (f, b), (f, h), (f, k),
(f, p), (l, a), (l, b), (l, k), (l, p);
Y (l, h).
feedback
371
n cazul familiilor de circuite cu tranzistoare MOS, modul de tratare a

scurtcircuitelor se deosebete fa de cel prezentat anterior pentru circuitele
logice cu tranzistoare bipolare. Fiind precizate dou surse de semnal adiacente
fizic, X i Y, modelarea scurtcircuitului printr-o funcie W(X, Y) este mai
complicat deoarece tensiunea de scurtcircuit depinde de:
- topologia circuitului i structurile la nivel de tranzistor ale surselor;
- dimensiunile tranzistoarelor;
- toate valorile logice care comand grilele tranzistoarelor.
Reprezentarea circuitelor la nivel de poart logic nu este suficient pentru
analiza scurtcircuitelor; sunt necesare reprezentrile la nivel de tranzistor i
cunoaterea unor parametri tehnologici.
Aspectele specifice deteciei scurtcircuitelor MOS sunt prezentate cu ajutorul
surselor de semnal X i Y din fig.5.13. Fr a pierde din generalitate, se
consider c tranzistoarele comandate de variabilele logice a, b, c, d, e sunt
dimensionate astfel nct s aib rezistene dren-surs efective egale ntre ele,
R.
Fig.5.13 Surse de semnal MOS n scurtcircuit
372
Tranzistoarele MX i MY din fig.5.13a se dimensioneaz astfel nct, n absena

defectelor, s se obin VOL X < VTn i VOL Y < VTn (tensiunea de prag a
tranzistoarelor nMOS); aceasta nseamn c rezistenele dren-surs efective RX
i RY sunt mult mai mari dect R.
n tabela din fig.5.14 sunt indicate valorile aproximative ale tensiunilor W(X,
Y) corespunztoare tuturor modurilor de activare a scurtcircuitului dintre sursele
de semnal reprezentate n fig.5.13. Calculele sunt efectuate cu ajutorul reelelor
de rezistoare dren-surs, obinute prin substituirea tranzistoarele active ale
sursele X i Y.
a b c d e
W(X, Y)
pseudo-NMOS
CMOS standard
0 1 1 0 0
0,8VDD (X = 0/1)
0 1 1 0 1
0,66VDD (X = 0/1)
0 1 1 1 0
0,66VDD (X = 0/1)
1 0 0 0 0
< VTn (Y = 1/0)
1 0 0 0 1
< VTn (Y = 1/0)
0,5VDD
1 0 0 1 0
< VTn (Y = 1/0)
0,5VDD
1 0 1 0 0
< VTn (Y = 1/0)
1 0 1 0 1
< VTn (Y = 1/0)
0,5VDD
1 0 1 1 0
< VTn (Y = 1/0)
0,5VDD
1 1 0 0 0
< VTn (Y = 1/0)
1 1 0 0 1
< VTn (Y = 1/0)
0,5VDD
1 1 0 1 0
< VTn (Y = 1/0)
0,5VDD
1 1 1 0 0
< VTn (Y = 1/0)
0,57VDD
1 1 1 0 1
< VTn (Y = 1/0)
0,4VDD
1 1 1 1 0
< VTn (Y = 1/0)
0,4VDD
0 0 0 1 1
0,57VDD
0 0 1 1 1
0,5VDD
0 1 0 1 1
0,5VDD
0,66VDD (X = 0/1)
0,66VDD (X = 0/1)
0,66VDD (X = 0/1)
Figura 5.14
Valorile nespecificate, marcate n tabel cu semnul ?, depind de rapoartele
R/RX, R/RY i pot s depeasc limita superioar a nivelului LOW, adic
tensiunea de prag VTn.
373
Curenii de scurtcircuit se limiteaz intrinsec la valori nepericuloase i pot fi

determinai aproximativ, n fiecare mod de activare a scurtcircuitului, din
aceleai reele de rezistoare pe baza crora s-au estimat tensiunile W(X, Y). Un
exemplu este ilustrat n fig.5.15; s-a considerat topologia CMOS standard i
abcde = 11101.
Fig.5.15 Reea rezistiv asociat circuitului din fig.5.13b

Dac erorile logice generate pe una dintre conexiunile X sau Y pot fi propagate
la ieirile primare, atunci scurtcircuitul (X, Y) se detecteaz. Dup cum se
observ n tabela din fig.5.14, tensiunea de scurtcircuit poate s aib i valori
intermediare benzilor care definesc nivelele logice L i H. Chiar dac aceast
tensiune nu reprezint o eroare logic valid, este posibil s apar erori dup
propagarea prin urmtorul nivel de pori logice; apariia erorilor depinde de
valorile tensiunilor de comutare. n fig.5.15 s-a considerat c sursa de semnal
Y comand un inversor cu tensiunea de comutare 0,5VDD; la ieirea acestuia se
obine o eroare logic valid. Dac ns n circuitul fr defecte inversorul din
fig.5.15 este comandat de sursa X, atunci la ieirea lui se obine valoarea corect
1 logic.
n cazul topologiilor CMOS standard i DCVSL, detecia scurtcircuitelor dintre
dou sau mai multe surse de semnal se poate realiza ntr-o manier mult mai
simpl dect aceea bazat pe generarea i propagarea erorilor, cu un efort mic
de calcul. n absena defectelor i n regim static de funcionare, aceste structuri
nu consum putere; curentul maxim absorbit de la sursa de alimentare este de
ordinul A i se datoreaz n principal jonciunilor pn, de izolare i de protecie,
polarizate invers. Activarea unui scurtcircuit dintre dou surse de semnal X i
Y, indiferent de valoarea tensiunii W(X, Y), determin creterea curentului static
de alimentare cu dou sau trei ordine de mrime peste valoarea normal. Astfel,
prin msurarea curentului absorbit de la sursa de tensiune VDD se detecteaz
orice scurtcircuit care este activat de combinaia particular de valori logice
aplicat la intrrile unui circuit; nu este necesar generarea de erori logice
valide (0/1 sau 1/0) i nici propagarea lor la ieirile primare.
374
5.2.2 Detecia tranzistoarelor stuck-on i stuck-off

Problemele specifice deteciei acestor dou tipuri de defecte sunt
prezentate cu ajutorul circuitelor din fig.5.16; ambele circuite implementeaz
funcia logic f = a + b(c + d) .
Figura 5.16
Activarea unui tranzistor stuck-on (tranzistor stuck-off) se realizeaz prin
aplicarea unei tensiuni de gril cu nivelul logic care determin, n mod normal,
blocarea (conducia). Prin activarea unui tranzistor defect nu se obine n mod
necesar o eroare logic.
n circuitul din fig.5.16a se pot defini 4 defecte de tip tranzistor stuck-on
i 5 defecte de tip tranzistor stuck-off.
Fie defectul M3 stuck-on; activarea acestuia se realizeaz prin atribuirea c = 0,
nivel logic care determin n mod normal blocarea tranzistorului M3. Dac se
aplic a = 0, b = 1 i d = 0 atunci se genereaz eroarea logic f = 1/0. Pentru
detecia defectului este necesar propagarea erorii de pe conexiunea f la cel
puin una dintre ieirile primare.
Fie defectul M2 stuck-off; acesta se activeaz cu b = 1. Pentru a obine o eroare
logic, f = 0/1, sunt necesare condiiile a = 0 i c + d = 1.
Detecia defectului M5 stuck-off se realizeaz cu o secven format din dou
teste (t1, t2) i se bazeaz pe capacitatea (parazit) intrinsec a nodului f, care nu
a fost reprezentat explicit n fig.5.16. Primul test t1 este un test de iniializare
i trebuie s produc descrcarea nodului f, adic a = 1 sau bc = 1 sau bd = 1.
Al doilea test t2 trebuie s ntrerup toate cile de la f la VSS (mas), ceea ce
375
nseamn a = 0 i (b = 0 sau c + d = 0). Pe durata testului propriuzis t2, defectul

M5 stuck-off produce eroarea logic f = 1/0.
n circuitul din fig.5.16b se pot defini 8 defecte de tip tranzistor stuck-on
i 8 defecte de tip tranzistor stuck-off.
Tranzistoarele stuck-on pot fi detectate relativ simplu, prin msurarea
curentului de alimentare, deoarece n prezena unui astfel de defect nodul f
poate fi conectat simultan la VSS i la VDD. De exemplu, dac tranzistorul M13
este blocat n conducie (M13 stuck-on) i se alege abcd = 0101 atunci nodul f
se conecteaz la VDD prin tranzistoarele M10-M12-M13 i la mas prin M7-M9.
Tranzistoarele stuck-off se detecteaz cu secvene formate din dou teste (t1, t2).
n general, perechea de teste (t1, t2) nu este unic. Testul t1 trebuie s produc
ncrcarea sau descrcarea capacitii nodului f pn la valori H sau L
consistente, dup cum tranzistorul defect este cu canal n, respectiv cu canal p.
Cu testul propriuzis t2 se ncearc o aciune contrar celei determinate de ctre
testul t1, cu condiia ca ncrcarea sau descrcarea capacitii parazite a nodului
f s se fac obligatoriu prin tranzistorul presupus defect. Pe durata testului t2 se
genereaz o eroare logic pe conexiunea f, eroare care trebuie propagat pn
la ieirile primare. Se consider ca exemplu defectul M7 stuck-off. O combinaie
de iniializare este abcd = 0011; capacitatea nodului f se ncarc prin
tranzistoarele M10 i M11 de la +VDD. Pentru descrcarea nodului f prin M7 sunt
necesare condiiile a = 0, b = 1 i c + d = 1; dac M7 este defect, atunci nodul
f rmne ncrcat i se obine eroarea f = 0/1.

1. Circuitul desenat n figura de mai jos implementeaz funcia logic
Z(a,b,c) = a(br c).
a) S se determine toate testele abc care detecteaz defectele singulare j0, d0 i

respectiv l1;
b) S se reprezinte prin expresii logice funciile Zd1 i Ze1 realizate de circuitul
376
cu defectul d1 i respectiv e1;

c) S se determine toate testele care detecteaz scurtcircuitul AND(h, m);
d) S se precizeze toate conexiunile blocate i toate scurtcircuitele de tip OR,
singulare, care sunt detectate de testul abc = 101.
R e z o l v a r e:
a) Defectul j0 se activeaz dac b = 0 sau dac c = 0. Deoarece eroarea 1/0
rezultat pe conexiunea j trebuie propagat prin poarta 3, este necesar condiia
b = 1; activarea defectului se realizeaz cu c = 0. Atribuirile b = 1, c = 0 implic
m = 1, l = n = 0/1. Eroarea de pe conexiunea n se propag la ieirea Z, prin
poarta 6, dac a = 1. Singurul test care detecteaz defectul j0 este abc = 110.
n acelai mod se arat c defectele d0 i l1 sunt detectate numai de testul abc =
110. Aceste trei defecte au efecte identice asupra funcionrii circuitului, adic
sunt echivalente din punct de vedere funcional. Defectele echivalente nu pot
fi deosebite prin observarea rspunsurilor de la ieirile primare ale unui circuit.
b) n prezena defectului d1 se obin expresiile logice:
l = bc, m = bcc = b
c = b + c, n = lm = bc, Zd1 = a
+ n = abc.
n prezena defectului e1 se obin expresiile logice:
l = bbc = bc = b
+ c, m = bc, n = lm = bc, Ze1 = a
+ n = abc.
Deoarece Zd1 = Ze1, defectele d1 i e1 sunt echivalente funcional. Testele care
detecteaz aceste defecte se pot determina din condiia bc br c sau bc = brc;
soluia este b = c = 0 i se obine testul abc = 100.
c) Scurtcircuitul dintre sursele de semnal h i m este de tip nonfeedback. Acesta
se poate activa n dou moduri, h = 0 i m = 1 sau h = 1 i m = 0. Primul mod
implic a = 1 i (b = 1 sau c =0); eroarea se produce pe conexiunea m.
Propagarea erorii prin poarta 5 necesit l = 1, adic b = 0 sau c = 1, iar
propagarea prin poarta 6 este validat de h = 0. Se obin testele abc = 100; 111.
Al doilea mod de activare a defectului implic a = 0, b = 0 i c = 1. Eroarea de
pe conexiunea h se propag prin poarta 6 deoarece m = 0 Y n = 0.
Rezult c defectul AND(h, m) este detectat la ieirea Z de oricare dintre testele
001, 100 i 111.
Testele pot fi determinate i prin compararea expresiilor logice ale funciilor Z
i ZAND(h, m); defectul AND(h, m) este detectat de orice combinaie de bii abc
pentru care Z ZAND(h, m) sau Zr ZAND(h, m) = 1.
ZAND(h, m) = hm + lhm = hm = a
(b + c) = a + b
c
Z = a(br c)
Dac a = 0 atunci Z = 0; se obine ZAND(h, m) = 1 cnd b = 0 i c = 1 Y abc = 001.
Dac a = 1 atunci ZAND(h, m) = 1; se obine Z = 0 cnd b = c Y abc = 100, 111.
377
d) Cile critice determinate de testul abc = 101 sunt trasate n figura urmtoare.
Sunt detectate conexiunile blocate a0, b1, c0, e0, f1, h1, i0, k0, m1, n1, Z0 i
scurtcircuitele OR (a, b), (a, h), (a, m), (a, n), (b, c), (b, l), (c, h), (c, m), (c, n),
(i, h), (i, m), (i, n), (l, h), (l, m), (l, n); acestea din urm sunt identificate cu
ajutorul teoremelor 5.3, 5.4 i 5.5.
2. S se precizeze care dintre testele t1 = 1110 (abcd), t2 = 1010 sau

secvenele de teste (t1, t2), (t2, t1) detecteaz scurtcircuitul AND(a, f) din
circuitul desenat n figura de mai jos.
R e z o l v a r e:
Testele t1, t2 determin, n absena defectelor, valorile logice indicate n figura
urmtoare. Testul t1 nu detecteaz defectul AND(a, f) deoarece nu l activeaz.
378
Testul t2 activeaz defectul AND(a, f), ns eroarea 1/0 produs pe conexiunea

a nu se propag pe alte conexiuni ale circuitului.
Dac se aplic nti testul t2, atunci att n circuitul bun ct i n circuitul defect
se obin aceleai valori logice pe conexiuni, cu excepia conexiunii a. n
circuitul defect a se menine la 0 logic chiar dac intrarea b se modific din 0
n 1. Rspunsul circuitului la secvena de teste (t2, t1) este f = 0, 1/0. Aceast
secven detecteaz scurtcircuitul AND(a, f); eroarea este observabil la ieirea
f pe durata testului t1.
Defectul AND(a, f) poate fi detectat cu un singur test, altul dect t1 sau t2. De
exemplu, abcd = 0111 Y f = 1/0.
3. S se determine un test sau o secven de teste care s detecteze la

ieirea F defectul AND(a, g) din circuitul reprezentat n figura urmtoare.
R e z o l v a r e:
Defectul AND(a, g) este de tip feedback. Deoarece n circuitul bun a = 0
implic g = 0, activarea scurtcircuitului se poate face numai cu a = 1 i g = 0;
eroarea 1/0 produs n acest caz pe conexiunea a nu se poate propaga ns la
ieirea F. Rezult c AND(a, g) nu poate fi detectat cu un singur test, ci cu o
secven format din cel puin dou teste.
Primul test trebuie s determine valoarea dominant 0 pe conexiunea g; soluiile
sunt t1 = 0ttt, t1tt sau tt1t (simbolul t are semnificaie de valoare
logic indiferent iar variabilele de intrare sunt considerate n ordinea a, b, c,
d). Bucla de reacie pozitiv format de scurtcircuitul AND(a, g), n care sunt
incluse porile 2 i 3, memoreaz valorile e = 1 i g = 0; acestea se menin n
circuitul defect indiferent ce valori logice se aplic n continuare la intrrile a,
b, c, d i ca urmare rezult F / 0.
Al doilea test trebuie s determine la ieirea circuitului bun valoarea logic 1;
soluia este t2 = 1001. Pe durata testului t2 se obine F = 1/0.
Valorile logice memorate, dup aplicarea testului t1, pe bucla de reacie cauzat
de scurtcircuit pot fi terse numai prin deconectarea tensiunii de alimentare
a circuitului.
379
4. Funcia logic F(a,b,c,d,e) reprezentat prin tabela de adevr din figura

de mai jos este minimizat prin metoda Karnaugh. n tabel sunt efectuate 4
grupri pentru acoperirea unitilor i a variabilei e; gruparea G1 este
redundant deoarece unitile acesteia sunt acoperite de G3 cnd e = 1 i de G4
cnd e = 0.
Expresia sum de produse a funciei F, n care sunt considerate toate cele 4

grupri, este:
G1 G2 G3 G4
F=a
cd
+ abd + a
d
e + a
ce.
Circuitul desenat n figura urmtoare implementeaz funcia F, n forma:
F = a + d (c + e) + abd + c a + e.
G1 + G3
G2
G4
380
S se determine testele abcde care detecteaz defectul m0 i s se interpreteze

rezultatul obinut.
R e z o l v a r e:
Defectul m0 se activeaz dac se aplic c = 1. Eroarea 1/0 de pe conexiunea m
se propag prin poarta 2 dac e = 0 i apoi prin poarta 3 dac a = d = 0. ns
prin aceste atribuiri de valori, care sunt necesare, rezult l = 1 iar propagarea
erorii prin poarta 7 este blocat. Nu exist nici o combinaie de intrare abcde
care s detecteze defectul m0, adic acest defect nu este detectabil, ceea ce
nseamn c funciile F i Fm0 sunt identice. Circuitul care se obine prin
decuplarea conexiunii m de la intrarea c i legarea ei permanent la mas (la
nivelul 0 logic) poate fi simplificat dup cum se arat n figura urmtoare;
poarta 2 nu mai este necesar deoarece h = m + e = 0 + e = e.
Circuitul simplificat implementeaz expresia logic

Fm0 = a + d e + abd + c a + e .
G3
G2
G4
Simplificarea structural generat de ctre defectul nedetectabil m0 este

echivalent cu eliminarea termenului redundant G1 din expresia sum de
produse. Defectul m0 este numit i defect redundant.
Se poate verifica faptul c toate defectele stuck-at singulare care se pot defini
n circuitul simplificat din figura de mai sus sunt detectabile la ieirea porii 7;
acest circuit este numit iredundant.
Observaie: Programele de sintez logic nu sunt perfecte n sensul c
circuitele obinute pot fi redundante, adic pot s conin defecte stuck-at
redundante. Cu toate c un defect redundant nu modific funciile logice
381
realizate de ctre un circuit, redundana introdus n mod nedorit n etapa de

sintez are mai multe dezavantaje:
- se consum arie n mod inutil i crete puterea disipat;
- viteza de operare poate s scad;
- se risipete efort de calcul n procesul de cutare a testelor;
- localizarea defectelor devine mai dificil, etc.
5. S se construiasc un set de teste T complet, care s detecteze toate

defectele singulare stuck-at care se pot defini n circuitul (detectorul de paritate)
desenat n figura urmtoare.
R e z o l v a r e:
Pe cele 15 conexiuni ale circuitului se pot defini 30 de defecte stuck-at
singulare. Indiferent ce valori logice se aplic la intrrile a, b, c, d, e, f, g i h,
toate intrrile n porile XOR sunt sensilbile; rezult c toate conexiunile acestui
circuit sunt critice. Un set de teste complet se construiete n acest caz prin
selectarea unui numr ct mai mic de combinaii de 8 bii care, fiind aplicate la
intrrile circuitului, s pun fiecare conexiune cel puin o dat la valoarea logic
0 i cel puin o dat la valoarea 1 (n absena defectelor).
Testul t1 = 00000000 (abcdefgh) pune toate conexiunile circuitului la valoarea
logic 0 i detecteaz la ieirea Z toate defectele stuck-at-1 singulare.
Testul t2 = 11100111 detecteaz 10 din cele 15 defecte singulare stuck-at-0 i
anume a0, b0, c0, f0, g0, h0, j0, k0, m0 i n0. Testul t3 = 10011101 detecteaz
defectele stuck-at-0 singulare nedetectate de t2, adic d0, e0, i0, l0 i Z0.
Setul de teste T = {t1, t2, t3} acoper toate defectele stuck-at singulare din
structura detectorului de paritate. Soluia nu este unic; de exemplu, se pot
alege testele t2 = 10111101 i t3 = 01010111 pentru a pune fiecare conexiune
din circuitul fr defecte la valoarea logic 1, cel puin o dat.
382
6. S se specifice tranzistoarele stuck-on i stuck-off detectate de testele

t1 = 1101 i t2 = 0110, aplicate n aceast ordine la intrrile a, b, c, d ale
circuitului desenat n figura de mai jos.
R e z o l v a r e:
n figura urmtoare sunt reprezentate prin ntreruptoare nchise sau deschise
tranzistoarele din circuitul fr defecte, comandate n conducie i respectiv n
blocare de ctre testele t1 i t2.
Testul t1 detecteaz defectele singulare M5 stuck-on i M6 stuck-on iar t2
383
detecteaz defectul M1 stuck-on, prin msurarea curentului absorbit de la sursa

de alimentare +VDD.
Deoarece n circuitul fr defecte capacitatea C a nodului f se descarc pe
durata testului t1 i se ncarc pe durata testului t2, secvena (t1, t2) detecteaz
tranzistoare stuck-off cu canal p; defectul detectat prin apariia erorii logice 1/0
pe conexiunea f, pe durata testului t2, este M5 stuck-off.
Secvena (t2, t1) detecteaz defectele M1 stuck-off i M2 stuck-off. Detecia
acestuia din urm este ns dependent de raportul C*/C deoarece pe durata
testului t1 are loc un transfer de sarcin electric de la C la C* prin tranzistorul
M1; condiia C* << C este necesar pentru ca transferul de sarcin din nodul f
n capacitatea parazit C* s nu produc scderea tensiunii Vf la valori mai mici
dect VH IGH min.
Detecia defectului M2 stuck-off poate fi realizat cu o alt secven de teste,
astfel nct s nu mai conteze raportul C*/C. Acest lucru este ilustrat n figura
urmtoare; secvena de teste este t3 = 1001, t4 = 1101.
Pe durata testului t3 se ncarc la nivelul H att C ct i C* prin M7-M6 i

respectiv prin M7-M6-M1. Pe durata testului t4 nu apare transfer de sarcin ntre
C i C*. Secvena (t3, t4) detecteaz i defectul M1 stuck-off, independent de
raportul C*/C.

1. S se determine un set de teste pseudo-exhaustiv pentru un scztor de
n bii cu mprumut succesiv.
384
2. Un circuit combinaional are intrrile a, b, c, d, e, f, g, h, i, j i

implementeaz sistemul de funcii logice
M = ae + eij + gj
N = d + h + dg
f
P = ab
e + ce + a
d
Q = (f + ej)(c + e)
R=a
+b+d
h
.
S se determine un set de teste pseudo-exhaustiv pentru acest circuit.
3. S se demonstreze teoremele 5.3, 5.4 i 5.5.

4. a) S se determine toate testele abcde care detecteaz defectul p1 din
circuitul reprezentat n figura de mai jos, la ieirea Z.
b) S se reprezinte printr-o expresie logic funcia Z(a, b, c, d, e).
c) S se determine toate testele care detecteaz defectul multiplu (i1, r0).
d) S se determine toate testele care detecteaz scurtcircuitul AND(q, r).
e) S se determine defectele singulare stuck-at i scurtcircuitele AND detectate
de testul abcde = 01101.
f) S se demonstreze c orice test care detecteaz defectul i0, detecteaz i
defectul Z1.
g) S se arate c defectele singulare g1, i1 i s0 sunt echivalente.
h) S se demonstreze c scurtcircuitele AND(p, q) i OR(s, v) nu sunt
detectabile la ieirea Z. Poate fi simplificat circuitul?
385
i) S se determine dou teste t1 i t2 care, n prezena defectelor singulare b0, i0

i j0, s produc rspunsuri (Z1Z2)b0, (Z1Z2)i0, (Z1Z2)j0 diferite ntre ele.
5. S se determine un numr ct mai mic de teste care s detecteze toate

defectele stuck-at singulare i toate scurtcircuitele OR din circuitul reprezentat
n figura urmtoare.
6. S se verifice dac circuitul desenat n figura de mai jos este redundant

iar n caz afirmativ s se efectueze toate simplificrile posibile.
386
7. S se specifice tranzistoarele stuck-on i stuck-off detectate de testele

t1 = 110 i t2 = 001, aplicate n aceast ordine la intrrile a, b, c ale circuitului
desenat n figura urmtoare.
8. S se determine testele care detecteaz scurtcircuitele simple dintre

nodurile (A, E), (B, E), (C, D) i (E, F) din circuitul reprezentat n figura de mai
sus.
387
INDEX
A
activarea defectelor 362
algebr logic 8
algoritmul Booth 194
ALU (arithmetic-logic unit) 183
AOI (AND-OR-INVERT) 257, 285
astabil 320
B
baze de numeraie 26
BiCMOS 305
bridging fault 360
buffer 298, 314
burn-in 354
C
cale de propagare fals 176
circuit iredundant 380
CMOS cu trei stri 298
CMOS dinamic 303
CMOS standard 295
CMOS static 288
cod binar natural 28
cod Gray 41
codificator de adres 147
codificator de adres cu prioritate 147
coduri BCD 37
coduri complementare 29, 38
comparator 159
conexiune critic 363
convertoare de cod 143
388
Index
D
DCVSL (differential cascode voltage switch logic) 300
decodificator BCD-zecimal 151
decodificator BCD-7 segmente 152
decodificator Booth 199, 202
decodificator de adres 149
defect redundant 380
detecia defectelor 362, 367, 369, 374
diagram de decizie binar 20
DTL (diode transistor logic) 247
E
ECL (emitter-coupled logic) 267, 268, 271
expandare 150, 154, 155, 161, 171, 172
expresii logice 11
F
fan-out 73
forme canonice ale funciilor logice 13
funcii duale 12
G
generator de produse pariale 194, 203, 211
generator/detector de paritate 156
grupare redundant 86
H
hazardul circuitelor combinaionale 109
histerezis 322
I
idempoten 9
IIL (integrated-injection logic) 273, 275
implementarea funciilor logice 74
inel de gard 313
interfaare CMOS-ECL 310
interfaare ECL-CMOS 309, 310
involuie 10
ISL (integrated-Shottky logic) 277
mprumut 163
mprumut succesiv 167
L
latch-up 315
legile lui De Morgan 10
logic domino 302
M
margine de zgomot 244
maxtermen 13
minimizarea funciilor logice 79
Karnaugh 81
Quine-McCluskey 91
minimizarea sistemelor de funcii 100
mintermen 13
multiplicator Booth 201, 204, 206
multiplicator combinaional 186
MUX/DEMUX 153
N
nivel logic activ/inactiv 147
NMOS dinamic 286
NMOS static 280
O
OAI (OR-AND-INVERT) 285
operaii logice
AND, OR, NOT 8
XOR, XNOR 17
P
poart de transmisie 71, 283, 293
pori logice 69
principiul dualitii 11
pseudo-NMOS 299
389
390
Index
R
routing 76
RTL (rezistor-transistor logic) 246
S
scalarea circuitelor MOS 278
scztor elementar 164
shifter 158
semisumator elementar 185
simularea defectelor 363
sumator BCD 180
sumator elementar 162
surse de zgomot 244
stuck-at fault 360
T
tabel de adevr 14
tensiune de comutare 289
testare 354
testare exhaustiv 355
testare pseudo-exhaustiv 356
timp de propagare 72
timpi de tranziie 72
transport anticipat 169
transport n salt 174
transport selectat 176
transport succesiv 167
tranzistor stuck-on 360, 374
tranzistor stuck-off 360, 374
trigger Schmitt 322
TTL (transistor-transistor logic) 251, 256, 258, 260, 261, 262, 264, 266, 267
V
valoare logic
LOW, HIGH 8
indiferent 18
W
WAND (wired-AND) 250
WOR (wired-OR) 269
391
BIBLIOGRAFIE
[1]
[2]
[3]
[4]
[5]
[6]
[7]
[8]
[9]
[10]
[11]
[12]
[13]
[14]
[15]
Ir M.J.M. van Weert, Design of Digital Systems, Course in Electronic

Engineering, Eindhoven International Institute, 1993
Martha E. Sloan, Computer Hardware and Organization, 2nd edition,
Science Research Associates, 1983
M. Morris Mano, Computer Engineering: Hardware Design, Prentice
Hall, New Jersey, 1988
Wayne Wolf, Modern VLSI Design: Systems on Silicon, 2nd edition,
Prentice Hall, New Jersey, 1998
R. Jacob Baker, Harry W. Li, David E. Boyce, CMOS: Circuit Design,
Layout, and Simulation, IEEE Press, New York, 1998
Gheorghe tefan, Circuite i Sisteme Digitale, Editura Tehnic,
Bucureti, 2000
I. Sztojanov, E. Borcoci, N. Tomescu, D. Bulik, M. Petrec, C. Petrec, De
la Poarta TTL la Microprocesor, vol.1, Editura Tehnic, Bucureti, 1987
A. Valachi, F. Hoza, V. Onofrei, R. Silion, Analiza, Sinteza i Testarea
Dispozitivelor Numerice, Editura Nord-Est, Iai, 1993
Vasile Pop, Volker Popovici, Circuite de Comutare Aplicate n
Calculatoarele Electronice, Editura Facla, Timioara, 1976
David A. Hodges, H. G. Jackson, Analysis and Design of Digital
Integrated Circuits, McGraw-Hill, 1983
*** High-Speed CMOS Data, Motorola, 1996
*** Fast and LS TTL Data, Motorola, 1992
*** Design Considerations for Logic Products: Application Book, Texas
Instruments, 1998
Radu M. Brsan, Fizica i Tehnologia Circuitelor MOS Integrate pe Scar
Mare, Editura Academiei, Bucureti, 1989
M. Abramovici, M. A. Breuer, A. D. Friedman, Digital Systems Testing
and Testable Design, IEEE Press, New York, 1990

Circuit e Logic e Combination Ale

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Circuit e Logic e Combination Ale

Încărcat de

Drepturi de autor:

Formate disponibile

Damian IMBREA

CIRCUITE LOGICE COMBINAIONALE

Editura Gheorghe Asachi Iai

CIRCUITE LOGICE COMBINAIONALE

Editura Gheorghe Asachi Iai

3.8 Uniti aritmetice-logice (ALU) ...................................................183

Circuite Logice Combinaionale

Circuitele electronice proceseaz informaiile aplicate la intrrile lor sub

Modul n care circuitul prelucreaz semnalul vx(t) poate fi n multe cazuri

ceea ce este echivalent cu vz(t) = F(vx(t)) la orice moment de timp t. Aceasta

Circuite Logice Combinaionale

O alt abordare a procesrii semnalelor (lund ca referin tot circuitul din

n care L i H sunt dou simboluri, numite i valori logice, ce indic apartenena

F(H) tensiune constant 0 [0 ... V1] ^ [V2 ... V+]

n aceste condiii procesarea semnalului vx de ctre circuitul din fig.i.1 poate fi

n comparaie cu relaia i.1, care definete un numr foarte mare de funcii

negare logic sau complementare logic i se reprezint analitic prin expresia

dintre care 10 au utilitate practic, dup cum se va arta n capitolul 1.

Fig.i.2 Rspunsul inversorului logic la diferite tipuri de comenzi

Circuite Logice Combinaionale

Spre deosebire de un circuit analogic, msurarea rspunsului generat de

(5) - n tehnologiile actuale de fabricare a circuitelor integrate (CMOS)

Circuite Logice Combinaionale

Cap.1 ALGEBR LOGIC I ARITMETIC BINAR

Cap.1 Algebr logic i aritmetic binar

tensiune mare desemneaz tensiuni arbitrare cuprinse n intervalele sau benzile

1.2 Definirea axiomatic a algebrei logice

Circuite Logice Combinaionale

Axioma 3: Operaiile + i sunt distributive una fa de cealalt.

1.3 Reguli de calcul n algebra logic

Cap.1 Algebr logic i aritmetic binar

Teorema 1.3: Absorbia: a, b 0 B Y a + ab = a i a(a + b) = a.

iar dac a = 1 atunci

Aceast proprietate se generalizeaz astfel:

Circuite Logice Combinaionale

Axiomele i teoremele prezentate au dou forme. Aceste forme sunt

1.4 Funcii logice

Cap.1 Algebr logic i aritmetic binar

Pentru fiecare expresie logic exist o expresie logic dual. De exemplu,

poate fi reprezentat sub formele echivalente:

Circuite Logice Combinaionale

(2) calcularea valorilor funciei:

Relaiile 1.1 i 1.4 sunt echivalente deoarece valorile calculate cu acestea i

c f(0,0,0) + a bc f(0,0,1) + abc f(0,1,0) + abc f(0,1,1) +

Cap.1 Algebr logic i aritmetic binar

n relaia 1.5 sunt 6 din cei 8 mintermeni de 3 variabile; mintermenii a

Seturile de operaii {+, } i {, } sunt numite complete deoarece orice funcie

1.4.2 Tabele de adevr

Circuite Logice Combinaionale

atribuite variabilelor a, b, c, adic F(0,0,0), F(0,0,1), F(0,1,0), F(0,1,1),

Fig.1.2 Tabela de adevr a funciei definit cu relaiile 1.1 1.6

Cap.1 Algebr logic i aritmetic binar

Numrul N de funcii logice distincte, de n variabile, este egal cu numrul

Circuite Logice Combinaionale

Funciile constante f1 i f2 nu au utilitate practic. Funciile f3, f4, f5 i f6 nu sunt

Funcia f8 este complementul funciei f7 i reprezint operaia SAU EXCLUSIV

Cap.1 Algebr logic i aritmetic binar

Dimensiunea unei tabele de adevr crete exponenial cu numrul de

Fig.1.4 Comprimri ale unei tabele de adevr

Circuite Logice Combinaionale

Fig.1.5 Funcie incomplet definit

Cap.1 Algebr logic i aritmetic binar

1.4.3 Diagrame de decizie binar

Fig.1.7 Funcie logic reprezentat printr-o diagram de decizie binar

A + B = B - A = 0000,110; C2(A + B) = 0000,110 = C2(A) + C2(B)

A + B = - A + B = 1110,011; C2(A + B) = 1001,101 = C2(A) + C2(B)

A = 001,11; B = 110,10; A - B # 0; C1(B) = 101,01