De los siguientes dos ejercicios haga un reporte que contenga:

1. Diagrama esquemtico
2. Tabla de verdad
3. Simulacin del circuito esquemtico que compruebe la tabla de verdad.
4. Simulacin del circuito que compruebe la tabla de verdad en VHDL.
5. Cargar el programa a la tarjeta DE0-nano en VHDL.
6. Conclusiones

Nota: no olvide enviar los ejercicios.

Recuerde lo siguiente:
La estructura de un programa en VHDL se declara de la siguiente manera:

Library donde se declaran los tipos lgicos de librera de VHDL estndar

Entity donde se declaran las entradas y salidas del circuito a simular
Architecture donde se describen la relacin entre las entradas y salidas

ES IMPORTANTE ANALIZAR EL CDIGO EN VHDL, NO SOLO LO

INTRODUZCA EN EL PROGRAMA QUAERTUS II.

Ejercicio 1
Este ejercicio hace referencia al siguiente circuito:

Programa en VHDL

Library donde se declaran los tipos lgicos de librera estndar de VHDL

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

Entity donde se declaran las entradas y salidas del circuito a simular

ENTITY compuertas01 IS
PORT ( a, b, c : IN STD LOGIC;
y : OUT STD LOGIC);
END compuertas01;

Architecture donde se describen la relacin entre las entradas y salidas

ARCHITECTURE logica01 OF compuertas01 IS

BEGIN
y <= (a and b) or (b and c) or (a and c);
END logica01;

Ejemplo 2
Este ejemplo hace referencia al circuito decodificador de la
figura 2

Figura 1 Decodificador de 4 salidas.

Tabla de verdad

En la tabla de verdad se muestra que si G testada es igual a 1 el decodificador

se desactiva y si es 0 ocurre lo contrario.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decode2 IS
PORT(
d1, d0, g : IN BIT; y0, y1, y2, y3 : OUT BIT);
END decode2;
ARCHITECTURE decoder2 OF decode2 IS

BEGIN
y0 <= (not d1) and (not d0) and (not g); y1 <= (not d1) and ( d0) and (not
g); y2 <= ( d1) and (not d0) and (not g); y3 <= ( d1) and ( d0) and (not g);
END decoder2;

Otra forma de disear en VHDL un decodificador en forma de vectores

es la siguiente:
Note
que
ahora
se
utiliza
la
librera
de
vectores
STD_LOGIC_VECTOR (1 downto 0)
en lugar de solo la librera
STD_LOGIC. Y se introduce la funcin WHEN, WHEN OTHERS, que
se estructura de la siguiente manera:
label:WITH__expressionSELECT
__signal<=__expressionWHEN__constant_value,
__expressionWHEN__constant_value,
__expressionWHEN__constant_value,
__expressionWHEN__constant_value;
Ejemplo:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decode3 IS
PORT(
d : IN STD_LOGIC_VECTOR (1 downto 0);
y : OUT
STD_LOGIC_VECTOR (3 downto 0));
END decode3;
ARCHITECTURE decoder OF decode3 IS
BEGIN
WITH d SELECT
y <= 0001 WHEN 00,
0010 WHEN 01,
0100 WHEN 10,
1000 WHEN 11,

0000 WHEN others;

END decoder;

Estos y otros nuevos ejercicios que les voy a

encargar son la base para disear un
decodificador a 7 segmentos con la tarjeta DE0nano.