Etude dun metteur,

rcepteur Manchester

Effectu par : Siham MAJID

 metteur et rcepteur Manchester

Introduction :

Le codage Manchester, galement appel codage biphas, introduit une

transition au milieu de chaque intervalle. Il consiste en fait faire un OU
exclusif (XOR) entre le signal et le signal d'horloge, ce qui se traduit par un
front montant lorsque le bit est zro, un front descendant dans le cas
contraire.

Dautre part on peut dire que Le codage Manchester est un codage synchrone. Il
est utilis dans les rseaux informatiques pour injecter sur le mdia physique
(couche 1 du modle OSI) les valeurs logiques correspondant au flux d'entre.

Le code utilis pour reprsenter une donne numrique est le code NRZ :
un NL1 (niveau logique 1) est reprsent par 5V par exemple
un NL0 (niveau logique 0) par 0 V ou -5 V

Lide du codage Manchester ou biphas consiste reprsenter les informations

logiques, non pas par des niveaux (5 V et, 0 ou -5 V), mais par des transitions :
 une NL1 par un front descendant au milieu de la priode dhorloge
un NL0 par un front montant au milieu de la priode dhorloge

Comme la montre la figure suivant :

Emetteur Manchester :

Le schma de lmetteur Manchester est donn par la figure suivante :

Fonctionnement :

A partir dun signal carr issu de loscillateur de rfrence on obtiendra un

signal dhorloge (Horloge dmission) deviser par 16,32,64 selon ce qui convient .
Lhorloge attaquera ensuite un gnrateur pseudo-alatoire ce qui permettra de
gnrer une squence NRZ permettra de tester lmetteur et le rcepteur
avec un signal proche de la ralit quune suite de niveaux identiques ou quune
alternance de 1 et de 0.
Enfin le codeur va raliser une translation du code NRZ vers le code
Manchester et le reste du circuit permettra dattaquer la ligne
.
Dans La suite on va programmer chacun de ces blocs en langage VHDL :

Le diviseur de frquence :

Comme son nom lindique un diviseur de frquence permettra de diviser la

frquence en une autre 32 et 64 fois plus petite que la frquence dentre.

Programme VHDL :
 Simulation :

Le gnrateur pseudo-alatoire :

Un gnrateur pseudo alatoire permet de gnrer partir de N bascules D

montes en registre de dcalage une suite priodique de 2N-1 cod en
NRZ,lentre du registre dcalage est une combinaison dun ou exclusif de la
sortie du registre et dune ou plusieurs bascules dont le rang dpend de N .

Le schma suivant rsume tous ce quon vient de dire :

 Programme VHDL :

Simulation :
Le codeur :

Programme VHDL :

Simulation :
 La simulation fonctionnelle de lensemble :

La simulation temporelle de lensemble :

Rcepteur Manchester :

Le schma du rcepteur Manchester est donne par la figure suivante :

Un dtecteur de front va dans un premier temps, partir du signal incident

filtr, amplifi et remis en forme, VE, fournir une brve impulsion en VI
chaque front montant ou descendant.

Fig. : Dtecteur de front

Pour dcoder le signal reu, nous allons utiliser le fait quau milieu de chaque
priode de lhorloge dmission, un front montant (pour un NL1 de la donne NRZ)
ou descendant (pour un NL0 de la donne NRZ) reprsente la valeur cherche.
Il suffira donc daller lire le signal reu aprs ce front pour avoir la valeur NRZ,
aux trois quarts de la priode de lhorloge dmission par exemple.

On voit bien claire qu la sortie du dtecteur de front on a deux types

dimpulsion, des impulsions systmatiques et dautres alatoires on a intrt
supprimer les dernires par lintermdiaire dun monostable M1 front montant
qui va nous fournir un NL1 durant 75% de la priode dhorloge, il nous faut aussi
un autre monostable M2 plac la sortie M1 qui fournira son tour un NL0
pendant la dur de 25%.
Le monostable est un circuit purement numrique comme le montre la figure
suivante :
Enfin on a un chantionneur numrique qui transmettra sa sortie la valeur du
signal reu par le rcepteur au moment de sn front montant.

Comme dans ltude de lmetteur on va crire le programme de chaque

lment de la chaine de rception :

Dtecteur de front :

Programme VHDL :
 Simulation :

Monostable :

Programme VHDL :
 Simulation :

Echantionneur :

Programme VHDL :
 Simulation :

Simulation de lensemble :