Sunteți pe pagina 1din 19

Magistrale

3.Magistrale

Cuprins modul
3.1.Introducere
3.2.Magistrale ierarhizate
3.3.Diagrame de semnal la acces
3.4.Magistrale multiplexate
3.5.Magistralele PCI i PCI Express
.
Cuprins

Modulul Magistrale este o prezentare general a magistralelor


ncepnd de la definiii i aspecte de dezvoltare istoric. Este
prezentat o structur tipic de magistral ierarhizat de la
calculatoare PC pentru a pune n eviden structura. Se detaliaz
prin diagrame de timp de acces o magistral simpl, tipic pentru
microcontrollere. O prezentare a magistralelor PCI i PCI Express
Introducere arat tendina de trecere la magistrale paralele cu grupuri de canale
seriale.

Dup parcurgerea acestui modul studenii vor avea o privire


general asupra magistralelor n evoluia lor istoric i vor nelege
cteva aspecte particulare mai importante:
Structura unei magistrale ierarhizate exemplificat pentru
cazul unui calculator PC;
Structura i funcionarea n detaliu a unei magistrale
simple, implementat n microcontrollere;
Obiective Structura general a magistralelor PCI i PCI Express.
Obiective specifice:
1.nvarea principiilor fundamentale de transfer de date
2.Introducere n domeniul transferului de date prin magistrale
3.nelegerea noiunilor prin exemplificri practice

Durata medie Durata medie de studiu individual este de 2 ore.


de studiu
individual

33
Magistrale

3.1. Introducere
Legtura ntre procesor i EP (Echipamente Periferice) se realizeaz prin canale I/O (de
intrare/ieire) prin intermediul magistralei. Evoluia n timp a canalelor I/O este n acelai
timp o evoluie a creterii complexitii i performanelor. Pot fi enumerate urmtoarele
etape:
1. CPU controleaz direct EP;
2. Este adugat un modul I/O (o interfa serial sau paralel, programabile). CPU
comand EP prin transfer programat (direct sau prin interogare);
3. Aceeai configuraie ca la 2, dar transferul are loc prin ntreruperi;
4. Modulul I/O are acces direct la memorie prin DMA. Modulul poate muta
informaia direct n memorie, accesul CPU fiind necesar doar la nceputul i
sfritul transferului;
5. Modulul I/O folosete un microcalculator sau un microcontroller, cu instruciuni
proprii. CPU programeaz procesorul I/O pentru un transfer, pe care acesta l
execut folosind instruciunile proprii. Cnd transferul se termin, procesorul I/O
ntrerupe CPU pentru a comunica rezultatele transferului;
6. Microcontrollerul are memorie local. El poate controla astfel mai multe EP cu o
intervenie minim din partea CPU. Memoria local poate fi folosit i ca buffer
de date, realiznd astfel o rat de transfer mare.
Definiie: o magistral este un subsistem cu funcia de comutator universal bidirecional
prin care se transfer date n interiorul unui sistem de calcul sau ntre sisteme de calcul.
Schema bloc a unui sistem bazat pe magistrale este dat n figura 3.1:

1 Master 2 3
B B B

B B B
4 5 n

Figura 3.1. Structura unui sistem pe baz de magistrale

Sistemul prezentat n figura 3.1 este format din n subsisteme dintre care unul este Master
la un moment dat iar celelalte Slave. Comutatorul este comandat de Master care stabilete
subsistemul Slave cu care face transfer de date i stabilete sensul transferului.

34
Magistrale

Subsistemele pot fi explorate ciclic sau, mai eficient transferul poate fi realizat printr-o
logic de prioriti. Bufferele B optimizeaz traficul de date, aceste buffere fiind
introduse n structura magistralei ncepnd cu magistrala PCI.. Dac fiecare subsistem
poate transfera date cu viteza vi i viteza cea mai mare este:
vmax=max (vi), atunci viteza magistralei VM va fi:
VM=k.vmax , adic mai mare (cu un coeficient k) dect viteza celui mai rapid
subsistem
Magistralele pot fi de dou tipuri:
1. Sincrone, la care exist o linie de tact i toate transferurile se fac ntr-un numr
ntreg de tacte, ciclul fiind numit ciclu de magistral. Acest tip de magistral este
cel mai simplu i ca urmare s-a rspndit i la microcontrollere;
2. Asicrone, transferul poate dura orict, este nevoie ns de un protocol de dialog.
Pentru ca un transfer nereuit s nu blocheze sistemul este nevoie de un mecanism
de supraveghere a magistralei.
Prima magistral a aprut n 1984 n structura calculatorului IBM PC i s-a numit ISA
(Industry Standard Architecture). Magistrala este sincron, are 16 bii de date, 24 de bii
de adres, subansamblele conectate se configureaz manual, viteza maxim este de
16Mbps. Specificaiile tehnice ale magistralei au fost n domeniul public, ceea ce a
determinat ca magistrala s fie un succes i ca urmare compatibilele IBM PC s se
rspndeasc n toat lumea.
Specificaiile fiind libere, IBM nu a beneficiat financiar prea mult de pe urma acestei
magistrale, aa nct a lansat n 1987 o nou magistral, superioar, pentru calculatoarele
PS2 numit MCA (Microchannel). Caracteristicile ei: 32 de bii de adres, 32 de bii de
date, configurare automat, viteza maxim 32Mbps, cu posibilitatea de a lucra
multiprocesor. Pentru a construi dispozitive MCA era nevoie de cumprarea licenei de la
IBM i au fost puine firme care s fac acest lucru, ca urmare calculatoarele cu MCA nu
s-au rspndit.
Ca reacie la MCA, un consoriu de firme (Compaq, Epson, Hewlett Packard, NEC,
Olivetti i Zenith) a lansat magistrala EISA (Extended ISA) n 1988. Magistrala EISA are
performane cel puin att de bune ca i MCA: 32 de bii de adres, 32 de bii de date,
configurare automat sau manual, viteza maxim 120Mbps i asigura compatibilitate cu
plcile ISA. Specificaiile au fost n domeniul public i probabil magistrala ar fi avut
succes.
EISA nu s-a rspndit pentru c INTEL a lansat n 1990 magistrala PCI (Peripheral
Component Interconnect) cu specificaii n domeniul public, cu un concept nou al
arhitecturii. PCI poate lucra cu 32 sau 64 de bii de date la o vitez de maximum
35
Magistrale

2,112Gbps. Conceptul de ierarhizare a magistralei dup vitez permite compatibilitatea


cu magistrala ISA. n ultimul timp plachetele ISA au disprut dar PCI a pstrat intern o
magistral de vitez mic numit LPC (Low Pin Count), de fapt o magistral ISA cu
semnale multiplexate pe aceleai linii pentru economia de pini.

3.2.Magistrale ierarhizate
Magistrala PCI are o arhitectur care permite existena a dou magistrale pentru I/O, una
de vitez mare i una de vitez mic, figura 3.2.. La magistrala de vitez mare se
conecteaz dispozitivele rapide iar la cea lent se cupleaz canalele care necesit o vitez
mic. Culorile sunt sugestive, cele mai calde sugernd o vitez mai mare.

Magistral procesor
PROCESOR CACHE

Separare Dispozitive I/O locale

Magistral sistem

Controller de Controller de
magistral lent magistral rapid
Magistrale I/O

Seriale, paralel HDD, CD ROM, video, SCSI

Figura 3.2. Principiul magistralei ierarhizate

Dac se analizeaz cazul concret al sistemelor PC lucrurile devin mai clare. Structura
ierarhizat a magistralelor este dat n figura 3.3. Se poate vedea structura pe 3 nivele,
cel mai de sus fiind constituit pe lng magistrala procesorului care are viteza cea mai
mare, tactul fiind FSB (Front Side Bus). Pe aceast magistral sunt conectate controllerul
video integrat, controllerul de memorie DRAM i controllerul magistralei PCI. Pe al
doilea nivel este situat magistrala PCI cu un tact de 33MHz, la care sunt conectate
dispozitivele de I/O rapide, adic canale USB, interfaa SATA, interfaa Ethernet
10/100Mbps. AL treilea nivel este reprezentat de magistrala LPC (standard ISA) la care
sunt conectate cele mai lente dispozitive de I/O, adic canalele PS2 pentru tastatur i
mouse. Probabil c n timp se va renuna la nivelul magistralei LPC, existnd tendina ca

36
Magistrale

dispozitivele de I/O s devin mai rapide i migrarea ctre USB. n general creterea
vitezei interfeelor face ca acestea s urce pe diagrama magistralelor. Un exemplu clar
este interfaa Ethernet care la viteza de 10/100Mbps este conectat la magistrala PCI dar
la viteza de 1Gbps este conectat la magistrala procesor.
Funcionarea sistemului ierarhizat de magistrale poate fi exemplificat prin modul n care
se execut instruciubea MOV DX,AL la portul de ieire 0378H, portul paralel.
Instruciunea este analizat de controllerele de magistral ierarhizate. Controllerul PCI
are o tabel de adrese de I/O i verific dac adresa din instruciune este alocat unui
periferic rapid. n acest caz nu este alocat, aa c instruciunea este executat pe
magistrala LPC. O instruciune de citire/ scriere cu hard discul ar fi fost executat pe
magistrala PCI.

Procesor Cache
Magistrala
procesor, 100,
200, 400 MHz Monitor

Controller de Controller de RAM


magistral PCI magistral PCIe video

Controller de MEMORIE
memorie

Ethernet 1G
Magistrala
PCI
DDR3
1600MHz
33MHz
1333MHz

Controller de SATA, IDE, USB,


magistral LPC Ethernet 10/100, audio.

Magistrala Traseul instruciunii


LPC OUT DX,AL dac DX este
14 MHz
0378H

PS2, interfa paralel,


audio.

Figura 3.3. Principiul magistralei ierarhizate la PC

37
Magistrale

3.3. Diagrame de semnal la acces


Diagramele de timp ale accesului pe magistral arat modul cum se desfoar n timp
transferul de date i rolul semnalelor importante de comand.
Pe o magistral sincron transferul de date dureaz un anumit numr de tacte de ceas,
perioada unui transfer fiind numit ciclu. Ciclurile pot fi de citire sau scriere (din
perspectiva procesorului), pot fi cicluri de transfer cu memoria sau cu dispozitivele de
intrare ieire, pot fi cicluri de transfer gestionate de procesor sau cicluri de acces DMA.
Un ciclu deosebit care poate exista la anumite sisteme este cel de ntrerupere. Sunt
exemplificate ciclurile de magistral n cazul unei magistrale generice simple,
asemntoare cu cea mai simpl magistral (ISA / LPC) la sistemele x86 i cu
magistralele microcontrollerelor.
Ciclul de citire din memorie este reprezentat n figura 3.4. Un astfel de ciclu este
declanat de o instruciune de citire din memorie, la x86 este MOV AL, [BX].

T1 T2 TW T3
Semnale generate de:
Tact
Controller de magistral
t
ALE Procesor
t
Adrese
Procesor
t
/MEMR Procesor

t
Date Memorie
t
Timp de acces la memorie

Figura 3.4. Ciclul de citire din memorie

Semnalul ALE (Address Latch Enable) este utilizat pentru memorarea adreselor ntr-un
latch. Memorarea se face pe frontul primului impuls de tact. La executarea instruciunii
de citire din memorie MOV AL, [BX] procesorul activeaz semnalul MEMR. Dup
trecerea unui timp de ntrziere datele sunt citite din memorie i apar pe magistrala de

38
Magistrale

date. Ele sunt eantionate de frontul ultimului impuls de tact. De regul memoria este mai
lent dect procesorul, de aceea este posibil ca la citire i scriere s se introduc un
impuls de tact suplimentar TW numit impuls de wait care genereaz o stare de wait. La
acest ciclu de citire celelalte semnale de comand MEMW, IOR i IOW sunt inactive.
Ciclul de scriere n memorie este reprezentat n figura 3.5 i este asemntor cu ciclul de
citire. Un astfel de ciclu este declanat de o instruciune de scriere n memorie, la x86 este
MOV [BX], AL.

T1 T2 TW T3
Semnale generate de:
Tact
Controller de magistral
t
ALE Procesor
t
Adrese
Procesor
t
/MEMW Procesor

t
Date Procesor
t

Figura 3.5. Ciclul de scriere n memorie

Instruciunea de scriere n memorie MOV [BX], AL activeaz semnalul MEMW,


celelalte semnale de comand fiind inactive. Modificrile fa de ciclul de citire au fost
reprezentate cu rou pentru a fi mai vizibile.
Ciclul de citire de la un dispozitiv de I/O este reprezentat n figura 3.6. Un astfel de ciclu
este declanat de o instruciune de citire de la un port, la x86 este IN AL, DX. Execuia
acestei instruciuni activeaz semnalul IOR. Dup trecerea unui interval de timp de acces
la dispozitivul de I/O datele sunt disponibile pe magistrala de date. Datele sunt
eantionate pe frontul cresctor al semnalului /IOR. Dispozitivele de I/O sunt mai lente
dect memoria aa nct poate fi nevoie de inserarea mai multor impulsuri de tact TW de
ateptare (WAIT)
Ciclul de scriere la un dispozitiv de I/O este reprezentat n figura 3.7. Un astfel de ciclu
este declanat de o instruciune de scriere la un port, la x86 este OUT DX, AL.

39
Magistrale

T1 T2 TW1 TW2 T3
Semnale generate de:
Tact
Controller de magistral
t
ALE Procesor
t
Adrese
Procesor
t
/IOR Procesor

t
Date Dispozitivul I/O
t
Timp de acces la I/O

Figura 3.6. Ciclul de citire de la I/O

T1 T2 TW1 TW2 T3
Semnale generate de:
Tact
Controller de magistral
t
ALE Procesor
t
Adrese
Procesor
t
/IOW Procesor

t
Date Procesor
t

Figura 3.7. Ciclul de scriere la I/O

40
Magistrale

Modificrile la ciclul de scriere fa de ciclul de citire sunt marcate cu rou pentru a uura
nelegerea.
n ciclurile DMA procesorul nu are controlul magistralelor, controlul fiind preluat de
controllerul de magistral. Ciclul de scriere DMA reprezentat n figura 3.8. nseamn
citirea de la un dispozitiv de I/O i scrierea n memorie.

T1 TW1 T2 TW2 T3
Semnale generate de:
Tact
Controller de magistral
t
HOLDA Procesor
t
Adrese
Controller DMA
t
/IOR Controller DMA

t
Date Dispozitivul I/O
tt
/MEMW Controller DMA
t
Timp de acces la I/O

Figura 3.8. Ciclul de scriere DMA

Cedarea magistralelor de ctre procesor se face n urma unui dialog, dup care procesorul
confirm cedarea prin activarea semnalului HOLDA. Controllerul DMA pune adresa de
memorie pe magistral i activeaz semnalul /IOR. Datele sunt puse de dispozitivul de
I/O pe magistral, dup care controllerul DMA activeaz semnalul /MEMW i datele se
nscriu n memorie.
Ciclul de citire DMA reprezentat n figura 3.9. nseamn citirea din memorie i scrierea la
un dispozitiv de I/O. Cu rou au fost marcate modificrile.

41
Magistrale

T1 TW1 T2 TW2 T3
Semnale generate de:
Tact
Controller de magistral
t
HOLDA Procesor
t
Adrese
Controller DMA
t
/MEMR Controller DMA

t
Date Memorie
t
Controller DMA
/IOW
t
Timp de acces la memorie

Figura 3.9. Ciclul de citire DMA

Din diagramele de semnal se poate determina aproximativ creterea vitezei de transfer


prin DMA. Un transfer programat nseamn o instruciune de acces la memorie (4 tacte)
i una de acces la un dispozitivde I/O (5 tacte), n total 9 tacte. Un ciclu DMA care face
acelai lucru dureaz 5 tacte, deci creterea de vitez este de 9/5 ori (de 1,8 ori). Desigur
c mrirea vitezei de transfer depinde de numrul de tacte de wait introduse.

3.4. Magistrale multiplexate


Microcontrollerele au beneficiat la apariie de experiena dezvoltrii magistralelor de PC
i au mprumutat variantele cele mai simple de magistrale sincrone. Transferul de date pe
o magistral sincron apare la execuia unei instruciuni a microcontrollerului. La
execuia instruciunii, n funcie de instruciunea executat, se genereaz automat un
semnal care stabilete spaiul de adresare i sensul transferului. n cazul n care spaiul de
adresare este comun pentru zona de memorie i zona de I/O atunci exist dou semnale
de comand - RD i WR care stabilesc sensul transferului. Dac spaiul de adresare este
diferit pentru memorie i IO atunci exist patru semnale- IOR, IOW, MEMR, MEMW.

42
Magistrale

Diagrame de timp pentru transferuri tipice pe o magistral sincron simpl cu spaiu


comun pentru memorie i I/O au fost prezentate anterior.
La un PC la magistralele vechi liniile de adres i de date sunt diferite pentru c nu s-a
pus problema economiei de spaiu. De regul, n microcontrollere i la magistralele noi
de PC nu se poate accepta un numr att de mare de linii din cauza costurilor de realizare
a circuitului, de aceea liniile de adrese i date sunt multiplexate. Aceasta nseamn
cuplarea unui latch de adrese n exteriorul microcontrollerului care s fie ncrcat cu
adrese, comanda latch-ului fiind realizat cu semnalul ALE (Address Latch Enable). O
diagram de timp n acest caz este dat n figura 3.10:

CLK

ALE

/RD

/WR

Adrese/ date
AD0-AD7
Date scrise

Adrese Citire Scriere


Date citite Adrese

Figura 3.10. Diagrama de timp pentru un ciclu de citire urmat de un ciclu de scriere n
cazul unei magistrale de adrese i date multiplexate

3.5.Magistralele PCI i PCI Express


Asociaia PCI-SIG (www.pcisig.com) grupeaz un numr mare de productori (circa
900) interesai n armonizarea structurilor i caracteristicilor magistralelor PCI. Tabelul
3.1 arat evoluia n timp a caracteristicilor magistralelor PCI:
Tabel 3.1.
Magistrala Anul apariiei Debit maxim
PCI 33MHz 1993 133Mo/s
PCI 66MHz 1995 266Mo/s
PCI-X 133MHz 1999 533Mo/s

43
Magistrale

PCI-X 266MHz 2002 1066Mo/s


PCI-X 533MHz 2002 2131Mo/s
PCI Express 2002 16Go/s (x32)

Specificaiile PCI permit cuplarea a maximum 32 de dispozitive pe magistral. Cu toate


acestea, din motive de ncrcare a magistralei, practic se pot conecta doar 5-10
dispozitive. O diagram de semnale tipic pentru accesul la magistrala PCI este dat n
figura 3.11.

T1 T2 T3 TW T4 TW T5 TW

Tact
t
GNT#
t
AD
t
Adrese Date 1 Date 2 Date 3

C/BE#
t
Tip Validare Validare Validare
tranzacie date date date

Figura 3.11. O diagram de semnale pentru accesul la magistrala PCI

Este foarte important caracteristica PCI de a permite transferuri n salv (burst).


Magistrala PCI admite 12 tipuri de tranzacii (cicluri) printre care tranzacii cu memoria,
cu dispozitive de I/O, de configurare, etc.
Liniile de date i adrese sunt multiplexate (AD) pentru a reduce numrul de linii. Un
dispozitiv master cuplat pe magistral poate solicita magistrala cu un semnal REQ# i
cnd aceasta este liber controllerul de magistral va rspunde cu GNT#. La primul tact
pe liniile AD masterul pune adresa, iar pe liniile C/BE# se pune tipul tranzaciei. Dup
adres, pe liniile AD urmeaz datele, cuvnt dup cuvnt. Se poate vedea c dup fiecare
tact urmeaz un tact de wait pentru a permite sincronizarea cu date puse pe magistral cu
diferite ntrzieri. Pe liniile C/BE# se pun cuvinte de validare a datelor.

44
Magistrale

Una dintre problemele majore ale magistralelor paralele este transmisia semnalelor pe
mai multe linii (16, 32 sau 64), apropiate ntre ele, la viteze de transfer din ce n ce mai
mari. Efectele perturbatoare care se manifest la aceste transmisii, n special reflexiile i
diafonia nu mai pot fi neglijate i limiteaz creterea n continuare a vitezei de transfer.
Soluii care micoreaz diafonia i reflexiile cum ar fi de exemplu trasee mai late (cu
rezisten mai mic), introducerea traseelor de mas ntre traseele de semnal etc. nu pot fi
practic aplicate pentru c dimensiunile noilor echipamente trebuie s fie din ce n ce mai
mici. Sunt foarte interesante soluii de codificare a datelor transmise pe magistrala
paralel astfel nct combinaiile de nivele logice pe linii adiacente care produc diafonii
s fie eliminate. n figura 3.12. se poate vedea un asemenea sistem care verific
combinaiile care produc diafonii i le nlocuiete, semnaliznd acest lucru cu o linie
special care se adaug la liniile magistralei.

Figura 3.12. Eliminarea combinaiilor care produc diafonii (Sursa: M. Drban, Tez de
doctorat, Cluj Napoca, 2012, online:
http://www.etti.utcluj.ro/download/988_PhD_Thesis.pdf)

Un rspuns posibil la aceste probleme este apariia unui nou tip de magistral. PCI
Express are o alt filozofie a magistralelor, de la magistrale paralele la care fiecare linie
este de semnal este un traseu clasic, la o magistral paralel care conine mai multe
grupuri de linii de comunicaii seriale numite canale. Un canal conine 2 linii de
transmisie seriale unidirecionale (simplex), fiecare linie fiind compus din 2 fire cu
transmisie diferenial (High- speed LVDS, Low Voltage Differential Signaling), figura
3.13.

45
Magistrale

Canal PCI Express

Date seriale Date seriale


de intrare de ieire

Transmitor Receptor

Date seriale Date seriale


de ieire de intrare

Receptor Transmitor

Figura 3.13. Canal PCI Express

Transmisia serial la PCI Express este o transmisie punct la punct, sincron, cu cadre de
date, cu refacerea tactului din datele citite, codarea fiind o codare de grup numit 8b/10b,
care va fi tratat ntr-un modul ulterior, dedicat interfeei IEEE1394.
Magistrala PCI Express poate conine un canal (PCIe x2), 2 canale (PCIe x4), .a.m.d.
pn la 16 canale (PCIe x32).
Controllerul de magistral conine un comutator (Switch) care comut un dispozitiv
master la unul slave, ca n diagrama general din figura 3.1. O schem general a
magistralei PCI Express este dat n figura 3.14.

46
Magistrale

Procesor Magistrala
procesor, FSB

Memory Root Complex


Read
Request Switch C
Switch A
Completion
with Data
Request

Endpoint Endpoint Endpoint

Switch C

Endpoint Endpoint
Memorie

Figura 3.14. Structura magistralei PCI Express

Arhitectura magistralei seamn cu arhitectura USB, viteza superioar fiind asigurat de


un numr mai mare de canale seriale prin care se transfer date simultan. Dac procesorul
are nevoie de un transfer de date de citire de la memorie atunci trimite un cadru de
comand Memory Read Request. Aceasta ajunge la Endpoint-ul memorie prin trecerea
prin Switch-ul A i C, comandate pentru a asigura traseul ctre Endpoint-ul dorit de ctre
controllerul de magistral. Memoria rspunde acestei cereri cu cadrul Completion with
Data Request. Transferul de date este bidirecional full duplex prin fiecare canal serial cu
cte dou linii de transmisie. Toate dispozitivele cuplate la magistral conin buffere de
transmisie i recepie.

47
Magistrale

Modulul ncepe cu definiiile i istoricul magistralelor,


punctnd caracteristicile care au dus la dezvoltarea unor
tipuri de magistrale i la dispariia altora. Principiul
ierarhizrii magistralelor este ilustrat prin prezentarea pe
scurt a magistralei calculatorului PC. Se prezint apoi
detaliat o magistral simpl, bazat pe structura magistralei
Rezumat ISA, care poate fi acum ntlnit n structura multor
microcontrollere. Se prezint pe scurt o structur care
conine linii de adrese i date multiplexate, deseori ntlnit
la microcontrollere. Modulul se ncheie prin prezentarea
structurii magistralei PCI i a noii magistrale PCI Express
care acum este cea mai rspndit magistral la PC-uri. Se
discut tendina de trecere de la magistrale clasice la
magistrale paralele cu grupuri de canale seriale.

1. M. Romanca, P. Ogrutan, Sisteme cu calculator


incorporat. Aplicatii cu microcontrollere, Editura
Universitatii Transilvania Brasov, 2011, pag. 5-18
online la:
http://vega.unitbv.ro/~ogrutan/Microcontrollere2011/
2-magistrale.pdf
2. P. Ogruan, C. Gerigan, N. Banciu Memorii, interfee
Bibliografie i periferice. Interfee specializate, Ed. Transilvania
Braov, 2003, 190 pagini, ISBN 973-635-118-1, pag.
1-30, online la:
http://vega.unitbv.ro/~ogrutan/ii/chipset.pdf
3. C. Gerigan, P. Ogrutan, Tehnici de interfatare,
Editura Transilvania, Brasov 2000, pag 24-45, online:
http://vega.unitbv.ro/~ogrutan/ti/cap3.pdf
4. R. Budruk, D. Anderson, T. Shanley, PCI Express
System Architecture, Addison-Wesley, 2003, online:
http://www.mindshare.com/files/ebooks/pci%20expre
ss%20system%20architecture.pdf

48
Magistrale

Test de autoevaluare

1.Pe o magistral pot exista mai multe dispozitive master doar


dac:
(a) numrul de dispozitive slave este mai mare dect
o anumit limit (24)
(b) dispozitivele sunt master la momente diferite de
timp timp
R (c) numrul de dispozitive master este mai mic
dect 2
(d) dac magistrala este sincron

I. Vezi pagina 2

2. Semnalul ALE este pus de procesor pentru a semnaliza un


ciclu de scriere
adevrat
R fals
I. Vezi pagina 6

3.De ce un ciclu DMA este mai lung dect un ciclu de


memorie?
(a) pentru c semnalul HOLDA este mai lung dect
ALE
(b) pentru c datele sunt furnizate de memorie cu o
ntrziere mai mare
R (c) pentru c datele sunt furnizate de memorie cu o
ntrziere mai mare
(d) pentru c pe n plus fa de citirea/scrierea n
memorie face o scriere/citire la I/O
I. Vezi pagina 9

49
Magistrale

4.Care este motivul pentru care liniile de date i adrese sunt


multiplexate?

(a) Pentru a mri viteza de transfer

(b) Pentru a micora numrul de linii de magistral


R
R (c) Pentru c spaiul de memorie este comun cu cel
de I/O
(d) Pentru a micora costurile de realizare a
circuitului
I. Vezi subcapitolul 3.4.

5.Desenai variaia n timp a semnalelor Tact, ALE, adrese,


IOR, IOW, MEMR, MEMW, date, pentru instruciunea OUT
DX,AL

R
R

I. Vezi subcapitolul 3.3., diagramele 3.4, 3.5, 3.6, 3.7.

50
Magistrale

6. Magistrala PCI Express conine mai multe canale (1-16),


fiecare canal conine 2 linii simplex, fiecare linie fiind compus
din 2 fire cu transmisie diferenial

adevrat
R
fals
I. Vezi pagina 13

R Rspunsuri corecte:

1. b, vezi definiia magistralei de la pag. 2


2. fals, vezi definiia semnalului de la pagina 6
3. d, analizai figurile 3.6, 3.7, 3.8, 3.9.
4. b, d, subcapitolul 3.4.
5. diagrama 3.7. plus semnalele IOR, MEMR i MEMW
inactive (stau la zero logic sau la 1 logic ntreg ciclul)
6. adevrat, vezi definiia de la pagina 13

51