Biestable JK

En el caso del biestable JK aqu empleado se trata de un componente

controlado por flanco nico.
(Tambin existen biestables controlados por los dos flancos y reciben la
denominacin de biestables JK maestro esclavo. Estos se abordan en el
siguiente ejercicio).

Las denominaciones "J" para la entrada de activacin y "K" para la de reset se

han elegido arbitrariamente (por tanto el nombre no tiene ninguna relacin con
la funcin, al contrario de lo que ocurre con el biestable RS). En ocasiones se
emplea "J" con el significado de "jump" y "K" con el de "kill", lo que tiene
relacin con las funciones de activacin y reset.

El biestable JK utilizado en los diagramas de montaje y del circuito del

curso EloTrain-6 solo posee la entrada esttica de activacin (set) S. La
entrada de reset esttica est siempre en el nivel bajo.

El componente 74 HC 112 aqu utilizado posee adicionalmente otras dos

entradas para la de activacin (J), reset (K) y de reloj (C), siendo estas las
entradas estticas de activacin (S) y reset (R).

Estas entradas estticas

(asncronas) S y R, al igual
que la entrada de reloj C,
estn invertidas (nivel LOW
activo), es decir, la funcin
se activa en la entrada
mediante un nivel bajo. La
entrada de reloj reacciona
ante un flanco negativo
(cambio de la seal de reloj
de nivel alto a bajo).
 Si se utiliza una
configuracin con mdulos
mltiples (en este caso
doble) como es el caso del
74HC112, se agregan
nmeros a la identificacin
para garantizar una
asignacin inequvoca.

Flip-Flop J-K

El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter de

seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas,
denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma
el valor de J durante la subida del siguiente pulso de sincronismo.

Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K

son ambos high (alto), entonces en la siguiente subida de clock la salida
cambiar de estado. Puede realizar las funciones del flip-flop set/reset y tiene la
ventaja de que no hay estados ambiguos. Puede actuar tambien como un flip-
flop T para conseguir la accin de permutacin en la salida, si se conectan
entre s las entradas J y K. Esta aplicacin de permutar el estado, encuentra un
uso extensivo en los contadores binarios.
 Estructura del Flip-Flop J-K

A la derecha se tiene una versin simplificada del verstil flip-flop J-K. Ntese
que las salidas se retroalimentan para habilitar las puertas NAND. Esto es lo
que le proporciona la accin de permutacin cuando J=K=1.

Si bien esta implementacin del flip-flop J-K con cuatro puertas NAND funciona
en principio, hay problemas que surgen con el tiempo ("timing"). El pulso de
"timing" debe ser muy corto porque un cambio en Q antes de que aquel se
apague puede conducir el circuito a una oscilacin llamada "carrera". Los
circuitos integrados modernos son tan rpidos que esta sencilla versin del flip-
flop J-K no es prctica (pusimos uno en el laboratorio con un chip de 4-NAND
disponible y era muy inestable frente a las carreras).

El siguiente paso para hacer uso del verstil flip-flop J-K es usar cuatro puertas
NAND adicionales para crear el flip-flop JK Master-Slave que tiene dos flip-flops
set/reset encauzados, usados como "latches" de una manera que suprime la
"carrera".
 Transferencia de Datos, Flip-Flop J-K

En la transferencia de datos sncrona entre dos flip-flops J-K, una seal de

transferencia en la entrada del clock causa que el estado de la celda A se
transfiera a la celda. La seal de transferencia se puede aplicar a varias de
tales celdas en serie para crear un "registro de desplazamiento" (shift register).

En la transferencia de datos asncrona, el pulso de transferencia se puede

aplicar en cualquier momento, para forzar los datos en las entradas asncronas
de set y clear, almacenando los datos independientemente de lo que suceda en
las otras entradas.

Inestabilidad del Flip-Flop J-K o "Carrera"

Una versin simplificada del verstil flip-flop J-K. Obsrvese que las salidas se
retroalimentan a las puertas NAND habilitadas. Esto es lo que le da la accin
de conmutacin cuando J=K=1. La conmutacin puede ser un comportamiento
deseado, pero en general, se desea que los tiempos de conmutacin sean
controlados por los pulsos de clocks como habilitadores para poder controlar y
predecir la salida.
Para esta versin del flip-flop J-K, la conmutacin se activara en cualquier
momento en que el clock tuviera el valor 1 y la velocidad de activacin estara
determinada por el retardo de propagacin a lo largo del circuito. El valor de la
salida en cualquier momento no sera predecible por el estado del clock. Esto
da lugar a lo que se llama "carrera" o "condicin de carrera". Esta conmutacin
no controlada puede suprimirse utilizando la disposicin master-slave en la que
la transmisin del valor J a la salida se retrasa medio ciclo de clock y no se
retroalimenta inmediatamente a la entrada.
Entradas de activacin y reset estticas:
Independientemente de las entradas J, K y C, es vlida la siguiente tabla de
verdad:
 Entradas Salidas
Funcin

S R Q Q
Activacin asncrona L H H L
Reset asncrono H L L H
Indeterminado (*) L L H L

por tanto, el biestable se activa con S=LOW y pasa al estado de reset con
R=LOW.

Deben evitarse la aparicin de los estados S =LOW y R=LOW al mismo

tiempo, pues si tras este estado de operacin ambas entradas cambian
simultneamente de LOW a HIGH, el estado de salida de Q Y Q es
imprevisible.

(*)
La respuesta del circuito integrado para este estado "prohibido" viene
especificada por el fabricante y puede variar.
Los circuitos integrados de Texas Instruments, Hitachi o STMicroelectronics
suponen para S=LOW y R=LOW los estados Q=HIGH y Q=HIGH.

Activacin y reset dinmicos:

En el caso de que las entradas de activacin y reset S y R tengan el nivel
HIGH (por tanto S y R LOW) es aplicable la siguiente tabla de verdad:

Entradas Salidas
Funcin
C J K Q Q
Cambiar (toggle) H H q) q
Reset (carga de "0") L H L H
Activacin (carga de "1") H L H L
Un cambio (memorizar) L L q q

: Flanco de bajada, cambio de nivel de alto a bajo de la seal de reloj C.

q : Valor en la salida Q antes del actual impulso de reloj C.
q : Valor en la salida Q antes del actual impulso de reloj C.
Contenidos de aprendizaje
Una vez realizado el ejercicio, los estudiantes estarn en condiciones de:

Describir el funcionamiento de un biestable JK controlado por un

flanco mediante su cronograma de seal en el tiempo.

Constatar que las entradas R o S pueden actuar

independientemente de la seal de reloj y de la asignacin de
las entradas para aceptacin de datos (J y K), por lo que son
estticas.

Simplificar la tabla de verdad de un biestable JK controlado por

un flanco y reconocer los smbolos grficos normalizados.

Interconectar un biestable JK como un biestable D o T.

Requisitos
Para un exitoso aprendizaje del curso se requiere:

Elaborar tablas de verdad.

Conocimientos de circuitos bsicos.

Esquema de conexiones
En el esquema observamos que la entrada esta negada y necesitamos 0
para habilitar.

Qtn+
Paso S J K cp Qtn+1
no
Estado inicial 1 0 0 0 Qtn "-Qtn
1 1 0 0 0=>1 Qtn "-Qtn
2 1 0 0 1=>0 Qtn "-Qtn
3 1 0 1 0=>1 Qtn "-Qtn
4 1 0 1 1=>0 0 1
5 1 1 0 1 impulso 1 0
6 1 0 1 1 impulso 0 1
= == ======
7 0 1 0
= = ====>

En el circuito se observ que la S siempre debe de estar activo para el

funcionamiento de nuestra tabla de verdad.
Para que se encienda el circuito debemos activar J (Q1 (enser), pero para
ello debemos activar el reloj (CP), al activar el reloj (q3) observamos que el
flanco es de subida, al activar otra vez el flanco va de bajada se desactiva
y por ende nuestro circuito prende.
Tarea 5

Ample el circuito del esquema de conexiones 1 de tal forma que la entrada K

est conectada mediante una negacin a la entrada J.

Para encender el circuito siempre mantener activo (s), luego activamos J,

activamos el reloj y el flanco de bajada se mantiene al volver activar sube el
flanco de subida y se enciende.

Tarea 6

Introduzca en esta entrada J, conectada como se ha descrito, los distintos

niveles lgicos y determine la tabla de verdad de este circuito.

Tabla de verdad:

J cp Qtn+1
0 0=>1 0
1 0=>1 1
 Esquema de conexiones

Tarea 1

Monte el circuito de acuerdo con el esquema de conexiones 1 utilizando el

equipo y los componentes indicados.

Tarea 2

Cronograma:
Cul de las caractersticas del cronograma ofrece la curva correcta de la seal
en el tiempo de la salida Qjkms?

Tarea 3

Cronograma:
Cul de las curvas se corresponde con la salida Qjk de un biestable
controlado por un flanco de reloj conforme al captulo del biestable JK, tareas 1
a 3?

Caracterstica Q1jk
Correcto!
Caracterstica Q2jk
Caracterstica Q3jk
Tarea 4

Cul es la diferencia entre un biestable JK y otro JK-MS?

Un biestable JK-MS lee el estado de las entradas en el
flanco de subida de reloj y lo entrega en el flanco de
bajada de reloj.
Un biestable JK MS lee el estado de las entradas en el
flanco de bajada de reloj y lo entrega en el flanco de
bajada.
Un biestable JK-MS lee el estado de las entradas en el
flanco de bajada de reloj y lo entrega en el flanco de
subida.