Folhas de Apoio

LEETC
V17.03
CPIA E DIREITOS DE AUTOR
Desenho de fundo de capa baseado na seguinte microfotografia de circuito integrado monoltico.
Circuito: Sistema RFIC de receo dupla-banda (2.4GHz/5.2GHz)

Tecnologia: CMOS UMC 0.18m
Ano fabrico: 2009
Dimenso: 2500mx800m
Desenho: f.azevedo
O CONTEDO DESTE DOCUMENTO FOI ELABORADO POR FERNANDO AZEVEDO. RESERVADOS TODOS OS
DIREITOS DE ACORDO COM A LEI.
ISEL 2017
Qualquer comentrio ou sugesto deve ser direcionado para o endereo,

fazevedo@deetc.isel.pt
MODIFICAES E ATUALIZAES
Verso Data Descrio
[V12.06] [2012.06.22] Primeiro documento provisrio.
[V14.10] [2014.10.22] Novo desenho de capa. Introduo do Captulo-Amplificadores Operacionais. Atualizado o

contedo de todos os captulos.
[V15.12] [2015.12.05] Atualizado o contedo de todos os captulos. Correo de erros. Acrscimo de exerccios.
[V16.06] [2016.06.15] Introduo dos Diagramas de Bode no cap.7. Introduo do Cap.8- Anlise de Estabilidade.
FOLHAS DE APOIO
DE
ELECTRNICA 2
Fernando dos Santos Azevedo
Instituto Superior de Engenharia de Lisboa

rea Departamental de Engenharia Electrnica, Telecomunicaes e de
Computadores
NDICE
1. TRANSSTORES DE JUNO BIPOLAR ................................................................................. 10
1.1. Convenes e Simbologia .............................................................................................................. 11
1.1.1.Convenes ..............................................................................................................................11
1.1.2.Simbologia ...............................................................................................................................11
Exemplo 1.1.......................................................................................................................................11
Exemplo 1.2.......................................................................................................................................12
Exemplo 1.3.......................................................................................................................................12
1.2. Polarizao nas Zonas de Funcionamento ..................................................................................... 12
1.3. Modelo DC Linear do Dispositivo - modelo de sinais fortes ........................................................ 15
1.4. Procedimento para determinao do PFR ...................................................................................... 15
1.5. Modelos de Amplificadores ........................................................................................................... 16
1.5.1.Quadripolo................................................................................................................................16
1.5.2.Modelo do Amplificador de Tenso..........................................................................................17
1.5.2.1.Exemplo - caraterizao do amplificador de tenso..............................................................18
1.5.3.Modelo do Amplificador de Corrente.......................................................................................20
1.5.3.1.Exemplo - Caracterizao do amplificador de corrente.........................................................21
1.6. Modelo Incremental - modelo de sinais fracos .............................................................................. 23
1.6.1.Emissor Comum........................................................................................................................24
1.6.2.Coletor Comum.........................................................................................................................25
1.6.3.Base Comum.............................................................................................................................26
2. TRANSSTORES DE EFEITO DE CAMPO ............................................................................... 27
2.1. Introduo ...................................................................................................................................... 28
2.2. Dispositivo JFET ............................................................................................................................ 28
2.2.1.Estrutura Fsica.........................................................................................................................28
2.2.2.Polarizao nas Zonas de Funcionamento................................................................................32
2.2.3.Modelo DC do Dispositivo - modelo de sinais fortes...............................................................33
2.3. Dispositivos MOSFET ................................................................................................................... 34
2.3.1.Estrutura Fsica.........................................................................................................................34
2.3.1.1.Estrutura em corte dos Dispositivos NMOS e PMOS e respetiva simbologia......................34
2.3.2.Zonas de funcionamento do Mosfet..........................................................................................35
2.3.2.1.Zona de Trodo.......................................................................................................................35
2.3.2.2.Zona de saturao..................................................................................................................36
2.3.3.Curvas Caractersticas do Mosfet.............................................................................................37
2.3.4.Polarizao nas Zonas de Funcionamento................................................................................39
2.3.5.Modelo DC do Dispositivo - modelo de sinais fortes...............................................................41
i
2.3.6.Efeito de Corpo.........................................................................................................................41
2.3.7.Procedimento para determinao do PFR.................................................................................43
2.3.8.Modelo Incremental - Modelo de sinais fracos.........................................................................43
2.3.9.Tipos de Montagens..................................................................................................................44
2.3.9.1.Source Comum.......................................................................................................................44
2.3.9.2.Dreno Comum........................................................................................................................45
2.3.9.3.Gate Comum..........................................................................................................................45
2.4. Estrutura de Circuitos CMOS ........................................................................................................ 46
3. AMPLIFICADORES EM CASCATA ............................................................................................ 47
3.1. Amplificadores com Ligao em Cascata ...................................................................................... 48
3.2. Exerccios ....................................................................................................................................... 50
Exerccio 1.1 ........................................................................................................................................ 50
Exerccio 1.2 ........................................................................................................................................ 55
Exerccio 1.3 ........................................................................................................................................ 66
4. AMPLIFICADORES OPERACIONAIS ........................................................................................ 67
4.1. Amplificador Operacional - principio bsico de funcionamento ................................................... 68
4.1.1.Introduo.................................................................................................................................68
4.2. Aplicaes Lineares do Ampops .................................................................................................... 71
4.2.1.Amplificador Inversor...............................................................................................................71
4.2.2.Amplificador No-Inversor.......................................................................................................71
4.2.3.Amplificador Diferena............................................................................................................72
4.2.4.Amplificador Seguidor de Tenso - Buffer...............................................................................73
4.2.5.Amplificador Somador Inversor...............................................................................................74
4.2.6.Amplificador Somador No-Inversor.......................................................................................75
4.2.7.Circuito Integrador....................................................................................................................76
4.2.8.Amplificador Derivador............................................................................................................77
4.3. Aplicaes No-Lineares com Ampops ......................................................................................... 77
4.3.1.Comparador Simples.................................................................................................................77
Exemplo 4.1.......................................................................................................................................78
4.3.2.Comparador Regenerativo........................................................................................................78
4.3.2.1.Centro do ciclo centrado em Zero..........................................................................................79
4.3.2.2.Centro do ciclo no centrado em Zero...................................................................................80
5. CIRCUITOS LGICOS CMOS ................................................................................................ 83
5.1. Circuitos Lgicos com Dispositivos CMOS .................................................................................. 84
5.1.1.Estrutura bsica - Inversor Lgico............................................................................................84
5.1.2.Generalizao a Circuitos CMOS Lgicos...............................................................................86
ii
5.1.3.Exemplo 5.1 - Exemplos de redes Pull-Up...............................................................................87
5.1.4.Exemplo 5.2 - Exemplos de redes Pull-Down.........................................................................87
5.1.5.Mtodo de Sntese de Circuitos Lgicos .................................................................................88
5.1.6.Terceiro estado ou Estado de Alta-Impedncia.........................................................................88
5.1.7.Exemplos de portas bsicas......................................................................................................89
5.1.7.1.Exemplo 5.3 - porta NOR de duas entradas...........................................................................89
5.1.7.2.Exemplo 5.4 - porta NAND de duas entradas........................................................................89
5.1.7.3.Exemplo 5.5 - Inversor de trs estados Unidirecional-Tristate..............................................90
5.1.7.4.Exemplo 5.6 - porta de trs estados-Bidirecional Tristate.....................................................91
5.1.7.5.Exemplo 5.7 - XOR implementado com Portas de Transmisso...........................................92
5.1.7.6.Exemplo 5.8 - Multiplexer implementado com Portas de Transmisso................................93
5.1.7.7.Exemplo 5.9 - Demultiplexer implementado com Portas de Transmisso............................93
5.1.7.8.Exemplo 5.10- Inversor Schmitt-Trigger...............................................................................94
5.2. Caractersticas de circuitos lgicos CMOS .................................................................................... 95
5.2.1.Caracterstica de transferncia de tenso do inversor simples-CTT.........................................95
5.2.2.Margens de rudo......................................................................................................................98
5.2.3.Fanout.......................................................................................................................................98
5.2.4.Fanin.........................................................................................................................................98
5.2.5.Atraso de propagao................................................................................................................98
5.3. Exerccios ....................................................................................................................................... 98
Exerccio 1.1......................................................................................................................................98
Exerccio 1.2....................................................................................................................................100
Exerccio 1.3....................................................................................................................................101
Exerccio 1.4....................................................................................................................................102
6. INTRODUO MICROELETRNICA ................................................................................. 105
6.1. Enquadramento ............................................................................................................................ 106
6.2. Tecnologias de Fabrico de CMOS (VLSI) ................................................................................... 106
6.2.1.Estrutura Fsica do Dispositivo MOSFET..............................................................................106
6.2.2.Processos de Fabrico...............................................................................................................108
6.2.2.1.Preparao da bolacha .........................................................................................................108
6.2.2.2.Oxidao .............................................................................................................................108
6.2.2.3.Difuso ................................................................................................................................108
6.2.2.4.Implantao inica...............................................................................................................109
6.2.2.5.Deposio Qumica por Vaporizao - CVD.......................................................................109
6.2.2.6.Metalizao..........................................................................................................................109
6.2.2.7.Fotolitografia........................................................................................................................109
iii
6.2.3.Processos e Desenho de Mscaras..........................................................................................109
6.2.3.1.Exemplo de Desenho e Mscaras de Circuito com PMOS e NMOS...................................109
6.2.4.Componentes para Desenho de Layout...................................................................................109
6.3. Do Projeto ao Fabrico de um Chip ............................................................................................... 111
6.3.1.Exemplos.................................................................................................................................113
Exemplo 6.1 - Amplificador com Controlo Digital de Ganho.........................................................113
Exemplo 6.2 - Circuito Digital CMOS............................................................................................119
7. RESPOSTA EM FREQUNCIA .................................................................................................. 121
7.1. Anlise em Frequncia ................................................................................................................. 122
7.1.1.Resposta em Frequncia e Parmetro fT do TJB....................................................................124
7.1.2.Metodologia Usando as Constantes de Tempo.......................................................................126
7.1.3.Teorema de Miller...................................................................................................................128
7.1.3.1.Efeito de Miller....................................................................................................................129
7.1.4.Metodologia Genrica Usando Diagramas de Bode...............................................................129
7.1.4.1.Diagramas Assimptticos de Bode......................................................................................130
7.1.4.1.1.Polos da funo de transferncia.......................................................................................131
7.1.4.1.2.Zeros da funo de transferncia......................................................................................132
7.1.4.1.3.Fatores Bsicos da funo de transferncia......................................................................132
7.2. Exerccios ..................................................................................................................................... 142
Exerccio 1.1 ...................................................................................................................................... 142
Exerccio 1.2 ...................................................................................................................................... 147
8. AMPLIFICADORES REALIMENTADOS ................................................................................. 153
8.1. Classificao de Amplificadores .................................................................................................. 154
8.1.1.Amplificador de Tenso..........................................................................................................154
8.1.2.Amplificador de Corrente.......................................................................................................155
8.1.3.Amplificador de Transcondutncia.........................................................................................155
8.1.4.Amplificador de Transresistncia...........................................................................................156
8.2. Diagrama Genrico e Equao de Realimentao ...................................................................... 157
8.2.1.Propriedades da realimentao negativa.................................................................................158
8.3. Topologias de Amplificadores Realimentados ............................................................................. 161
8.3.1.Estrutura Geral........................................................................................................................161
8.3.2.Topologia Tenso-Srie...........................................................................................................162
8.3.3.Topologia Corrente-Srie........................................................................................................163
8.3.4.Topologia Corrente-Paralelo...................................................................................................164
8.4. Metodologia de Anlise ............................................................................................................... 166
8.5. Exerccios ..................................................................................................................................... 168
iv
Exerccio 1.1....................................................................................................................................168
Exerccio 1.2....................................................................................................................................174
Exerccio 1.3....................................................................................................................................175
9. ESTABILIDADE E COMPENSAO ........................................................................................ 182
9.1. Anlise de estabilidade em amplificadores realimentados ........................................................... 183
9.2. Critrios de estabilidade ............................................................................................................... 184
9.2.1.Critrio de Estabilidade de Nyquist .......................................................................................184
9.2.2.Critrio usando Diagramas de Bode.......................................................................................187
9.2.2.1.Exemplo 9.1 - Margens de Ganho e de Fase .......................................................................188
9.2.2.1.Exemplo 9.2 - Margens de Ganho e de Fase........................................................................189
9.2.2.1.Exemplo 9.3 - Margens de Ganho e de Fase........................................................................191
9.3. Tcnicas de Compensao ........................................................................................................... 193
9.3.1.Introduo de Polo Dominante...............................................................................................193
10. ANEXOS ........................................................................................................................................ 194
10.1. Anexo A - Gama de Valores Normalizados de Resistncias .................................................... 195
10.2. Anexo B - Imagens Base para Sinais do Osciloscpio .............................................................. 198
10.3. Anexo C - Regra de Cramer ...................................................................................................... 198
v
Prefcio
Este documento rene um conjunto de matrias de circuitos eletrnicos elementares, analgicos e
digitais, com transstores de juno bipolar, transstores de efeito de campo MOS e amplificadores
operacionais. Faz uma introduo Microeletrnica, onde so abordados aspectos como Processos de
Fabrico de circuitos micro eletrnicos e Desenho de Layout. Destina-se a alunos das unidades curriculares
de Eletrnica do curso de Licenciatura em Engenharia de Electrnica, Telecomunicaes e Computadores
(LEETC) ancorado na rea Departamental de Engenharia de Electrnica e Telecomunicaes e de
Computadores do Instituto Superior de Engenharia de Lisboa, tendo como objetivo o incentivo prtica
de resoluo de problemas, de forma a consolidar conhecimentos adquiridos direcionando-os para a
anlise e implementao de circuitos e sistemas eletrnicos bsicos, analgicos e digitais, utilizando
dispositivos semicondutores discretos e/ou integrados. A matria abordada neste documento no substitui
o recurso a outros materiais de estudo, atendendo a que no inclui todas as matrias que constam dos
programas curriculares. Por esse facto, o aluno dever recorrer a outros documentos aconselhados na
bibliografia da respectiva unidade curricular. necessrio tambm ter em conta que a sequncia das
matrias apresentadas no a mesma das matrias abordada nas aulas.
Como complemento de aprendizagem existe o documento Exerccios de Apoio, onde o aluno poder
encontrar um vasto conjunto de exerccios propostos, parte dos quais com solues apresentadas no fim
do documento.
ISEL, Maro de 2017

PROF. FERNANDO AZEVEDO
1. TRANSSTORES DE JUNO
BIPOLAR
CONVENES E SIMBOLOGIA
POLARIZAO
ANLISE INCREMENTAL
MODELOS DE AMPLIFICADORES
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 1.TRANSSTORES DE JUNO BIPOLAR
ENGENHARIA DE ELECTRNICA E TELECOMUNICAES E DE COMPUTADORES
1.1. CONVENES E SIMBOLOGIA
1.1.1. CONVENES
Para que o estudo analtico seja vlido para ambos os dispositivos, NPN e PNP, recorre-se aos sentidos
convencionais para correntes e tenses que se consideram positivas. Em conformidade, essas grandezas so
negativas se tiverem sentidos contrrios ao convencional. Assim, em qualquer dispositivo eletrnico ativo ou
passivo, convencionou-se que,
- As correntes so positivas quando entram no dispositivo;
- A tenso entre um terminal do dispositivo e o ponto de referncia, GND, positiva quando o potencial desse
terminal superior ao do ponto de referncia;
- A tenso entre dois terminais A e B, VAB = (VA-VB), do dispositivo positiva sse a tenso entre o terminal A e o
ponto de referncia superior tenso entre o terminal B e o mesmo ponto de referncia.
Em eletrnica utiliza-se o termo Queda de Tenso como sendo a tenso, ou diferena de potencial, entre dois
terminais de um determinado dispositivo.
1.1.2. SIMBOLOGIA
Regras gerais quanto simbologia a adotar:
Letras minsculas para os valores instantneos das funes que variam no tempo.
Letras maisculas para os valores eficazes, mdios (D.C.) ou mximos da tenso, corrente ou potncia.
ndices:
E (ou e) refere-se ao emissor, S (ou s) refere-se source;
B (ou e) refere-se base, G (ou g) refere-se gate;
C (ou c) refere-se ao coletor, D (ou d) refere-se ao dreno;
i (do anglo-saxnico in) refere-se a uma entrada;
o (do anglo-saxnico out) refere-se a uma sada;
f (do anglo-saxnico forward) transferncia no sentido direto (sada em relao entrada);
r (do anglo-saxnico reverse) transferncia no sentido inverso (entrada em relao sada).
Letras minsculas com ndice minsculo indicam valores instantneos das componentes variveis das
grandezas (sinal).
Letras minsculas com ndice maisculo representam valores instantneos totais das grandezas.
A seguir so apresentados alguns exemplos.
EXEMPLO 1.1
iE - corrente total instantnea no emissor.

i E = I E +i e
IE - componente contnua ou polarizao.
ie - valor instantneo do sinal.
FERNANDO AZEVEDO PG.11 ELECTRNICA 2 - FOLHAS DE APOIO

EXEMPLO 1.2
v BE =V BE+v be vBE tenso total instantnea entre base e emissor.

VBE - componente contnua ou polarizao da juno base-emissor.
vbe - valor instantneo do sinal de tenso base-emissor.
EXEMPLO 1.3
Constante Sinal varivel v c t
C V
v C t= V AMPsin t
vC(t)
VMX
Valor mdio: VC VAMP VPP
Amplitude: VAMP VC
Valor mximo: VMX = VC+VAMP
Valor mnimo: VMN = VC-VAMP
VMN t
Valor de pico: VP = VMX
Valor pico a pico: VPP=VMX-VMN=2VAMP Figura1.1 - Sinal sinusoidal com offset.
Na figura 1.2 representam-se os smbolos dos dispositivos NPN e PNP e os sentidos convencionais e sinal,
positivo ou negativo, relativo ao respetivo sentido real das correntes. O mesmo para as tenses entre os terminais.
excluda propositadamente a tenso entre o terminal base e o terminal coletor, V BC, atendendo a que uma
varivel omissa para efeitos de clculo da polarizao.
NPN C C
IC > 0 IC < 0 PNP
IC IC
IB > 0 IB < 0
IB IB
B VCE IE < 0 IE >0 B VCE
VBE VBE > 0 VBE < 0 VBE

IE VCE > 0 VCE < 0 IE
E E
Figura 1.2 - Smbolos dos dispositivos NPN e PNP e sentidos convencionais de corrente e tenso.
1.2. POLARIZAO NAS ZONAS DE FUNCIONAMENTO

O transstor de juno bipolar um dispositivo constitudo por duas junes de acordo com a representao da
figura 1.3. Este dispositivo fabricado propositadamente com uma assimetria muito elevada - o emissor tem
dimenses e dopagem muito diferentes do coletor-pelo que, se estes forem trocados entre si, o dispositivo apresenta
caractersticas muito diferentes. Consoante a polarizao das junes base-emissor - JE e base-coletor - JC, o
transstor apresenta diferentes zonas de funcionamento. Cada uma das junes J E e JC pode ser polarizada direta ou
inversamente, pelo que existem quatro combinaes possveis correspondentes s quatro zonas de funcionamento a
seguir enumeradas.

NPN PNP
C C C C
IC IC
N N P P
JC JC
IB IB
B P B P VCE B N V CE B N
JE JE
N N P P
V BE VBE
IE IE
E E E E
Figura 1.3 - Transstor de Juno Bipolar do tipo NPN e PNP.
JE polarizada Inversamente - JC polarizada Inversamente ZONA DE CORTE - ZC

JE polarizada Diretamente - JC polarizada Inversamente ZONA ATIVA DIRETA - ZAD
JE polarizada Diretamente - JC polarizada Diretamente ZONA DE SATURAO - ZSAT
JE polarizada Inversamente - JC polarizada Diretamente ZONA ATIVA INVERSA - ZAI
Os dispositivos TJB so normalmente polarizados para funcionarem na Zona Ativa Direta. Das quatro, esta a
zona de polarizao em que possvel obter o mximo valor de =I C/IB, ou seja, o mximo ganho de corrente entre
o coletor e a base, permitindo desenhar circuitos lineares de amplificao elevada. As outras zonas de
funcionamento so utilizadas em aplicaes muito especficas. Quando forem estudados os amplificadores de
sinais-fracos, utilizando anlise incremental em que so usados modelos matemticos, como o modelo -Hbrido
ou o modelo-, os dispositivos devero estar polarizados na ZAD.
Os fabricantes normalmente especificam os dispositivos TJBs atravs dos parmetros Hbridos que fazem parte do
Modelo Hbrido, tambm conhecido como o modelo dos hs. Foi baseado destes parmetros que apareceu o
parmetro hFE que corresponde ao ganho direto de corrente DC entre coletor e base, hFE=IC/IB.
Os quadros seguintes apresentam um resumo das caractersticas do dispositivo TJB nas diferentes condies de
polarizao ou zonas de funcionamento, tendo como referncia correntes e tenses convencionados da figura 1.2.
Zona de Corte
NPN PNP
V BE V V BE V
V BC V IB IC IE 0 V BC V
V 0 V 0
Anlise: Para anlise, quando se admitir que o transstor est nesta zona consideram-se os trs terminais em
aberto, correntes todas nulas, e a verificao feita pelas tenses V BE e VBC as quais tero de ter valores tais que
ambas as junes, JE e JC, so inversamente polarizadas.
Aplicao: Circuitos no lineares como circuitos digitais, circuitos de comutao, drivers de corrente.

Zona Ativa Direta

NPN PNP
IC 0 I C hFE I B IC 0
IE 0 I E (1 hFE ) I B IE 0
IB 0 I E I B IC 0 IB 0
VBE ON 0,7 V VBE K te 0,7 V VBE ON 0,7 V
V CE >0,2 V V CE>V CEsat V CE <0,2V

VCE sat 0,2 V
Se |VCE |= 0,2V o dispositivo estar no limiar de saturao.
uma zona linear de funcionamento do transstor. Caracteriza-se por ter a corrente de coletor amplificada face
corrente de base.
Anlise: A anlise feita impondo a relao entre as correntes e calculando-as em seguida. A verificao feita
atravs da tenso VCE e das correntes, cujos sinais devem obedecer aos acima referidos.
Aplicao: Circuitos lineares como amplificadores de sinal, drivers de sinal, adaptao de impedncias e
outras.
Zona Saturao
NPN PNP
IC 0 I C hFE I B IC 0
IE 0 I E I B IC 0 IE 0
IB 0 VBE 0,8 V IB 0
V BC =V BE =0,8 V VCE sat 0,2 V V BC =V BE =0,8 V

uma zona no linear de funcionamento do transstor. Caracteriza-se por a corrente de coletor no poder
acompanhar o aumento da corrente da base. As tenses so todas constantes devido s polarizaes diretas de
ambas as junes JE e JC.
Anlise: A anlise nesta zona feita impondo todas tenses V CE e VBE e calculando as correntes. A verificao
feita atravs da relao I C hFE I B .
Aplicao: Circuitos no lineares como circuitos digitais, circuitos de comutao, drivers de corrente.
Zona Ativa Inversa

NPN PNP
IC 0 I E rev I B IC 0
IE 0 I C (1 rev ) I B IE 0
IB 0 I E I B IC 0 IB 0

V BC =0,7V rev hFE V BC =0,7 V

VCE 0,2 V VCE 0,2 V
uma zona linear de funcionamento do transstor. Caracteriza-se por ter a corrente de emissor muito pouco
amplificada face corrente de base.
semelhante zona ativa direta mas o coletor e o emissor esto permutados. O ganho de corrente brev muito
inferior ao ganho direto hFE devido geometria e dopagem do dispositivo.
Anlise: A anlise feita impondo a relao entre as correntes e calculando-as em seguida. A verificao feita
atravs da tenso VCE e das correntes, cujos sinais devem obedecer aos acima referidos.
Aplicao: Circuitos lineares como amplificadores de sinal, drivers de sinal, adaptao de impedncias e outras.
de notar o muito baixo ganho de corrente, comparativamente com a ZAD.
1.3. MODELO DC LINEAR DO DISPOSITIVO - MODELO DE SINAIS FORTES

O modelo DC do transstor TJB representado na figura 1.4, usado para determinao das correntes e tenses DC
que permitem que o dispositivo fique polarizado na Zona Ativa Direta.
A partir da equao fundamental do transstor (1.1).
I C =h FEI B (1.1)
Aplicando a lei dos ns ao dispositivo da figura 1.4 resulta a equao (1.2).
I C + I E + I B =0 (1.2)
A partir de (1.1) e de (1.2) conclui-se (1.3) para a corrente de emissor.
I E =( I B + I C )=( I B +h FEI B )=(1+h FE )I B (1.3)
Equaes e modelo vlidos para os dispositivos NPN e PNP. B IB IC C
I C =h FEI B
VBE hFE I B
I E =(1+h FE )I B
IE
E
Figura 1.4 - Equao Fundamental e Modelo DC do TJB.
1.4. PROCEDIMENTO PARA DETERMINAO DO PFR

Para determinar as correntes e tenses que levam a que o dispositivo fique polarizado na Zona Ativa Direta,
grandezas que impe o Ponto de Funcionamento em Repouso-PFR, pode seguir-se a metodologia apresentada a
seguir, permitindo assim sistematizar o processo de clculo.
1 - Simplificar o mais possvel as malhas existentes no circuito.
2 - Analisar todos os ns interiores atravs da aplicao da lei dos ns de Kirchhoff, registando as respetivas
equaes.

Nunca analisar o n da massa nem o n da alimentao pois so redundantes face aos outros - podero tornar-se
uma armadilha.
3 - Circular sempre que possvel por caminhos fechados que contenham o maior nmero de tenses V BE e nunca
VCE ou VCB, aplicando a lei das malhas de Kirchhoff e registando as respetivas equaes.
Ter sempre em ateno possveis malhas redundantes, ou seja, malhas que podem ser obtidas por combinao
linear das equaes j registadas.
4 - Introduzir as equaes do transstor (modelo de sinais fortes) para a Zona Ativa Direta.
5 - Resolver as equaes registadas, calculando as correntes nos transstores.
6 - Circular em caminhos fechados que contenham uma tenso VCE e proceder ao seu clculo.
7 - A partir das tenses VCE e correntes calculadas nos pontos anteriores, verificar se satisfazem a condio da Zona
Ativa Direta
8 - Apresentar o PFR dos TJB, indicando os valores de IC e VCE.
1.5. MODELOS DE AMPLIFICADORES

Na industria eletrnica, uma grande parte dos circuitos produzidos contm pelo menos um amplificador. O
amplificador um circuito linear, significando isto que reproduz na sua sada uma rplica ampliada do sinal
aplicado sua entrada. A amplificao pode ser em corrente, em tenso ou em ambas as grandezas, desde que a
potencia do sinal de sada seja superior ao sinal de entrada. Caso contrrio seria um atenuador.
Os circuitos amplificadores podem variar, em termos de complexidade, desde a utilizao de um nico transstor
at circuitos que podem conter dezenas desses dispositivo ativos. Por forma a poder tratar o circuito amplificador
total, ou partes, como blocos de um sistema, ter que ser usado um modelo que permita caracterizar o
comportamento aos seus terminais.
Nesta seco so apresentados modelos, que embora simples, se aplicam a qualquer amplificador,
independentemente da sua complexidade. Os valores dos parmetros dos modelos podem ser obtidos quer atravs
da anlise do circuito amplificador ou experimentalmente atravs da aplicao de sinais e medidas aos seus
terminais. Comea-se por apresentar o quadripolo passando depois ao modelo de amplificador de tenso e modelo
de amplificador de corrente, terminando com a obteno experimental dos parmetros de um amplificador.
1.5.1. QUADRIPOLO
Um quadripolo uma representao de um circuito eletrnico cujo circuito real substitudo por um modelo
simples que o representa, sendo todo o circuito real representado por quatro polos, dois de entrada e dois de sada e
pelos seus parmetros fundamentais.
Na figura 1.5 tem-se um quadripolo ao qual aplicado um circuito, andar prvio ou fonte do quadripolo, na
entrada e um circuito na sada, andar ou circuito de carga. Estes circuitos aplicados ao quadripolo podem ser
constitudos simplesmente por um ou dois elementos ou por circuitos mais complexos, representados pelo seu
equivalente de Thevenin ou de Norton.
O quadripolo pode representar desde um circuito simples at circuitos complexos. A vantagem da sua utilizao
permitir que circuitos constitudos por vrios componentes e distintos possam ser representados apenas por um

nmero reduzido de parmetros internos, sendo os mais importantes a resistncia de entrada, a resistncia de sada
e o ganho de tenso ou o ganho de corrente, conforme se tratar de um modelo de amplificador de tenso ou de
corrente, respetivamente. A resistncia de entrada, Ri, representa a resistncia que o andar prvio ligado entrada
do quadripolo v como carga. A resistncia de sada, Ro, representa a resistncia que o andar de carga v sada do
quadripolo.
Rf Ri Ro RL R'o
Andar Prvio ii io Andar de Carga
Rf
Q UADRIPOLO
+
vf(t) - vi vo RL
Figura 1.5 - Aplicao da fonte na entrada (eq.Thevenin) e carga na sada do quadripolo.
Os parmetros relacionais das grandezas de entrada/sada do quadripolo so (1.4) e (1.5) com respetivas
denominaes.
vO
Ganho de tenso Av = (1.4)
vi
iO
Ganho de corrente Ai = (1.5)
ii
RO: resistncia de sada.
Ri: resistncia de entrada.
Rf: resistncia da fonte aplicada na entrada - resistncia equivalente de sada do andar prvio.
RL: resistncia da carga aplicada na sada - resistncia equivalente de entrada do andar de carga.
1.5.2. MODELO DO AMPLIFICADOR DE TENSO

Um amplificador pode ser representado pelo quadripolo apresentado na figura 1.6. Atendendo a que se aplica uma
tenso na entrada e se retira uma tenso na sada, designa-se por modelo de tenso. Este modelo constitudo por
uma fonte de tenso-controlada com um fator de ganho Avo, uma resistncia de entrada, R i, que contabiliza a
corrente consumida fonte geradora do sinal de entrada e uma resistncia de sada, R O, que contabiliza a
dependncia da amplitude do sinal de sada com a corrente que o amplificador fornece carga R L. Estes parmetros
so suficientes para a caracterizao do amplificador, abstraindo-se assim da complexidade do circuito real. Avo
representa o ganho de tenso Av = v0/vi obtido com a sada em aberto e corresponde ao ganho de tenso mximo.
Este modelo pode ser estudado em termos de comportamento face variao da carga R L. Existem trs situaes
distintas, a seguir enumeradas, que devero ser consideradas.
1 Situao - sada em aberto, RL=
Neste caso, atendendo a que no existe corrente em RO, a tenso vO sada igual tenso aos terminais da fonte
dependente, ou seja, verifica-se (1.6).
v O = A vv i (1.6)

ii RO io
vi vo
vs (t) Ri Avo xv i RL Av =
vo
= A vo
vi
Figura 1.6 - Modelo equivalente do amplificador em tenso.
2 Situao - sada em curto-circuito, RL=0
Atendendo a que a sada curto-circuitada (vo=0V), a corrente na sada ser (1.7).
Avov i
iO = (1.7)
RO
Av =0 (1.8)
3 Situao - sada com carga, 0 RL
Neste caso, atendendo a que existe queda de tenso em R O, utilizando o divisor de tenso calcula-se a tenso de
sada como sendo (1.9).
vO=
( RL
A v
R L+ RO vo i ) (1.9)
Do exposto pode concluir-se que, embora o ganho Avo do amplificador seja constante e independente da carga, o
ganho com carga aplicada aos seus terminais de sada dependente do valor da resistncia de carga, equaes (1.10)
e (1.11).
Avo = Kte (1.10)
vo
Av = = f ( RL ) (1.11)
vi
Veja-se como evolui graficamente o ganho de tenso dado na (1.11) em funo da variao da resistncia de carga
RL, atravs do exemplo seguinte.
1.5.2.1. EXEMPLO - CARATERIZAO DO AMPLIFICADOR DE TENSO

O modelo da figura 1.7 contm os parmetros necessrios para a caracterizao de um amplificador de tenso.
Com efeito, facilmente se extrai o ganho de tenso em funo da carga R L e/ou amplitude do sinal de sada em
funo da entrada.
A caracterstica Av=f(RL) obtm-se do modelo como sendo (1.12).
v o 100R L
Av ( R L )= = (1.12)
v i R L+50
Do grfico da figura 1.8, onde se traa o valor do ganho obtido a partir da equao (1.12), pode verificar-se que
com RL= 50, o ganho exatamente metade do ganho mximo obtido com sada em aberto, pois nessa situao,

sendo RL=Ro, pelo divisor de tenso obtido em (1.9) retira-se que a amplitude na carga exatamente metade da
amplitude medida com o amplificador em aberto.
RO
vi 50 vo
vs (t) Ri 10K 100x vi RL
Figura 1.7 - Amplificador em tenso.
A potncia na carga RL obtida pela expresso (1.13).
v 2o
P L= (1.13)
RL
A partir das duas expresses (1.9) e (1.13) retira-se,
2
P L= R L
(
Avv i
R L+ RO ) (1.14)
120
Avo
100
80
Av = f (RL)
60
50
40
20
0
0 1 10 50 100 1000 10000
RL []
Figura 1.8 - Ganho de tenso em funo da carga RL.
Para vi constante, por exemplo vi = 10mV, sendo Av = 100 e Ro = 50, retirados do modelo da figura 1.7, obtm-se
a equao de potncia na carga em funo da carga, obtida da equao (1.14), resultando (1.15).
2 2
P L= R L
R L+8,9 (
25,510103
=R L
0,255
R L +8,9 ) ( ) (1.15)
O resultado grfico da equao (1.15) mostrado na figura 1.9, de onde se pode concluir que a potencia mxima
se obtm quando RL=RO= 50, confirmando-se assim o teorema da mxima transferncia de potencia.
Uma forma rigorosa de medir experimentalmente a resistncia de um amplificador usar esta metodologia, ou
seja, aplicar um sinal sinusoidal entrada do amplificador e medir a potencia na carga fazendo variar o seu valor

ohmico numa gama suficiente que apanhe o pico mximo de potencia. Obtido este pico, mede-se o valor da
resistncia sendo esse o valor da resistncia de sada.
PLM x
5
PL [mW]
3
0
0 50 100 150 200
RL []
Figura 1.9 - Potncia na carga RL em funo do seu valor ohmico.
1.5.3. MODELO DO AMPLIFICADOR DE CORRENTE

O amplificador pode tambm ser representado por um outro modelo simples como o apresentado na figura 1.10,
sendo que agora a fonte dependente uma fonte de corrente. Neste caso aplica-se uma corrente na entrada e obtm-
se uma corrente proporcional na carga, sada do amplificador, designando-se ento por modelo de corrente.
ii io
vi vo
is(t) Ri A isxii RO RL
Figura 1.10 - Modelo equivalente do amplificador em corrente.
Este modelo constitudo por uma fonte de corrente controlada por corrente, com um fator de ganho A is, uma
resistncia de entrada, Ri, que contabiliza a tenso obtida sada da fonte geradora do sinal de entrada do
amplificador e uma resistncia de sada, R O, que contabiliza a dependncia da amplitude do sinal de sada com a
tenso que o amplificador fornece carga R L. Estes parmetros so suficientes para a caracterizao do
amplificador, abstraindo-nos assim da complexidade do circuito real.
Ais representa o ganho de corrente Ai =i0/ii obtido com a sada em curto-circuito (short) e corresponde ao ganho de
corrente mximo.
Pode igualmente estudar-se este modelo em termos de comportamento face variao da carga R L. semelhana
do modelo de tenso, existem trs situaes distintas de valor de carga que vo ser consideradas de seguida.
1 Situao - sada em aberto, RL=
Toda a corrente da fonte dependente consumida internamente na resistncia de sada Ro, provocando
sobreaquecimento do amplificador, sendo toda a energia perdida sob forma trmica causada pelo efeito de joule.

uma situao indesejvel e a evitar uma vez que poder levar destruio do amplificador por excesso de
temperatura.
io =0 v o = Aisi R
i o (1.16)
2 Situao - sada em curto-circuito, RL=0
Nesta situao toda a corrente aplicada carga, no existindo corrente na resistncia de sada Ro. Toda a energia
aplicada carga no existindo, contrariamente ao caso anterior, nenhuma perda interna por efeito de joule.
io = Aisii (1.17)
3 Situao - sada com carga, 0 RL
Atendendo a que existe corrente em RO, utilizando o divisor de corrente calcula-se a corrente de sada como sendo,
iO =
( Ro
A i
R o+ R L is i ) (1.18)
Da equao (1.18) pode concluir-se que, embora o ganho Ais do amplificador seja constante, o ganho com carga
aplicada aos seus terminais de sada dependente do valor da resistncia de carga.
Ais =Kte (1.19)
i
Ai = o = f ( R L) (1.20)
ii
Veja-se graficamente como evolui o ganho de corrente (1.20) em funo da carga RL, atravs do exemplo seguinte.
1.5.3.1. EXEMPLO - CARACTERIZAO DO AMPLIFICADOR DE CORRENTE

Atravs dos parmetros de caracterizao do amplificador facilmente se extrai o ganho de corrente em funo da
carga RL e/ou amplitude do sinal de sada em funo da entrada. A caracterstica A i =f(RL) obtm-se do modelo da
figura 1.11.
A partir da anlise do circuito da figura 1.11 obtm-se por diviso de corrente,
i 110 3
Ai ( R L)= o = 100 (1.21)
i i 110 3+ R L
ii RO
io
is(t) Ri 10W 100 xi i RL
1kW
Figura 1.11 - Amplificador em corrente.
Do grfico da figura 1.12, que representa graficamente a expresso (1.21), pode retirar-se que o ganho com
RL= 1k exatamente metade do ganho mximo obtido com sada em curto-circuito, pois nessa situao, sendo
RL=Ro, pelo divisor de corrente retira-se que a amplitude na carga exatamente metade da amplitude medida com o
amplificador em curto-circuito.
A potncia na carga dada pela expresso (1.22).

P L= R Li 2o (1.22
A partir das equaes (1.21) e (1.22) retira-se,
2
(
R A i
P L= R L O is i
R O+ R L ) (1.23)
120
Aio
100
80
Av = f (RL)
60
50
40
20
0
0 1 10 100 1000 10000
RL [] Ro
Figura 1.12 - Ganho de corrente em funo da carga RL.
Para ii constante, por exemplo ii = 1mA, sendo Ai = 100 e Ro = 1k retirados do modelo, obtm-se a equao de
potncia na carga (1.24) a partir da equao (1.23) anterior.
2
( ) (
2
110 31001103
P L= R L 3
110 + R L
= R L
100
1103 +R L ) (1.24)
A expresso (1.24) representada graficamente na figura 1.13. Da figura pode concluir-se que a potncia mxima
obtida quando RL=RO= 1k, confirmando-se assim o teorema da mxima transferncia de potncia.
3000
PLM x
2500
2000
PL [mW]
1500
1000
500
0
1 10 100 1000 10000
R L [] Ro
Figura 1.13 - Potncia na carga RL em funo do seu valor ohmico.
Uma forma rigorosa de medir experimentalmente a resistncia de um amplificador usar esta metodologia, ou
seja, aplicar um sinal sinusoidal entrada do amplificador e medir a potencia na carga fazendo variar o seu valor

ohmico numa gama suficiente que apanhe o pico mximo de potencia. Obtido este pico, mede-se o valor da
resistncia sendo esse o valor da resistncia de sada.
1.6. MODELO INCREMENTAL - MODELO DE SINAIS FRACOS

Quando num circuito, constitudo por um ou mais transstores polarizados na zona ativa direta, existem variaes
muito pequenas em torno do P.F.R. (designadas por variaes incrementais ou sinais fracos), os transstores so
considerados como sendo dispositivos lineares e podem ser substitudos, para efeito de anlise, por um modelo
linear designado por modelo de sinais fracos ou modelo incremental. Este modelo permite utilizar tcnicas de
anlise de circuitos j conhecidas de forma a determinar ganhos e impedncias.
O modelo incremental do transstor de juno bipolar, representado na figura 1.14, pode ser visto como um
quadripolo.
b ib ic c
hie
vbe hre vce + h fe ib hoe vce

-
e e
Figura 1.14 - Modelo incremental h do TJB.
Descrio dos parmetros h do modelo da figura 1.14,

hie : resistncia de entrada, com a sada em curto circuito;
hre : ganho inverso de tenso, com entrada em aberto;
h fe : ganho direto de corrente, com a sada em curto circuito;
hoe : condutncia na sada, com entrada em aberto.

Normalmente usado um modelo simplificado a partir do modelo da figura 1.14, representado na figura 1.15.
b
ib ic c
vbe hie h fe ib vce
e e
Figura 1.15 - Modelo incremental h do TJB simplificado.
Atendendo a que o dispositivo bipolar tem trs terminais, existem trs configuraes bsicas que se distinguem
pelo terminal que comum entrada e sada do quadripolo. Assim, temos a montagem em emissor comum, em
coletor comum e em base comum. Quando existe uma resistncia em srie com o terminal comum, os nomes
anteriores mantm-se, mas acrescentada a palavra degenerado, atendendo que neste caso o terminal deixa de ser

puramente comum entrada e sada. Por vezes designa-se a primeira situao por montagem pura para a
distinguir da montagem degenerada.
Por vezes tambm usado o modelo incremental representado na figura 1.16, designado por Modelo-.
Atendendo a que os fabricantes fornecem normalmente os parmetros do modelo hbrido e no os do modelo-, o
primeiro mais usado na engenharia aplicada, enquanto o modelo- mais usado em ambientes acadmicos.
b ib ic c
rb
vbe v r g m.v ro
vce
e e
Figura 1.16 - Modelo incremental simplificado.
Para este modelo obtm-se os seus parmetros, a partir dos parmetros hbridos, usando as equaes de converso
(1.25), (1.26) e (1.27).
h fe
g m= (1.25)
h ie
r =hier b (1.26)
v =r ib (1.27)
Nas figuras seguintes apresentam-se as trs montagens e respetivas frmulas de clculo de ganhos e resistncias
usando o modelo hbrido. Atendendo a que mais geral, os circuitos e frmulas apresentadas referem-se s
montagens degeneradas.
1.6.1. EMISSOR COMUM

A montagem da figura 1.17, atendendo ao terminal emissor do dispositivo ativo ser o terminal comum entrada e
sada de sinal, designada por Emissor Comum Degenerado. Para a montagem do tipo Emissor Comum Puro
basta atribuir o valor zero resistncia R E.
Ri Ro
c io
Rf ii b
vo RL
vf(t)
+
-
vi RE
e e
Figura 1.17 - Emissor Comum Puro (RE=0) ou Degenerado (RE0).

h feR L
h ie+(1+h fe)R E
Ganho de corrente Ai =h fe (1.29)
Resistncia de entrada R i =hie +(1+h fe )R E (1.30)
Resistncia de sada R o =+ (1.31)
Montagem inversora (=180). O Ganho de corrente corresponde ao ganho do dispositivo.

Permite elevado ganho de tenso. Resistncia de entrada razovel.
Resistncia de entrada e Ganho de tenso depende de RE. Resistncia de sada muito elevada.
1.6.2. COLETOR COMUM

A montagem da figura 1.18, atendendo ao terminal coletor do dispositivo ativo ser o terminal comum entrada e
sada de sinal, designada por Coletor Comum Degenerado. Para a montagem do tipo Coletor Comum Puro basta
atribuir o valor zero resistncia R C. Pode constatar-se que os ganhos e resistncias de entrada/sada no dependem
de RC, logo as equaes so vlidas para a verso pura e degenerada.
(1+h fe )R L
h ie+(1+h fe)R L
Ganho de corrente Ai =(1+h fe ) (1.33)
Resistncia de entrada R i =hie +(1+h fe )R L (1.34)
h ie+ R f
Resistncia de sada Ro= (1.35)
1+h fe
Ri Ro
e io
Rf ii b
vo RL
vf(t)
+
-
vi RC
c c
Figura 1.18 - Coletor Comum Puro (RC=0) ou Degenerado (RC0).
Montagem no-inversora (=0). Ganho de tenso e Resistncia de entrada dependem de RL.

Ganho de tenso praticamente unitrio ( 0 Av 1 ). Resistncia de entrada razovel.
Ganhos no dependem de Rc. Resistncia de sada baixa.
Ganho de corrente aproximado ao ganho do dispositivo.

1.6.3. BASE COMUM

A montagem da figura 1.19, atendendo ao terminal base do dispositivo ativo ser o terminal comum entrada e
sada de sinal, designada por Base Comum Degenerada. Para a montagem do tipo Base Comum Pura basta
atribuir o valor zero resistncia RB.
Rf ii e c io
vi
+
vf(t) - RB vo RL
b b
Figura 1.19 - Base Comum Pura (RB=0) ou Degenerada(RB0).
h feR L
h ie+ R B
h fe
Ganho de corrente Ai = (1.37)
1+hfe
hie +R B
Resistncia de entrada Ri= (1.38)
1+h fe
Resistncia de sada R o =+ (1.39)
Montagem no-inversora (=0). Ganho de corrente unitrio.

Permite Ganho de tenso razovel. Resistncia de entrada baixa.
Ganho de tenso depende de RB. Resistncia de sada.

2. Transstores de Efeito de
Campo
ESTRUTURA FSICA DO JFET E MOSFET
POLARIZAO
ANLISE INCREMENTAL
MODELOS DE AMPLIFICAO
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 2.TRANSSTORES DE EFEITO DE CAMPO
2.1. INTRODUO
Os transstores de efeito de campo, FET-Field Effect Transistor, so dispositivos que, como o prprio nome
sugere, possuem uma zona designada por canal de conduo eltrica, controlada por um campo eltrico. O campo
eltrico gerado por aplicao de uma tenso externa entre dois dos seus terminais. Contrariamente ao dispositivo
TJB, em que a corrente de sada controlada por injeo de corrente na entrada, no FET a corrente eltrica na zona
de conduo controlada por uma tenso. Uma das grandes vantagens desta funcionalidade permitir que o
dispositivo apresente uma resistncia muito elevada na entrada de controlo, designada por gate, podendo mesmo
considerar-se infinita na maior parte das aplicaes. Enquanto no dispositivo TJB existem dois tipos de portadores,
bipolares, no FET os portadores de carga so unipolares.
Existem quatro tipos bsicos de dispositivos de efeito de campo,
JFET Junction Field Efect Transstor
MOSFET-enhancement Metal-oxid Semiconductor Field Efect Transstor
MOSFET-depletion Metal-oxid Semiconductor Field Efect Transstor
MESFET-GaAs Metal Semiconductor Field Efect Transstor
Neste documento apenas iro ser abordados os dispositivos de efeito de campo JFET e MOSFET.
2.2. DISPOSITIVO JFET
2.2.1. ESTRUTURA FSICA

O transstor JFET considerado o dispositivo de maior simplicidade tecnolgica disponvel no mercado. Tem a
vantagem de possuir uma resistncia de entrada muito elevada, comparativamente com o TJB. Contudo, com a
evoluo da tecnologia CMOS, o JFET est a tornar-se obsoleto. Tem vindo a ser usado quase exclusivamente na
forma discreta como switch, como VCR e entrada de amplificadores operacionais. Tem o inconveniente de
necessitar de uma tenso de polarizao VGS de sinal contrrio tenso VDS. O seu fabrico baseado em estruturas
cristalinas de silcio dopadas com diferentes tipos de impurezas. Na figura Error: Reference source not found so
mostrados dois blocos de silcio dopados, sendo apenas mostrados os ies devidos dopagem com impurezas
dadoras, tipo n, e impurezas aceitadores, tipo p.
Embora o principio de funcionamento seja diferente do TJB, o JFET possui tambm duas junes constitudas por
estes tipos de blocos, de onde deriva o seu nome, mas ligados de forma diferente e com distinto controlo de
corrente.
No dispositivo de canal n a concentrao de impurezas aceitadoras por unidade de volume no bloco tipo p
largamente superior concentrao de impurezas dadoras no bloco tipo n, por isso se utiliza o termo p+. No
dispositivo de canal p, as estruturas funcionam de forma complementar, sendo superior a concentrao de
impurezas dadoras no bloco tipo n, por isso se utiliza o termo n+ nesse dispositivo, figura 2.2.
A figura 2.3 mostra a estrutura bsica do dispositivo, em que 2.3(a) apresenta o dispositivo no momento
imediatamente antes da juno das estruturas n e p+, ou seja, imediatamente antes da migrao das cargas
perifricas com energia suficiente para recombinao com as cargas de sinal contrrio. Na figura 2.3(b)
apresentado o seu smbolo e em 2.3(c) o dispositivo evidenciando as duas zonas de depleo devidas migrao,

Impurezas dadoras Impurezas aceitadoras

Eletres disponveis para conduo Lacunas disponveis para conduo
(a) Semicondutor tipo-n (b) Semicondutor tipo-p
Figura 2.1 - Estruturas de silcio dopadas com impurezas (a) tipo-n e (b) impurezas tipo-p que iro constituir o
corpo do dispositivo, incluindo o canal induzido, o dreno e a source.
n+ P+
(a) Semicondutor tipo-n+ (b) Semicondutor tipo-p+
Figura 2.2 - Estruturas de silcio dopadas com impurezas (a) tipo-n+ e (b) impurezas tipo-p+ que iro constituir
o indutor do canal do dispositivo, incluindo a gate.
localizadas em torno dos pontos de contacto das junes. A preto esto indicados os pontos de contacto ohmico
com os trs terminais, G-gate, D-dreno e S-source. O terminal gate interliga as duas regies exteriores dos blocos
p+. A regio n entre os dois blocos p+ designada por canal. Se for aplicada uma tenso positiva entre os terminais
dreno e source, fluir corrente no canal, do dreno para a source, devida ao movimento ordenado dos portadores
maioritrios. de notar que, contrariamente ao dispositivo TJB, as duas junes do JFET so sempre mantidas
polarizadas inversamente durante o seu normal funcionamento.
Devido enorme deficincia de portadores de carga na regio p+, a disponibilidade de cargas para existncia de
corrente concentra-se na regio de canal. Por essa razo, a condutividade da regio p+ praticamente nula,
considerando-se infinita a resistncia de entrada na gate.
Nota 1: Zona de Depleo - zona despovoada de portadores para conduo. Nesta zona s existem ies
estticos positivos no bloco n e ies negativos no lado p.

D D
G G
p+ n p+
canal n
S S
(a) (b) (c)

Figura 2.3 - (a) Estrutura imediatamente antes da migrao, (b) smbolo e (c) evidenciando a zona de Depleo
despovoada de cargas-zona a branco.
Nota 2: os portadores de corrente que se difundiram atravs da juno deixaram apenas ies positivos no
neutralizados no lado n e negativos no lado p. Quando a polarizao externa for aplicada, aumenta a
espessura da regio de cargas imveis no neutralizadas.
Nota 3: A regio de depleo estende-se mais para a regio de menor dopagem. Assim, a utilizao de p+
provoca uma camada de carga espacial que se situa quase exclusivamente no canal n. A condutividade
desta zona praticamente nula.
Nota 4: As duas junes pn formam dois dodos inter-ligados nodo-nodo e ctodo-ctodo.
Na figura 2.4 apresentam-se as estruturas simplificadas dos JFET de canal n e de canal p, sem aplicao de
qualquer potencial eltrico. So tambm mostrados os smbolos e orientao das respetivas grandezas de
polarizao.
D D
D D
G p+ n p+ G n+ p n+
ID ID
G G
VDS VDS
VGS IS VGS IS
S canal n canal p S
S S
JFET canal n JFET canal p

Figura 2.4 - JFET de canal n e de canal p - zona depleo a branco - e respetiva simbologia.

As figuras 2.5 e 2.6 mostram o funcionamento do dispositivo de canal n dependente das condies de polarizao.
Se o dispositivo polarizado com VGS =0V, ao aplicar uma tenso entre dreno e source, VDS, existe corrente no canal
que flui no sentido do dreno para a source. Se a gate polarizada com uma tenso negativa, o canal fecha medida
que esta se torna mais negativa, ou seja, a zona de depleo aumenta diminuindo a largura do canal. Considere-se
de seguida duas situaes distintas de polarizao de V DS.
VDS BAIXA E CONSTANTE E VGS VARIVEL

Considere-se a figura 2.5. Com a tenso VDS baixa, se for diminuda gradualmente a tenso da gate, VGS, o canal
vai-se tornando mais estreito levando ao aumento da resistncia de canal. Porque VDS baixa, este aumento da
resistncia quase uniforme ao longo de todo o canal. Tem-se assim que o JFET funciona como uma resistncia
cujo valor controlado pela tenso VGS.
Na situao da figura 2.6(a), se VGS=VGS1=0V, a zona de depleo mnima sendo a largura de canal mxima,
canal completamente aberto, e o canal ter o valor mnimo de resistncia. Na situao (b) V GS=VGS2<0V a zona de
depleo maior tendo diminudo a largura de canal e, assim sendo, com maior resistncia e menor corrente. Se se
continuar a diminuir a tenso VGS chega-se a um valor para o qual a zona de depleo ocupa todo o canal, ou seja o
canal fica estrangulado. O valor de VGS para o qual isto acontece designa-se por pinch-off e referida por VP.
VGS >VP CONSTANTE E VDS CRESCENTE A PARTIR DE ZERO

Nesta situao, atendendo a que VDS aparece como uma queda de tenso ao longo do canal, esta tenso aumenta
medida que nos deslocamos da source para o dreno, como mostra a figura 2.6. Isto significa que a tenso inversa
entre a gate e o canal varia para diferentes pontos ao longo do canal e mxima junto ao dreno. Como a zona de
depleo depende do campo eltrico, esta tem a forma apresentada nas figuras 2.6(a) a 2.6(c), sendo mais apertada
junto ao dreno. Isto traduz-se numa caracterstica ID = f(VDS) no linear quando VDS alta. Quando a tenso inversa
VGD cai abaixo do valor de VP, o canal estrangulado junto ao dreno e a corrente de dreno satura. Da figura 2.6(a)
pode concluir-se que VGD=(VGS-VDS). O aumento de VDS vai tornar VGS mais negativo o que torna o canal mais
estreito na zona de dreno.
ID1 ID2
D D
VDS VDS
IG=0 + IG=0 +
G p+ n p+ G p+ n p+
- -
- -
+ +
VGS1 VGS2
S IS1=-ID1 S IS2=-ID2
(a) (b)
Figura 2.5 - Duas situaes de VGS >VP para VDS baixa e constante em ambas. (a) VGS1 =0V e (b) VGS2<VGS1 .

ID1 ID2 ID3

D D D
VDS1 VDS2 VDS3

IG=0 + IG=0 + IG=0 +
G + + G + + G + +
p n p p n p p n p
- - -
- - -
+ + +
VGS VGS VGS
S ID1 S ID2 S ID3
a) VGS > Vp. b) VGD = Vp. c) VGD < Vp.

Figura 2.6 - Trs situaes distintas com VGS constante e VDS varivel.
2.2.2. POLARIZAO NAS ZONAS DE FUNCIONAMENTO

Os quadros seguintes apresentam um resumo das caractersticas do dispositivo JFET nas diferentes condies de
polarizao ou zonas de funcionamento, tendo em conta correntes e tenses convencionados da figura 2.7.
D D
ID ID
Canal n Canal p
G V DS V DS
G
V GS V GS
S S
Figura 2.7 - Tenses e correntes convencionadas para o JFET.
Zona de Corte
Canal N Canal P
VGS < Vp I D = I S =0 VGS > Vp
aberto, correntes todas nulas. A verificao feita pela tenso VGS, a qual dever obedecer relao acima.
Aplicao: Circuitos lineares e no lineares como circuitos de comutao, drivers de corrente, Sample&Hold.
Zona de Trodo
Canal N Canal P
VDS (VGS - Vp )
Vp VGS 0 Zona de Transio VDS (VGS - Vp )
2 I DSS 1 2
ID 0 ID = (VGS - Vp) VDS - 2 VDS
Vp 2 ID 0
equao vlida para toda a zona de trodo

Em rigor no existe proporcionalidade direta entre tenso VDS e corrente ID. Se VDS superior a 0,5V, o

dispositivo estar na sub-zona de trodo designada por zona de transio. Se VDS suficientemente pequeno,
inferior a 0,5V, pode desprezar-se o termo 1/2V2DS ficando assim na sub-zona de trodo designada por zona
ohmica, em que se considera que existe proporcionalidade entre VDS e a corrente ID , portanto zona linear.
Zona Ohmica
I D = Gc VDS
VGS
Gc = Gco (1 - )
Vp
VDS 1 1
rDS = = rDSON =
ID Gc Gco
Gco: condutncia do canal para VGS = 0
(mxima condutncia).
Anlise: A anlise feita impondo a equao da corrente e calculando-a em seguida. A verificao feita atravs
da tenso VDS e das correntes, cujos valores devem obedecer s relaes acima referidas. A verificao da sub-
Zona feita tambm atravs da tenso VDS, a qual apresentar um valor, em mdulo, da ordem das centenas de
milivolt (<500mV) caso esteja na zona ohmica ou um valor superior caso esteja na zona de transio.
Aplicao: Resistncia varivel com tenso (VCR- Voltage Controlled Resistor), amostradores em ADCs e outras.
Zona de Saturao
Canal N Canal P
VGS 2
Vp VGS 0 I D = I DSS (1 - ) (1 + l VDS ) Vp VGS 0
Vp
1
V DS >(V GSVp ) V DS <(V GSVp)
VA
VGS 2
ID 0 I D = I DSS (1 - ) VA = ID 0
Vp
VA - Early Voltage
Anlise: A anlise feita impondo a equao fundamental da corrente e calculando-a em seguida. A verificao
feita atravs da tenso VDS e das correntes, cujos valores devem obedecer s relaes acima referidas.
Aplicao: Circuitos lineares como amplificadores de sinal, drivers de sinal, adaptao de impedncias e outras.
Zona de Disrrupo
Canal N ID descontrolado Canal P
VGS > 0 VGS < 0
Aplicao: No deve ser usado nesta zona atendendo a que o dispositivo corre srio risco de destruio.
2.2.3. MODELO DC DO DISPOSITIVO - MODELO DE SINAIS FORTES

Quando o transstor de efeito de campo se encontra na Zona de Saturao, o modelo DC usado para determinar o
seu ponto de funcionamento em repouso o representado na figura 2.8.

Repare-se que, enquanto no modelo DC do transstor TJB se tem uma fonte de corrente controlada por uma
corrente, IB, no modelo do dispositivo JFET a fonte de corrente controlada por uma tenso, VGS, sendo nula a
corrente de entrada.
ID
I S =I D D
IG =0 G VGS 2
2 I DSS (1 )
V GS Vp
I D =I DSS(1 ) V GS V DS
VP
I S =-ID
S
Vlidas para os dispositivos JFET de canal N e de canal P.
Figura 2.8 - Modelo DC do JFET.
2.3. DISPOSITIVOS MOSFET
2.3.1. ESTRUTURA FSICA

A estrutura fsica bsica do dispositivo Mosfet de canal n apresentada na figura 2.9.
metal (ou poly)

SiO2 grosso SiO2 fino D - Drain {Dreno}
D G S
S - Source {Fonte}
G - Gate {Porta}
B - Body {Corpo}
n+ n+ D G S
p
L
substrato
B
regio de canal B
SiO2 fino => 10nm a 100nm
L: comprimento de canal (14nm a 1m, dependendo da tecnologia)
W: largura de canal (90nm a 500m, dependendo da aplicao)
Figura 2.9 - Estrutura fsica do MOSFET de canal N
2.3.1.1. ESTRUTURA EM CORTE DOS DISPOSITIVOS NMOS E PMOS E RESPETIVA SIMBOLOGIA

A estrutura do dispositivo de canal p idntica de canal n mas com tipos de impurezas tais que o substrato do
tipo n e as zonas de dreno e source do tipo p+, como mostrado nas estruturas em corte da figura 2.10.

D G S D G S
NMOS PMOS
n+ regio
de canal
n+ p+ regio
p+
de canal
L L
p n
substrato substrato
B B
D D
G NMOS G PMOS
S S
Figura 2.10 - Estrutura em corte dos dispositivos NMOS e PMOS e respetivos smbolos.
2.3.2. ZONAS DE FUNCIONAMENTO DO MOSFET

Para que o dispositivo MOSFET funcione como fonte de corrente controlada necessrio criar condies para
existncia de fluxo de corrente entre dreno e source. Essas condies so criadas polarizando o dispositivo de
forma a inverter a zona de canal, ou seja, converter o canal inicialmente povoado com impurezas tipo p, isolante
perfeito, num canal com impurezas tipo n suficientes para permitir esse fluxo.
Aplicando uma tenso VGS > 0 faz repelir lacunas livres da regio do canal criando uma zona designada por regio
de depleo, figura 2.11. Nestas condies, VGS faz atrair eletres das regies de dreno e source para a regio do
canal fazendo com que a acumulao de eletres, sob a gate, crie um canal induzido n. Diz-se que o canal
invertido pois este passa do tipo p para n quando aplicada a tenso VGS > 0.
A gate e o corpo do MOSFET formam uma capacidade tendo o dixido de silcio, S iO2, com propriedades de
excelente isolante, como dieltrico. O campo eltrico vertical entre a gate e o canal controla a quantidade de carga
no canal, ou seja a sua condutividade elctrica. O valor mnimo necessrio de VGS para que exista canal condutor,
designado por threshold voltage, Vt.
VGS
V GS >0
+
-
D G IG= 0 S
NMOS
V DS =0
n+ n+
L
p
substrato
B Canal induzido tipo n

Regio de depleo
Figura 2.11 - Aplicao de uma tenso VGS>0 e VDS=0.
2.3.2.1. ZONA DE TRODO

Continuando a aplicar uma tenso VGS > 0 e uma tenso VDS > 0 baixa e constante, da ordem das centenas de mV,
verifica-se a existncia de fluxo de corrente no canal no sentido do dreno para a source, figura 2.12. Nestas
condies diz-se que o dispositivo se encontra na zona de trodo. Esta zona pode dividir-se em duas sub-zonas,
designadas por zona ohmica e zona de transio. A sub-zona ohmica corresponde parte da curva caracterstica

ID=f(VDS) que se apresenta aproximadamente linear, zona que ir observar-se detalhadamente nas figuras 2.15 e
2.16. A sub-zona de transio a parte da curva no linear e que corresponde transio da zona linear para a
zona de saturao, que poder observar-se na figura 2.15.
Zona de Trodo verifica-se para VDS < (VGS -Vt) e inclui as duas sub-zonas referidas,
Zona ohmica em que VDS << (VGS -Vt), tipicamente dentro do intervalo [0,1V; 0,25V], obedecendo a (2.1).
W
I D = K n (V GS V T )V DS (2.1)
L
Nesta zona existe proporcionalidade direta entre a tenso VDS e proporcionalidade inversa com a corrente ID,
correspondendo esta relao resistncia de canal dada pela equao (2.2), obtida a partir de (2.1).
O dispositivo apresenta assim um comportamento linear.
V DS W 1
r DS = =[ K n (V GSV T )] (2.2)
ID L
Zona de transio em que VDS se aproxima de VDS = (VGS -Vt) obedecendo a (2.3).
W 1 2
I D = K n (V GS V t )V DS V DS (2.3)
L 2
Nesta zona de transio no existe proporcionalidade direta entre a tenso VDS corrente ID. Existe sim um termo
quadrtico, equao (2.3), responsvel pelo comportamento de no-linearidade.
Na zona ohmica a corrente ID proporcional a (VGS -Vt), ou seja VGS controla a condutncia do canal, podendo o
dispositivo nestas condies ser visto como uma resistncia varivel controlada pela tenso VGS, como mostrado
frente na figura 2.16.
VDS baixa VGS

+
+
-
V GS >V t D ID G IG= 0 S
NMOS IS=I D
V DS <(V GSV t ) n+ ID n+
p
substrato
Figura 2.12 - Aplicao de tenses VGS>Vt e VDS<(VGS-Vt).
2.3.2.2. ZONA DE SATURAO

Esta zona caracterstica verifica-se quando, polarizando VGS com um valor fixo superior a Vt, figura 2.13, VDS
superior a (VGS -Vt). Existe fluxo de corrente no canal no sentido do dreno para a source. Como VDS > (VGS -Vt), ID
proporcional a (VGS -Vt)2, ou seja, VGS controla a condutncia do canal. Com VDS > (VGS -Vt) varivel e VGS

constante ID praticamente constante, tendo sido, por essa razo, atribuda a esta zona a designao de Zona de
Saturao. Esta zona caracterstica mostrada na figura 2.16.
VDS VGS
+
+
-
-
V GS >V t D ID G IG= 0 S
NMOS IS=I D
V DS >(V GSV t ) n+ ID n+
p
substrato
Figura 2.13 - Aplicao de uma tenso VGS>Vt e VDS >(VGS -Vt).
O valor de VDS =(VGS -Vt), correspondente ao ponto fronteiro entre zona de trodo e zona de saturao, designa-se
por tenso efetiva, Ve. A cada valor de VGS corresponde um valor especfico de Ve.
A corrente no canal calculada pela equao fundamental do dispositivo (2.4).
1 W
I D = K n (V GSV t )2 (2.4)
2 L
A equao (2.4) anterior s vlida se se verificar VGS>Vt e simultaneamente a condio da equao (2.5).
V DS >(V GSV t ) (2.5)
2.3.3. CURVAS CARACTERSTICAS DO MOSFET

O circuito da figura 2.14, constitudo por um dispositivo nMOS e fontes de polarizao de VGS e de VDS, permite
obter o conjunto de curvas ID=f(VDS) para vrios valores de tenso VGS, constituindo as caractersticas do
dispositivo, j referidas e mostradas na figura 2.15. Estas curvas contemplam todas as zonas de funcionamento do
dispositivo, pondo em evidncia a curva de Tenso Efetiva, representada a vermelho. Esta curva obtida pela
unio dos pontos de transio da zona de trodo para a zona de corrente constante, para cada um dos valores de VGS,
ou seja, onde se verifica VDS=(VGS-Vt).
ID
D
IG= 0
G
NMOS VDS +-
+ VGS
- S
IS=ID
Figura 2.14 - Circuito para obteno das curvas caractersticas do nMOS.

4.0
Regio Trodo Regio Saturao
VDS (VGS Vt ) VDS (VGS Vt ) VGS = 3,5V

3.0
ID [mA]
VDS (VGS Vt )
VGS = 3V
2.0
VGS = 2,5V
1.0
VGS = 2V
VGS = 1,5V
0.0
0 2 4 VDS [V] 6 8 10
Tenso Efectiva: Ve=VDS @ VDS=(VGS-Vt)

Figura 2.15 - Exemplo de curvas caracterstica ID=f(VDS) incluindo as zonas de Trodo e de Saturao.
O grfico da figura 2.16 representa uma amplificao do grfico da figura 2.15 na zona de baixa tenso VDS, ou
seja, onde se verifica linearidade entre tenso e corrente, correspondendo zona ohmica atrs referida.
Figura 2.16 - Caracterstica na zona ohmica ampliao de zona da figura anterior.
Tambm a partir do circuito da figura 2.14 se pode obter a curva caracterstica ID=f(VGS) para polarizao VDS fixa
na regio de corrente constante, VDS>(VGS-Vt), mostrada na figura 2.17.
Do grfico da figura 2.17 podem ser verificadas as equaes (2.6) e (2.7).

VGS < Vt => ID = 0 mA (2.6)
VGS > Vt => ID > 0 mA (2.7)

No captulo seis ir ser feita uma abordagem aos processos de fabrico desta tecnologia, desde o desenho do
circuito, passando pela simulao, at ao desenho de layout a enviar para fabrico, obtidos com recurso a software
vocacionado.
Figura 2.17 - Exemplo da caracterstica ID=f(VGS) para VDS>(VGS-Vt).
2.3.4. POLARIZAO NAS ZONAS DE FUNCIONAMENTO

Os quadros seguintes apresentam um resumo das caractersticas do dispositivo MOSFET nas diferentes condies
de polarizao ou zonas de funcionamento, considerando as tenses e correntes convencionadas na figura 2.18.
D D
NMOS ID PMOS ID
G VDS G VDS
VGS VGS
S S
Figura 2.18 - Tenses e correntes convencionadas para o MOSFET.
Zona de Corte
NMOS PMOS
K K n n COn I D =I S =0 K K p p COp
Vt>0 Vt<0

VGS Vt VGS Vt
aberto-correntes todas nulas e a verificao feita pela tenso V GS, a qual dever obedecer relao acima
referida.
Aplicao: Circuitos no lineares: circuitos lgicos, circuitos de comutao, drivers de corrente.
Zona de Trodo
NMOS PMOS
K K n n COn I D =I S =0 K K p p COp
Vt>0 Zona Transio Vt<0
W 1 2
VGS Vt I D K (VGS Vt ) VDS 2 VDS VGS Vt
L
equao vlida para toda a zona de trodo

V DS <(V GSVt ) V DS >(V GSVt )
ID 0 ID 0
Em rigor no existe proporcionalidade direta entre tenso VDS e corrente ID. Se VDS superior a 0,5V, o
dispositivo estar na sub-Zona de Trodo, designada por Zona de Transio. Se VDS suficientemente pequeno,
inferior a 0,5V, pode desprezar-se o termo 1/2V DS2 , ficando assim na sub-Zona de Trodo, designada por Zona
Ohmica, em que se considera que existe proporcionalidade entre VDS e a corrente ID (zona linear).
Zona Ohmica
W
I D K (VGS Vt ) VDS
L
1
VDS W
rDS K (VGS Vt )
I D L
ID W
Gc K (VGS Vt )
V DS L
Anlise: A anlise feita impondo a equao da corrente e calculando-a em seguida. A verificao feita
atravs da tenso VDS e das correntes, cujos valores devem obedecer s relaes acima referidas. A verificao da
sub-Zona feita tambm atravs da tenso VDS, a qual apresentar um valor, em mdulo, da ordem das centenas
de milivolt (<500mV) caso esteja na Zona hmica ou um valor superior caso esteja na Zona de Transio.
Aplicao: Resistncia varivel com tenso (VCR-Voltage Controlled Resistor), amostradores (ADCs) e outras.
Zona de Saturao
NMOS PMOS

1 W
K K n n COn ID K (VGS Vt ) 2 1 VDS K K p p COp
2 L
1
Vt>0 Vt<0
VA
1
K W 1 V
VGS Vt rO (VGS Vt ) 2 A VGS Vt
2 L ID ID
VA - Early Voltage
Na grande maioria dos dispositivos comerciais verifica-se que V A 0 , simplificando a equao
fundamental do dispositivo que passa a ser,
1 W 1 W 1 W
K = k I D = k (V GSVt )2 K = k
2 L 2 L 2 L
K >0 I D =K(V GSV t )2 K <0
Anlise: A anlise feita impondo a equao fundamental da corrente e calculando-a em seguida. A verificao
feita atravs da tenso VDS e das correntes, cujos valores devem obedecer s relaes acima referidas.
Aplicao: Circuitos lineares: amplificao de sinais, drivers de sinal, adaptao de impedncias e outras.
2.3.5. MODELO DC DO DISPOSITIVO - MODELO DE SINAIS FORTES

Quando o transstor de efeito de campo se encontra na Zona de Saturao, o modelo DC usado para determinar o
seu ponto de funcionamento em repouso o representado na figura 2.19.
Repare-se que, enquanto no modelo DC do transstor TJB se tem uma fonte de corrente controlada por uma
corrente, IB, no modelo do dispositivo FET a fonte de corrente controlada por uma tenso, VGS, sendo nula a
corrente de entrada.
IG = 0 G ID D
I G =0 I S =I D
1 W
K (VGS Vt) 2
1 W VGS 2 L
I D = K (V GSV t )2
2 L -ID VDS
S
Modelo e equaes vlidas para os dispositivos FET de canal n e de canal p.
Figura 2.19 - Equao Fundamental e Modelo DC do FET.
2.3.6. EFEITO DE CORPO

Nas tecnologias com dispositivos Mosfet existe um efeito, designado por efeito de corpo (body effect), que pode
alterar substancialmente o valor da tenso de threshold, Vt. Para simplificar o seu modelo, normalmente despreza-
se o quarto terminal do dispositivo, ou seja, o terminal B-body. Assume-se, neste caso, que o terminal source est
diretamente ligado ao corpo do dispositivo, apresentando-se por isso como uma resistncia nula entre os dois

terminais, como mostrado na figura 2.13, em que ambos os terminais esto ligados ao mesmo potencial zero. No
entanto, isto nem sempre acontece. Num circuito integrado o corpo, ou substrato, partilhado por todos os
dispositivos do mesmo tipo. Se existirem dispositivos cujo terminal source no esteja ligado ao substrato ou se este
ltimo no estiver devidamente polarizado, esses dispositivos podero deixar de funcionar, ou ter um
comportamento inesperado.
De acordo com o exposto em 2.3.1, as junes PN definidas por substrato-dreno e substrato-source, que
constituem dois dodos, devero ser polarizadas inversamente por forma a evitar fugas de corrente do terminal
dreno ou do terminal source para o substrato. Isto significa que ambos os terminais devero apresentar um
potencial igual ou superior ao potencial do substrato. Atendendo a que o potencial no terminal dreno sempre
superior ao do terminal source, no se considera o efeito de corpo na juno substrato-dreno.
Na figura 2.21(a), os terminais S e B esto ligados entre si, ou seja VS=VB, no existindo efeito de corpo.
Impondo VS >VB mantendo a tenso VGS, figura 2.21(b), a zona de depleo da juno substrato-source aumenta.
Este aumento faz afastar portadores da zona de canal, que se traduz num estreitamento na sua largura. Para repor a
largura original do canal apresentada em (a) necessrio aumentar-se a tenso VGS. Isto pode ser visto como um
aumento do valor da tenso de threshold Vt. Este efeito tanto maior quanto maior for a diferena de tenso entre o
terminal source e o substrato do dispositivo, VSB.
V GS >V t
V DS >(V GSV t )
VD VGS VS =VB VD VGS VS

+
+
+
+
-
-
-
-
D G S D G S VS >VB
NMOS NMOS
n+ ID n+ n
+
n
+
p p
substrato substrato
B B
(a) (b)
Figura 2.20 - Efeito de corpo: (a) no existe quando VS=VB (b) com VS >VB o canal estreita devido ao
aumento da zona de depleo na juno substrato-source.
Concluindo, o efeito de corpo pode ser descrito como uma variao do valor da tenso de threshold Vt em funo
do valor de VSB, aproximadamente segundo a equao 2.8.
V t =V t0 +[ 2 f +V SB 2 f ] (2.8)
Nesta equao o valor de Vt0 o valor de Vt obtido quando se impe VSB=0V, curto-circuitando o terminal source
com o substrato, ou seja, quando o efeito de corpo completamente anulado. f um parmetro fsico, um

parmetro do processo de fabrico designado por body-effect parameter e VSB a diferena de tenso entre o terminal
source e o substrato do dispositivo. Os parmetros referidos tem os seguintes valores (aproximados):
1
nMOS 2 f 0,6 V f 0,4 V 2
pMOS 2 f 0,75 V f 0,5 V 2
2.3.7. PROCEDIMENTO PARA DETERMINAO DO PFR

Para determinar as correntes e tenses que levam a que o dispositivo fique polarizado na Zona de Saturao,
grandezas que impe o Ponto de Funcionamento em Repouso, pode seguir-se a mesma metodologia apresentada
para o dispositivo TJB, existindo apenas pequenas variantes a seguir enumeradas.
1 - Simplificar o mais possvel as malhas existentes no circuito.
2 - Analisar todos os ns interiores atravs da aplicao da lei dos ns de Kirchhoff, registando as respetivas
equaes.
Nunca analisar o n da massa nem o n da alimentao pois so redundantes face aos outros e podem constituir
uma armadilha.
3 - Circular sempre que possvel por caminhos fechados que contenham o maior nmero de tenses VGS e nunca
VDS ou VGD, aplicando a lei das malhas de Kirchhoff e registando as respetivas equaes.
Ter sempre em ateno possveis malhas redundantes, ou seja, malhas que podem ser obtidas por combinao
linear das equaes j registadas.
4 - Introduzir a equao dos dispositivos (modelo sinais fortes) para a Zona de Saturao.
5 - Resolver as equaes registadas, calculando as correntes I D nos dispositivos.
6 - Circular em caminhos fechados que contenham uma tenso VDS e calcul-la.
7 - A partir das tenses VDS e das correntes ID calculadas nos pontos anteriores, verificar se estas satisfazem a
condio da Zona de Saturao.
8 - Apresentar o P.F.R dos dispositivos indicando os valores de ID e VDS.
2.3.8. MODELO INCREMENTAL - MODELO DE SINAIS FRACOS

Quando num circuito, constitudo por um ou mais dispositivos FET polarizados na zona de corrente constante,
existem variaes muito pequenas em torno do P.F.R., designadas por variaes incrementais ou de sinais fracos, os
transstores so considerados como sendo dispositivos lineares e podem ser substitudos, para efeito de anlise, por
um modelo linear designado por modelo de sinais fracos ou modelo incremental, mostrado na figura 2.1.
Este modelo permite utilizar tcnicas de anlise de circuitos j conhecidas de forma a determinar ganhos e
resistncias, semelhana do que acontece com o transstor bipolar. O modelo pode ser visto como um quadripolo,
em que a source um plo comum entrada e sada.
O parmetro usado neste modelo o parmetro de transcondutncia dinmica do canal, gm, obtido a partir da
equao (2.9).

W
ig= 0G (V GSV t )id
g m=k (2.9)
L D
i D= g mv gs g m vgs
vgs vds
-id
S S
Figura 2.21 - Modelo incremental simples do dispositivo FET.
Atendendo a que o dispositivo FET tem trs terminais, existem trs configuraes bsicas que se distinguem pelo
terminal que comum entrada e sada do quadripolo. Assim, temos a montagem em source comum, em dreno
comum e em gate comum. Quando existe uma resistncia em srie com o terminal comum, os nomes anteriores
mantm-se, mas acrescentada a palavra degenerado, atendendo que neste caso o terminal deixa de ser puramente
comum entrada e sada, semelhana do que acontece com o transstor bipolar. Por vezes designa-se a primeira
situao por montagem pura para a distinguir da montagem degenerada.
Nas figuras seguintes apresentam-se as trs montagens e respetivas frmulas de clculo de ganhos e resistncias.
Atendendo a que mais geral, os circuitos e frmulas apresentadas referem-se s montagens degeneradas.
2.3.9. TIPOS DE MONTAGENS

2.3.9.1. SOURCE COMUM
A montagem da figura 2.22 do tipo Source Comum Degenerada. Para a montagem do tipo Source Comum Pura
basta atribuir o valor zero resistncia R S.
Ri Ro
d
io
Rf
g
vo RL
S
vf(t)
+
-
vi RS
s s
Figura 2.22 - Source Comum Pura (RS=0) ou Degenerada (RS0).
g mR L
1+ g mR S
Ganho de corrente Ai indeterminado (2.11)
Resistncia de entrada R i + (2.12)
Resistncia de sada R o + (2.13)

Montagem inversora (=180) Ganho de corrente indeterminado

Permite ganho moderado de tenso Resistncia de entrada infinita
Ganho de tenso depende de RS Resistncia de sada muito elevada (considera-se infinita)
2.3.9.2. DRENO COMUM
A montagem da figura 2.23 do tipo Dreno Comum Degenerado. Para a montagem do tipo Dreno Comum Puro
basta atribuir o valor zero resistncia R D. Na prtica a resistncia RD no tem qualquer efeito sobre ganhos e
resistncias da montagem, como se pode constatar nas equaes a seguir apresentadas.
g mR L
1+ g mR L
Ri Ro
s io
Rf
g
vo RL
D
vf(t)
+
-
vi RD
d d
Figura 2.23 - Dreno Comum Puro (RD=0) ou Degenerado (RD0).
Ganho de corrente Ai indeterminado (2.15)
Resistncia de entrada R i + (2.16)
1
Resistncia de sada Ro= (2.17)
gm
Montagem no-inversora (=0) Ganho de corrente indeterminado

Ganho de tenso praticamente unitrio ( 0 Av 1 ) Resistncia de entrada infinita
Ganho de tenso no depende de RD, depende de RL Resistncia de sada baixa ou moderada
2.3.9.3. GATE COMUM
A montagem da figura 2.24 do tipo Gate Comum Degenerada. Para a montagem do tipo Gate Comum Pura
basta atribuir o valor zero resistncia R G.
Ganho de tenso Av =g mR L (2.18)
Ganho de corrente Ai =1 (2.19)

Rf ii s d io
G
+
vf(t) - vi RG vo RL
g g
Figura 2.24 - Gate Comum Pura (RG=0) ou Degenerada (RG0).
1
Resistncia de entrada Ri= (2.20)
gm
Resistncia de sada R i + (2.21)
Montagem no-inversora (=0) Mdulo do Ganho de corrente unitrio

O Ganho de tenso moderado e depende muito de RL Resistncia de entrada baixa ou moderada
Ganho de tenso no depende de RG Resistncia de sada muito elevada, Ro
2.4. ESTRUTURA DE CIRCUITOS CMOS

Podem coexistir na mesma pastilha de circuito integrado dispositivos NMOS e PMOS designando-se a estrutura
por CMOS Complementary MOS atendendo a que os dispositivos so complementares entre si. Embora sejam
mais difceis de fabricar, atendendo a uma estrutura mais complexa, esta tecnologia permite desenhar circuitos de
grande complexidade. Neste momento a tecnologia CMOS a mais usada em circuito integrado para implementar
circuitos analgicos e circuitos digitais, podendo a mesma pastilha incluir memria, processamento digital e
processamento analgico. Para alm disso, atendendo ao tamanho reduzido dos dispositivos, o nvel de integrao
altamente elevado podendo atingir um bilio de dispositivos por pastilha. Para ser possvel integrar os dois tipos de
dispositivos necessrio criar no substrato zonas invertidas, normalmente designadas por poos, onde fabricado o
dispositivo complementar, como mostra a figura 2.25.
Figura 2.25 - Estrutura CMOS que inclui dispositivos nMOS e pMOS recorrendo a poos n.
Esta tecnologia tem vindo a substituir aplicaes que at pouco tempo s eram possveis com dispositivos
bipolares ou outras tecnologias de custos muito elevados. Atendendo a que o seu preo de fabrico muito baixo e o
nvel de integrao muito elevado, permite a implementao de circuitos de muito alta frequncia, superior a 5GHz,
podendo um circuito conter na mesma pastilha um sistema completo sem recorrer a componentes externos.

3. AMPLIFICADORES EM
CASCATA
POLARIZAO
ANLISE INCREMENTAL
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 3.AMPLIFICADORES EM CASCATA
3.1. AMPLIFICADORES COM LIGAO EM CASCATA

At aqui tem-se vindo a utilizar circuitos amplificadores simples contendo apenas um dispositivo ativo. Por vezes
necessrio utilizar mais do que um dispositivo para, por exemplo, poder aumentar o ganho de tenso ou de
corrente do amplificador ou at para adaptar o amplificador ao andar prvio ou ao andar de carga. As adaptaes do
amplificador fonte e carga so importantes pois, de acordo com o teorema da mxima transferncia de potencia,
a transferncia de energia entre o andar prvio e o amplificador e entre o amplificador e o andar de carga so
mximas quando existe adaptao. Diz-se que um circuito est adaptado a outro quando a resistncia de sada do
primeiro igual resistncia de entrada do segundo.
A figura 3.1 apresenta n quadripolos ligados em cascata. Cada um dos quadripolos, correspondente normalmente a
um andar simples constitudo por um nico dispositivo ativo, apresenta os seus parmetros de entrada, de sada e de
ganho.
Andar Prvio Amplificador com n andares em Cascata Andar de Carga R'o

Rf1 Ri Ro RL
Ri1 RO1 RL1 Rf2 Ri2 RO2 RL2 Rf3 Ri3 RO3 RL3 Rfn Rin ROn RLn
Rf ii ii1 iO1 ii2 iO2 ii3 iO3 iin iOn io
A1 A2 A3 An
v f(t)
+
-
vi vi1 vO1 vi2 vO2 vi3 vO3 vin vOn vo RL
Figura 3.1 - Amplificador multi-andar com ligao em cascata de n quadripolos.
Cada um dos andares intermdios tem como andar prvio o quadripolo ligado sua entrada e como andar de carga
o quadripolo ligado sua sada. O conjunto constitudo pelos quadripolos A 1, A2,...An pode ser, por sua vez,
representado por um nico quadripolo, figura 3.2 e 3.3, em que a resistncia de entrada Ri corresponde resistncia
de entrada do andar A1, a resistncia de sada RO corresponde resistncia de sada do andar final A n e o ganho
como sendo o ganho total Av ou Ai se, respectivamente, ganho de tenso ou de corrente, produto dos ganhos
individuais de cada andar.
Rf Ri Ro RL
Andar Prvio ii Amplificador equivalente io Andar de Carga R'o
Rf Av
v f(t)
+
- vi vo RL
Figura 3.2 - Amplificador equivalente em tenso com ganho Av representado por um nico quadripolo.
O ganho global de tenso calculado como sendo o produto dos ganhos parciais de cada um dos andares de
amplificao, equao (3.1).
v o v o1 v o2 v o3 v
AvT = = ... on = A v1 Av2 A v3 ... Avn (3.1)
v i v i1 v i2 v i3 v in

O ganho global de corrente calculado como sendo o produto dos ganhos parciais de cada um dos andares de
amplificao, equao (3.2).
i i i i i
AiT = o = o1 o2 o3 ... on = Ai1 Ai2 Ai3 ... Ain (3.2)
i i i i1 i i2 i i3 i in
No clculo de ganho global de corrente necessrio ter em ateno as derivaes de corrente, decorrentes dos
elementos de polarizao, nomeadamente nas resistncias e fontes de corrente de polarizao dos dispositivos
activos. No clculo de ganho de tenso, a maior parte das vezes no existem atenuaes devidas a resistncias em
serie que tem um efeito de atenuao no ganho global, sendo o ganho global simplesmente o produto dos ganhos de
cada dispositivo activo. No caso das correntes, existem ns onde a corrente se divide e quase sempre necessrio
aplicar divisores de corrente para determinar as atenuaes impostas pelos elementos de polarizao. Estas
atenuaes tero que ser contabilizadas na equao (3.2) anterior.
Existe uma forma alternativa de determinar o ganho de corrente, indiretamente a partir do conhecimento do ganho
de tenso e das resistncias de entrada e de carga do amplificador global. Esta forma particularmente importante
quando existem, na cadeia de amplificao, dispositivos de efeito de campo com sinal a entrar na gate. Atendendo
resistncia de entrada ser considerada infinita, implicando por isso uma corrente de entrada nula, o ganho de
corrente desse dispositivo indeterminado, impossibilitando a utilizao da equao (3.2). Da figura 3.2 pode
verificar-se que no andar de carga a tenso de sada dada por (3.3).
v o =R LiO (3.3)
Na entrada de ambos os modelos de amplificao, a tenso de entrada calculada como sendo (3.4).
v i = R i
i i (3.4)
A partir da equao de clculo global de tenso (3.1) e das equaes (3.3) e (3.4), pode escrever-se (3.5).
v o R L i O R
AvT = = = L AiT (3.5)
vi Rii i Ri
A partir de (3.5) obtm-se finalmente a equao (3.6) para obteno do ganho global de corrente.
Ri
AiT = A vT (3.6)
RL
Rf Ri Ro RL
Andar Prvio ii Amplificador equivalente io Andar de Carga R'o
Rf Ai
v f(t)
+
- vi vo RL
Figura 3.3 - Amplificador equivalente em corrente com ganho Ai representado por um nico quadripolo.

3.2. EXERCCIOS
EXERCCIO 3.1
Considere-se o circuito da figura 3.4.
VDD +15V
R7 1K
R1 2M R3 1K R5 100K
C2
C1 M2
Ro
vi 1F
C4
M1 vo
1F
R6 1F RL 2K
C3 R8
R2 3M R4 2K
2K 10F 200K
Vss -15V
Figura 3.4 - Circuito Amplificador de dois andares com dispositivos MOSFET
Parmetros dos dispositivos ativos M1 e M2: K= 40x10-6 A/V2; W=10m; L=1m; Vt=2V.
3.1.1. Determinar o P.F.R dos dispositivos ativos MOSFET.

3.1.2. Considerando que M1 e M2 esto na zona de corrente constante, calcular a nvel incremental:
3.1.2.1. O valor da resistncia de carga RL que permite que esta receba potncia mxima;
3.1.2.2. Resistncias de entrada (Ri) e de sada (Ro e Ro);
3.1.2.3. Ganho de tenso;
3.1.3. Que acontece se C3 for retirado do circuito?
RESOLUO EXERCCIO 3.1

A resoluo deste tipo de exerccios passa por efetuar dois tipos de anlise, polarizao e anlise incremental. Para
cada uma delas utilizam-se dois tipos de circuitos distintos obtidos a partir do circuito original. importante realar
que estes circuitos serviro apenas como circuitos auxiliares de clculo.
Para fazer a anlise de polarizao, ou seja, determinar o ponto de funcionamento em repouso dos dispositivos
ativos, anulam-se as capacidades do circuito, atendendo a que se consideram estes como circuitos abertos quando
submetidos a componentes de tenso DC. De acordo com esta premissa, atendendo a que a capacidade C 2 isola as
malhas de polarizao dos dispositivos M 1 e M2, passam a existir dois circuitos distintos, como mostrado na figura
3.5. Aplicando a ambos os circuitos o equivalente de Thevenin esquerda da gate obtm-se (3.7) a (3.10).
R2 3 106
Vth1 (VDD VSS ) VSS (15 (15)) (15) 3V (3.7)
R2 R1 3 106 2 106

R1 R2 2 106 3 106
Rth1 1,2M (3.8)
R2 R1 2 106 3 106
VDD +15V VDD +15V
R1 2M R3 1K R5 100K R7 1K
M1 M2
R2 3M R4 R6 200K R8
2K 2K
Vss -15V Vss -15V
Figura 3.5 - Circuitos auxiliares para anlise de polarizao.
R6 200 103
Vth 2 (VDD VSS ) VSS (15 (15)) (15) 5V (3.9)
R6 R5 200 103 100 103
R5 R6 100 103 200 103

Rth 2 66,66(6)K (3.10)
R5 R6 100 103 200 103
A figura 3.6 apresenta os circuitos simplificados com o equivalente de Thevenin e a identificao das malhas a
analisar. Por anlise da malha MA1 obtm-se (3.11).
Vth1 VGS 1 R4 I D1 VSS 0 (3.11)
1 W
I D1 K 1 (VGS1 Vt1 ) 2 (3.12)
2 L1
3 VGS 1 2 103 I D1 (15) 0 (3.13)
1 10 10 6
40 10 6 (VGS 1 2) 2 I D1 200 10 6 (VGS1 4 VGS1 4)
2
I D1 6
(3.14)
2 1 10
3 VGS 1 2 103 200 10 6 (VGS 1 4 VGS1 4) 15 0

2
(3.15)
2 2
3 VGS 1 0,4 VGS1 1,6 VGS1 1,6 15 0 0,4 VGS 1 0,6 VGS1 16,4 0 (3.16)
aplicando a frmula resolvente resultam duas razes,
VGS1 7,1969 V VGS 1 5,6969 V (3.17)

VDD +15V VDD +15V
R3 1K R7 1K
ID1 ID2
Rth1 Rth2
M1 VDS1 M2 VDS2
1,2M MB1 66,7M MB2
VGS1 VGS2
3V 5V
Vth1 +
- MA1 R4 Vth2 +
- MA2
R8
2K 2K
Vss -15V Vss -15V
Figura 3.6 - Circuitos simplificados aps aplicao do equivalente de Thevenin.
atendendo a que o valor de VGS1 dever ser superior a Vt rejeitada a segunda raiz. Pode agora obter-se o valor da
corrente ID1,
I D1 200 10 6 (7,1969 2) 2 5,4 mA (3.18)

Anlise na malha MB1 para determinao de VDS1,
VDD R3 I D1 VDS1 R4 I D1 VSS 0 (3.19)
15 (1 103 2 103 ) 5,4 10 3 VDS1 15 0 VDS 1 13,8 V (3.20)

Procedendo de igual forma para o circuito de polarizao de M 2, obtm-se VGS2=7,57V vindo para ID2 e VDS2 os
valores de (3.21) e (3.22).
I D 2 6,21 mA (3.21)
VDS 2 11,37 V (3.22)

Como concluso da anlise de polarizao tem-se (3.23) e (3.24).
V 13,8 V
P.F.R de M1 DS 1 (3.23)
I D1 5,4 mA
V 11,37 V
P.F.R de M 2 DS 2 (3.24)
I D 2 6,21 mA
ANLISE INCREMENTAL
O circuito equivalente para anlise incremental apresentado na figura 3.7, correspondendo a uma topologia de
SCP para o dispositivo M1 e DCD para o dispositivo M2.
RESISTNCIAS

Rf2 ROM2 RLM2 RO

io2 i O
Rf1 ROM1 RLM1 RiM2
Ri RiM1 io1 ii2
M2
ii vo
M1
RL 2k
Req u 0,985k R8 2k
vs(t) Rth1 1,2M R7 1k
vi vo1 vi2 vo2

vi1
S.C.P E.C.D
Figura 3.7 - Circuito equivalente para anlise incremental consistindo em dois andares de amplificao.
Para clculo de resistncias de entrada, de carga e de sada de cada andar, comea-se no andar final progredindo no
sentido do ltimo para o primeiro andar at fonte de entrada de sinal.
O valor de Rth1 foi calculado atrs e a resistncia R equ corresponde ao paralelo entre Rth2 e R3, equao (3.25).
R equ = Rth2R3 =0,985 k (3.25)

O valor de RLM2 corresponde ao paralelo entre R8 e RL, equao (3.26).
R LM2= Rth2R3 =1k (3.26)

A topologia do andar constitudo por M 2 dreno comum pelo que a resistncia de sada de M 2 calculada a partir
do valor de gm, que necessrio calcular. A partir dos dados e de V G1 e VG2 calculados atrs, atravs das equaes
(3.27) e (3.28) obtm-se os valores para ambos os dispositivos.
w
g m1=k( )(V GS1Vt )=4010610(7,1972)=2,08 m1 (3.27)
L
w 6 1
g m2=k( )(V GS1Vt )=4010 10(7,572)=2,23 m (3.28)
L
A resistncia de sada de M2 ento calculada a partir de (3.29).
1 1
R OM2= = =448,4 (3.29)
g m1 2,23103
A resistncia equivalente de carga do dispositivo M 2, RLM2, corresponde ao paralelo entre as resistncias R 8 e RL
que, tendo ambas o valor de 2k, resulta em 1k.
O circuito de carga RL v uma resistncia de sada RO correspondente ao paralelo entre R 8 e ROM2 obtendo-se o seu
valor atravs de (Error: Reference source not found).
R 8 ROM2
R O= =366,3 (3.30)
R 8+ ROM2
As resistncias RiM2, ROM1 e RiM1 consideram-se ter um valor infinito. A resistncia equivalente de carga do
dispositivo M1, RLM1, corresponde ao valor de Requ, ou seja, RLM1=985. A resistncia equivalente de entrada do
amplificador, Ri, sabendo-se ser o paralelo entre R th1 e RiM1 e tendo esta ltima um valor infinito, ter o valor de R th1,
ou seja, Ri =1,2M.

GANHO DE TENSO - Av
Para determinao do ganho global de tenso do amplificador recorre-se equao (3.1), que aps simplificar
resulta no produto dos ganhos das duas montagens, equao(3.31).
Av = AvM2 A vM1 (3.31)

A partir da equao de ganho de tenso de uma montagem SCP obtm (3.32).
AvM1 =g M1 R LM1=2,08103985=2,05 (3.32)
A partir da equao de ganho de tenso de uma montagem DCD obtm (3.33).
g M2 R LM2 2,23103 1103
AvM2 = = =0,69 (3.33)
1+ g M2 R LM2 1+2,23103110 3
Conclui-se o clculo de ganho global de tenso atravs da equao (3.31) e resultados de (3.32) e (3.33) resultando
o seu valor em -1,42, equao (3.34).
Av =2,050,69=1,42 (3.34)
GANHO DE CORRENTE - Ai
Para determinao do ganho global de corrente do amplificador pode recorrer-se ao mtodo simplificado utilizando
a equao (3.6) e valores do ganho de tenso, resistncia de entrada e resistncia de sada globais do amplificador,
resultando em (3.35).
Ri 1,2106
Ai = A v= (1,42)=+1704 (3.35)
RL 110 3
RESPOSTA QUESTO: QUE ACONTECE SE C3 FOR RETIRADO DO CIRCUITO?

Ao retirar C3 do circuito a resistncia R4 deixa de ser anulada por este, passando o andar amplificador relativo ao
dispositivo M1, anteriormente em SCP, a ficar com resistncia de degenerao R 4. Como o ganho de tenso nesta
topologia tem elevada dependncia da resistncia de degenerao, o ganho baixa substancialmente, tendo igual
efeito no ganho global. Todos os outros parmetros se mantm inalterados, excepto o ganho de corrente que, tendo
sido calculado com base no ganho de tenso, decresce igualmente.
A partir da equao de ganho de tenso de uma montagem SCD obtm (3.36).
g M1 R LM1 2,05
AvM1D = = =0,4 (3.36)
1+ g M1 R 4 5,16
O novo valor de ganho global de tenso passa a ser (3.37).
Av =0,40,69=0,28 (3.37)
A partir do novo ganho de tenso de (3.36) obtm-se o novo ganho de corrente que passa a ser 480, equao (3.38).
1,2106
Ai = (0,4)=+480 (3.38)
110 3
Conclui-se, assim, que ambos os ganhos de tenso e de corrente diminuem cerca de 72% relativamente aos valores
obtidos anteriormente com a capacidade C3 inserida no circuito.

EXERCCIO 3.2
+VDD
+12V
R1 5 M R3 2K R5 27K R7 220
C2
Ri
C1 Q1
Vi
M1 1F Q2 C4 R o Vo
1F
R 2 2 ,5M C3 1F RL 1K
R6 R8 R9
R4 150 K 1,2K 1,2 K
2K 10 F
-12 V
+Vss
Figura 3.8 - Circuito Amplificador de trs andares com dispositivos MOSFET e Bipolar.
Dados dos parmetros dos dispositivos ativos

M1: K= 69,74x10-6 A/V2; W=200m; L=10m; Vt=0,842V;
Q1: hFE=325; hfe=299; hie=850;
Q2: hFE=214; hfe=203; hie=629.
3.2.1. Determinar o P.F.R dos dispositivos ativos MOSFET e Bipolar.

3.2.2. Considerando que M1 est na ZCC e {Q1,Q2} esto na ZAD calcular a nvel incremental:
3.2.2.2. Ganhos parciais e total de tenso;
3.2.2.3. Ganhos parciais e total de corrente.
3.2.3. Desenhar os modelos em tenso e em corrente que represente o amplificador.

Segundo o enunciado tero que fazer-se dois tipos de anlise: polarizao e anlise incremental. Para cada uma
dessas anlises utilizam-se dois tipos de circuitos distintos obtidos a partir do circuito original.
DETERMINAO DO PFR
Para fazer a anlise de polarizao, ou seja, determinar o ponto de funcionamento em repouso dos dispositivos
ativos, separam-se os circuitos dos andares ligados por condensadores, atendendo a que se consideram estes como
circuitos abertos quando submetidos a componentes de tenso DC (frequncia nula). De acordo com esta premissa,
separa-se o circuito em dois sub circuitos, como mostrado na figura 3.9. De seguida vo ser utilizados os
procedimentos aconselhveis para determinar o P.F.R de dispositivos TJB e MOSFET.
SIMPLIFICAO DAS MALHAS EXISTENTES NOS CIRCUITOS

Deve simplificar-se o mximo possvel os circuitos, por forma a reduzir-se o nmero de malhas para anlise.
Aplicando o equivalente de Thevenin a ambos os circuitos C1 e C2, obtm-se o circuito da figura 3.10. Assim, para
o circuito C1 tem-se como fonte e resistncia de Thevenin (3.39) e (3.40).
R2 2,5106
V th1 = (V DDV SS )+V SS = (12(12))+(12)=4V (3.39)
R 2+ R1 2,5106+510 6
V DD +12 V V DD +12 V
R5 27 K R7 220
R1 5M R3 2 K
Q1
M1
Q2
R6 R8 R9
R2 2,5M R4 150K 1 ,2K 1,2K
2 K
Vss - 12V Vss - 12V
Circuito C1 Circuito C2
Figura 3.9 - Circuitos para anlise de polarizao.
R1 R2 5 106 2,5 106

Rth1 = = = 1, 66(6) @ 1, 7MW (3.40)
R1 + R2 5 106 + 2,5 106
Para o circuito C2 tem-se (3.41) e (3.42).
R6 150 103
Vth 2 = (VDD - VSS ) + VSS = (12 - (-12)) + (-12) = 8,34V (3.41)
R6 + R5 150 103 + 27 103
R5 R6 27 103 150 103

Rth 2 = = = 22,88k W (3.42)
R5 + R6 27 103 + 150 103
ANALISE DOS NS
Devero verificar-se os ns existentes nos circuitos, excluindo sempre os ns das fontes de alimentao, V DD e
VSS, e o n de referncia. O circuito C1 no tem ns interiores e o circuito C2 tem apenas um n, N 1. Assim para
este ltimo n tem-se (3.43).
I C1 + I B2 + I 1=0 I 1= I C1I B2 (3.43)
REGISTO DAS EQUAES DAS MALHAS OBTIDAS

Circulando por caminhos fechados que contm VGS para dispositivos Mosfet e VBE para dispositivos dispositivos
TJB, obtm-se as equaes das malhas (3.44) a (3.9).
Malha MA1 V th1 +V GS1+R 4 I D1+V SS =0 (3.44)

VDD +12V VDD +12V

V DD +12 V
R7 220
R3 2K
V BE1 IE1
ID1 R th2 IB1
R th1 Q1 VCE1
M1 V DS1 MA2 22,88k IC2
1,7M M B1 IC1 IB2
V GS1 N1 Q2 VCE2
-4 V 8,34V
Vth1 +- M A1 R4 Vth2 +- I1
VBE2 IE2
2K
R8 R9
1,2K 1,2K
Vss -12 V M B2 M A3 MB3

Vss -12V Vss -12V
Circuito C1 Circuito C2
Figura 3.10 - Circuitos simplificados aps aplicao do equivalente de Thevenin.
Malha MA2 V th1 +V GS1+R 4 I D1+V SS =0 (3.45)
Malha MA3 V th2 + Rth2 I B1 +V BE1R 7 I E1 +V DD =0 (3.46)
INTRODUO DAS EQUAES DOS DISPOSITIVOS

Introduzindo agora as equaes fundamentais do Mosfet e dos TJB para a zona ZCC e zona ZAD, respetivamente,
vir (3.47), (3.48) e (3.49).
1 W
Dispositivo M1 I D1 = K 1 (VGS 1 - Vt1 ) 2 I D1 = 697, 4 10-6 (VGS 1 - 0,842) 2 (3.47)
2 L1
Dispositivo Malha Q1 I C1 = hFE1 I B1 I C1 = 325 I B1 (3.48)
Dispositivo Malha Q2 I C 2 = hFE 2 I B 2 I C 2 = 214 I B 2 (3.49)
RESOLUO DAS EQUAES E CLCULO DAS CORRENTES

Para a malha MA1, atribuindo valores equao (3.44) fica,
4 + VGS1 + 2 103 I D1 + (-12) = 0 (3.50)
I D1 = 697, 4 10-6 (VGS 1 - 0,842) 2 I D1 = 697, 4 10 -6 (VGS 12 - 1, 68 VGS 1 + 0, 71) (3.51)
4 + VGS1 + 2 103 697, 4 10 -6 (VGS 12 - 1, 68 VGS 1 + 0, 71) - 12 = 0 (3.52)
4 + VGS1 + 1, 4 VGS 12 - 2,35 VGS 1 + 0,99 - 12 = 0 1, 4 VGS 12 - 1,35 VGS 1 - 7,01 = 0 (3.53)
Aplicando a frmula resolvente a (3.53) resultam duas razes.
VGS 1 = 2, 77 V VGS 1 = - 1,81 V (3.54)

Atendendo a que o valor de VGS1 dever ser superior a V th1 rejeitada a segunda raiz. Pode agora obter-se o valor
da corrente ID1, a partir de (3.51) obtm-se (3.50).
I D1 = 697, 4 10-6 (2, 77 - 0,842) 2 = 2,59 mA (3.55)

Para a malha MA2, atribuindo valores equao (3.48) e resolvendo, resultam (3.46) a (3.30).
-8,34 + 22,88 103 I B1 - 0, 7 - 220 (-326 I B1 ) + 12 = 0 (3.56)
I B1 = - 31, 28 m A (3.57)
I C1 = 325 I B1 = -10,17 mA (3.58)
I E1 = -326 I B1 = 10, 2mA (3.59)

Para a malha MA3, atribuindo valores equao (3.9) e resolvendo, resultam (3.8) a (3.12).
-(-12) - 1, 2 103 (- I C1 - I B 2 ) + 0, 7 - 1, 2 103 (-215 I B 2 ) + (-12) = 0 (3.60)
I B 2 = 44,37 m A (3.61)
I C 2 = 214 I B 2 = 9,5mA (3.62)
I E 2 = -215 I B 2 = -9,54mA (3.63)
CLCULO DAS TENSES VCE E VDS

Por anlise da malha MB1, circulando pelo caminho fechado que contm V DS1, obtm-se (3.13) que, atribuindo
valores s variveis resulta em (3.14).
VDD R3 I D1 VDS1 R4 I D1 VSS 0 (3.64)
-12 + (2 + 2) 103 2,59 10-3 + VDS 1 - 12 = 0 VDS 1 = 13, 64 V (3.65)

Por anlise da malha MB2, circulando pelo caminho fechado que contm V CE1, obtm-se (3.15) que, atribuindo
-VDD + R7 I E1 - VCE1 + R8 I1 + VSS = 0 (3.66)
-VDD + R7 I E1 - VCE1 + R8 (- I C1 - I B 2 ) + VSS = 0 (3.67)
-12 + 220 (10, 2 10-3 ) - VCE1 + 1, 2 103 (10,17 10 -3 - 44,37 10 -6 ) - 12 = 0 VCE1 = - 9, 6 V (3.68)
Por anlise da malha MB3, circulando pelo caminho fechado que contm V CE2, obtm-se (3.18) que, atribuindo
-VDD + VCE 2 - R9 I E 2 + VSS = 0 (3.69)

-12 + VCE 2 - 1, 2 103 (-9,54 10-3 ) - 12 = 0 VCE 2 = 12,55 V (3.70)
CONFIRMAR A CONDIO DE ZAD E ZCC

Dever agora confirmar-se se os dispositivos Bipolares e Mosfet, estaro nas devidas zonas de polarizao, como
premissa nas anlises de malhas e ns. Atravs das tenses e correntes obtidas e registadas em (3.20) a (3.45)
confirma-se que os dispositivos esto na ZAD e ZCC.
PFR DOS DISPOSITIVOS BIPOLAR E MOSFET

Como concluso da anlise de polarizao tem-se para os dispositivos M 1, Q1 e Q2, (3.20) a (3.45).
V = + 13, 64 V
\ P.F.R de M1 DS 1 (3.71)
I D1 = 2,59 mA
VCE1 = - 9, 6 V
\ P.F.R de Q1 (3.72)
I C1 = - 10,17 mA
VCE 2 = 12,55 V
\ P.F.R de Q2 (3.73)
I C 2 = 9,5 mA
ANLISE INCREMENTAL
O circuito equivalente para anlise incremental apresentado na figura 3.11.
RO3 RL3 RO
Rf3
RO2 RL2 Ri3
Rf2 io3 io
RO1 RL1 ii2 Ri2 io2 ii3
Rf1 Q2
Ri Ri1 io1 ii2
Q1
ii
M1 RL 1k
Requ 1,84k R8 1,2k R9 1,2k

vs(t) Rth1 1,7k R7 220
vi vo1 vi2 vo2 vi3 vo3 vo

vi1
S.C.P E.C.D C.C.P
Figura 3.11 - Circuito Amplificador de trs andares com dispositivos MOSFET e Bipolar.
RESISTNCIAS
Para clculo de resistncias de carga, de entrada e de sada de cada andar, comea-se no andar final progredindo
no sentido do ltimo para o primeiro andar, at fonte.
R9 RL 1, 2 1
RL 3 = R9 / / RL RL 3 = = 103 = 545,5W (3.74)
R9 + RL 1, 2 + 1
R f3 = R8R O2= R8 =1,2 k (3.75)
hie 2 + R f 3 629 + 1200

RO 3 = = = 8,97W (3.76)
h fe 2 + 1 204

1200 8,97
RO = R9 / / RO 3 = = 8,9W (3.77)
1200 + 8,97
8,9 1000
RO = RO / / RL = = 8,8W (3.78)
8,9 + 1000
Ri 3 = hie 2 + (1 + h fe 2 ) RL 3 = 629 + 204 545,5 = 111,9k W (3.79)
R8 Ri 3 1200 111,9
RL 2 = R8 / / Ri 3 RL 2 = = 103 = 1,19k W (3.80)
R8 + Ri 3 1200 + 111,9
RO 2 = (3.81)
Ri 2 = hie1 + (1 + h fe1 ) RE 2 = 850 + 300 220 = 66,9k W (3.82)

RE 2 = R7
R8 Ri 3 1200 111,9
RL 2 = R8 / / Ri 3 RL 2 = = 103 = 1,19k W (3.83)
R8 + Ri 3 1200 + 111,9
RO1 = (3.84)
Ri1 = (3.85)
Ri = Rth1 / / Ri1 = 1, 7 k W (3.86)
GANHO DE TENSO - AV
Para determinao do ganho de tenso do amplificador recorre-se equao (3.54), obtendo-se (3.56).
v O v o v o3 v i3 v o2 v i2 v o1 v i1
Av = =
vi v o3
v i3
v o2
v i2
v o1
v i1
vi (3.87)
1 A v3 1 A v2 1 Av1 1
g m1 RL1
Av1 SCP = - (3.88)
1 + g m1 RS 1
W 200
g m1 = k (VGS 1 - Vt1 ) = 69, 74 10-6 ( 2, 77 - 0,842 ) = 2, 69 10-3 W -1 (3.89)
L 10
RS 1 = 0W (3.90)
Av1 SCP = - g m1 RL1 = 2, 69 10-3 1,8 103 = -4,84 (3.91)

h fe1 RL 2
Av2 =- (3.92)
ECD
hie1 + (1 + h fe1 ) RE 2
RE 2 = R7 = 220W (3.93)
299 1,19 103

Av2 =- = -5,32 (3.94)
ECD
850 + (1 + 299) 220
(1 + h fe 2 ) RL 3 204 545,5
Av3 CCP = = = 0,99 (3.95)
hie 2 + (1 + h fe 2 ) RL 3 629 + 204 545,5
vO
Av = = 1 0,99 1 (-5,32) 1 (-4,84) 1 = 25,5 (3.96)
vi
GANHO DE CORRENTE - AI
Para determinao do ganho de corrente do amplificador recorre-se equao (3.52), obtendo-se (3.58).
i O i o i o3 i i3 i o2 i i2 io1 i i1
Ai = =
ii
i o3
i i3
i o2
i i2
i o1
i i1
ii (3.97)
A3 Ai3 A2 A i2 A1 Ai1 A0
Existindo um dispositivo Mosfet inserido na cadeia de ganho de corrente com entrada de sinal na gate, e sabendo
partida que a corrente de gate deste dispositivo nula, conclui-se que no possvel determinar diretamente pela
equao (3.58) o ganho total de corrente do circuito. Verifique-se da equao (3.58) os dois ltimos produtos,
io1 ii1 i o1 0 0
Aind = A i1 A 0= = = (3.98)
i i1 ii 0 ii1 0
Atendendo ao resultado de (3.59) diz-se ento que este indeterminado devido ao andar de M 1, Ai1=iO1/0. Na
realidade no significa que o ganho de corrente infinito, e que injetando uma corrente nfima na entrada teramos
uma corrente colossal sada. O modelo de sinais simplificado que tem vindo a ser usado para o Mosfet que no
permite concluir diretamente sobre o seu valor real, atendendo a que entre a gate e o canal do dispositivo existe um
elevadssimo isolamento, considerado infinito no modelo. frente ir-se-h verificar que o ganho total possvel de
obter recorrendo ao ganho de tenso e resistncias de entrada e de carga.
Embora no seja possvel o clculo do ganho total atravs da equao (3.58), no entanto possvel o clculo dos
ganhos parciais de cada andar exceto o do primeiro andar de M 1, pela razo referida.
CLCULO DOS GANHOS DE CORRENTE PARCIAIS

A figura 3.12 permite determinar A1, A2, e A3, recorrendo a diviso de corrente (3.60), (3.61) e (3.62).
Requ iO1 Requ 1,84

iO1 = (-ii 2 ) A1 = =- =- = -26, 77 10 -3 (3.99)
Requ + Ri 2 ii 2 Requ + Ri 2 1,84 + 66,9

R8 iO 2 R8 1, 2
iO 2 = (-ii 3 ) A2 = =- =- = -0, 01 (3.100)
R8 + Ri 3 ii 3 R8 + Ri 3 1, 2 + 112
R9 iO R9 1, 2
iO = iO 3 A3 = = = = 0,545 (3.101)
R9 + RL iO 3 R9 + RL 1, 2 + 1
io1 ii2 io2 ii3 io3 io
Ri 2
M1 Requ 1,84k 66,9k Q1 R8 1,2k Ri3 112k Q2 R9 1,2k RL 1k
A1 A2 A3
Figura 3.12 - Circuitos equivalentes para determinao de ganhos de corrente A1, A2 e A3.
iO 2
Ai2 = = h fe1 = 299 (3.102)
ii 2
iO 3
Ai3 = = -(1 + h fe 2 ) = -204 (3.103)
ii 3
O ganho parcial entre a sada do amplificador e a sada de M 1 pode ser calculado como sendo (3.63).
i O io i o3 ii3 i o2 ii2
Ai X = = =0,545(204)(0,01)299(26,77103 )=8,9
i o1
io3
ii3
i o2
ii2
i o1 (3.104)
A3 Ai3 A2 Ai2 A1
CLCULO DO GANHO DE CORRENTE TOTAL

A forma de ultrapassar a limitao imposta pelo ganho indeterminado A i1 e Ao, utilizar o resultado do ganho
total de tenso e as resistncias de entrada e de carga, para determinao do ganho de corrente total. A corrente
entrada do circuito pode ser obtida por (3.64).
vi
ii = (3.105)
Ri
A corrente sada na carga pode ser obtida por (3.65).
vo
io = (3.106)
RL
A partir das equaes (3.64) e (3.65) o ganho de corrente total ento determinado atravs de (3.66).
vo

i RL v R R
AiT = o = = o i = A vT i (3.107)
ii vi vi R L RL
Ri
Finalmente, a partir dos valores de (3.55), (3.57) e de RL aplicados equao (3.66), resulta (3.67) para ganho
total de corrente, tende-se obtido AiT=-43,69.

1,7103
AiT =25,5 =43,69 (3.108)
110 3
MODELO DO AMPLIFICADOR EM TENSO

O modelo apresentado na figura 3.13, contm os parmetros necessrios para a caracterizao do amplificador.
Assim, facilmente se extrai o ganho de tenso em funo da carga R L e/ou amplitude do sinal de sada em funo da
entrada.
RO
8,9
vs(t) Ri 1.7K 25,5x vi RL
vi vo
Figura 3.13 - Modelo equivalente do amplificador em tenso.
Por exemplo, a caracterstica Av = f(RL) obtm-se do modelo da figura 3.13 como sendo (3.68).
vo 25,5 RL
Av ( RL ) = = (3.109)
vi RL + 8,9
A funo dada por (3.68) representada graficamente na figura 3.14. A potncia na carga R L, obtm-se do mesmo
modelo, obtendo-se assim a equao (3.69).
vO 2
PL = (3.110)
RL
Do mesmo modelo obtm-se a tenso na carga como sendo (3.70).
RL
vo = Av vi (3.111)
RL + RO
A partir das expresses (3.69) e (3.70) retira-se a potncia na carga, obtendo-se (3.71).
2
A v
PL = RL v i (3.112)
RL + RO
2
A v
PL = RL v i (3.113)
RL + RO
A partir de (3.71), para vi constante, por exemplo vi=10mV, sendo Av=25,5 e Ro=8,9 retirados do modelo da
figura 3.13, chega-se equao (3.72), representada na figura 3.15. Do grfico desta figura conclui-se que a
potencia mxima na carga obtida quando RL=RO=8,9, ou seja, quando a resistncia de carga igual resistncia
de sada do amplificador, verificando-se assim o teorema da mxima transferncia de energia.

30
25
20
Av =f (R L)
15
10
0
1 10 100 1000 10000
RL [ohm]
Figura 3.14 - Ganho de tenso em funo da carga.
2 2
25,5 10 10-3 0, 255
PL = RL = RL (3.114)
RL + 8,9 RL + 8,9
2,0
P LMx
1,8
PL [mW]
1,6
1,4
1,2
mW]
1,0
PL[
0,8
0,6
0,4
0,2
0,0
0 8,9 20 40 60 80 100
RL [ohm]
Figura 3.15 - Potncia na carga em funo da mesma.
MODELO DO AMPLIFICADOR EM CORRENTE

A figura 3.16 apresenta o modelo em corrente do amplificador. Os parmetros necessrios para a caracterizao do
amplificador esto presentes. Para obter este modelo pode utilizar-se uma outra tcnica alternativa usada atrs e
que resultou em (3.66). Se for usada transformao de fontes thevenin/norton para transformar a fonte do modelo
da figura 3.13 de tenso para corrente basta curto-circuitar a carga R L e obter a corrente de curto-circuito,
resultando na equao (3.73).

( Avv i ) (25,5v i )
Ai0 = = =2,89v i (3.115)
RO 8,9
Sabendo que vi dado por (3.16),
v i = R i i i (3.116)
Obtm-se (3.74) para a fonte dependente de corrente do modelo.
25,5(1,7103 ii )
Ai0 = =4870,8ii (3.117)
8,9
ii A i0=-4870,8xii io
vs(t) Ri 1.7K A i0 RO 8,9 RL

vi
Figura 3.16 - Modelo em corrente equivalente do amplificador.
Para obter a relao io/ii entre as correntes de entrada e de sada do amplificador necessrio obter io em funo da
corrente da fonte dependente Ai0. Utilizando divisor de corrente e substituindo (3.74) fica (3.75).
RO 8,9
i0 = Ai0 = (4870,8)ii =42,96 (3.118)
RO + R L 8,9+1103
Valor semelhante ao obtido atrs em (3.67) diferindo algumas dcimas apenas por razes de aproximaes nos
clculos.
Conclui-se do modelo apresentado que este amplificador no vocacionado para amplificar corrente, atendendo
ao diminuto valor da resistncia de sada, por onde parte da corrente amplificada perdida internamente em Ro,
provocando aquecimento por efeito de Joule.

EXERCCIO 3.3

V DD R1
3V
C 1 1K
R2 C2 vo(t)
1F
22K 10nF
M1 RL 1K
M2
C3
vi(t)
+ 10nF
- R3 1,5K
VSS -3V
Figura 3.17 - Circuito de dois andares com dispositivos MOSFET.
Parmetros dos dispositivos ativos

M1, M2,: Kn= 1x10-3 A/V2; Vt=0,5V; = 0 V-1.
3.3.1. Determinar o P.F.R dos dispositivos ativos por forma a ter V DS1=1,5V.
3.3.2. Se se verificar que M1 e M2 esto na ZCC calcular a nvel incremental s mdias frequncias:
3.3.2.2. Ganho de tenso;
3.3.2.3. Ganho de corrente.
3.3.3. Desenhar um modelo que represente o amplificador em corrente.

4. Amplificadores
Operacionais
APLICAES LINEARES
APLICAES NO-LINEARES
COMPARADORES REGENERATIVOS
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 4.AMPLIFICADORES OPERACIONAIS
4.1. AMPLIFICADOR OPERACIONAL - PRINCIPIO BSICO DE FUNCIONAMENTO
4.1.1. INTRODUO
O nome do circuito estudado neste captulo, Amplificador Operacional, ou resumidamente Ampop, deriva da
funo para o qual foi inicialmente desenhado: efetuar operaes matemticas como somas, diferenas,
multiplicao, diviso, integral, diferencial, entre outras. Um Ampop comercial normalmente constitudo por trs
blocos funcionais, amplificador diferencial de entrada, andar de amplificao e andar de sada, sendo que este
ltimo bloco utiliza sada em seguidor de emissor para obter baixa resistncia de sada.
Atualmente os Ampops so implementados em circuito integrado. O modelo eltrico e smbolo apresentado na
figura 4.1. A simplicidade conceptual e versatilidade so a chave da sua vasta e diversificada utilizao.
Inicialmente, os amplificadores operacionais foram usados sobretudo em circuitos de componentes discretos (em
conjuno com resistncias e condensadores) para implementar filtros ou montagens de ganho. Atualmente, so
reutilizados ou redesenhados como blocos bsicos facilmente integrveis em sistemas bastante complexos,
geralmente fazendo parte de blocos de circuito de mdia complexidade como conversores, sintetizadores, filtros e
outros.
O campo de aplicaes que tiram partido deste elemento vai desde os aparelhos de medida a todo o tipo de
circuitos para computadores e telecomunicaes, passando por diversos aparelhos eltricos, automveis - pode
dizer-se, sem exagero, que a sua utilizao quase universal. Nestas aplicaes, so parte integrante da maioria dos
circuitos eletrnicos fundamentais estudados nas unidades curriculares de eletrnica, tais como conversores
analgico-digital e digital-analgico, osciladores, malhas de captura de fase, filtros analgicos, circuitos
optoelectrnicos e perifricos de comunicao (e.g. placas de rede, placas de som, portos de comunicao).
As grandezas bsicas que caracterizam o Ampop so Ri, Ro, Av e LB, respetivamente resistncia de entrada,
resistncia de sada, ganho de tenso com sada em aberto e largura de banda. O ganho Av corresponde relao
dada pela equao 4.1, na condio de sada em aberto.
v vo
Av = o = (4.1
(v p v m )
vp Entrada Alimentao
+ no-inversora
V+ Po sitiva
Ro vo vp +
Ri v o Sada
Avx vm
vm Entrada V- Alimentao
inverso ra
Negativa
a) b)
Figura 4.1 - a) Modelo do amplificador operacional e b)smbolo.

em que corresponde tenso diferencial entre a entrada no-inversora e a entrada inversora.
=v dif =( v pv m) (4.2)
A largura de banda LB corresponde banda de frequncias nas quais o Ampop mantm o ganho constante e igual
a Av. Atendendo a que internamente no existem condensadores de acoplamento, o ampop tem um comportamento
passa-baixo pelo que este mantm a banda funciona desde 0Hz at frequncia de corte superior
Considere-se o circuito da figura 4.2, em que o ampop est carregado com a resistncia R L e tem na entrada uma
tenso diferencial proveniente da fonte de tenso vs.
Rs vp
+
vs + Ri
Ro vo
-
Av x
RL
vm
vo
Figura 4.2 - Amplificador operacional carregado e fonte aplicada entrada.
Sendo o modelo do Ampop um amplificador de tenso, para que a fonte interna Av. aplique a mxima tenso na
sada vo, necessrio que a resistncia de sada R o seja minimizada e que o ganho Av seja maximizado. A
minimizao de Ro, comparativamente com R L, para alm de maximizar a tenso na carga, apresenta outra
vantagem importante para o amplificador. Ao diminuir a queda de tenso aos terminais de R o, diminui a energia
perdida por efeito de joule, o que significa menor energia trmica dissipada. Por outro lado, a resistncia de entrada
Ri dever ter um valor elevado para que a corrente fornecida pela fonte seja minimizada.
Resumindo,
se Ri R s v s
se Ro R L v o A s
No que diz respeito frequncia de funcionamento do Ampop, este dever amplificar tenses desde DC at sinais
de frequncia elevada. Do exposto conclui-se que as caracterstica do Ampop ideal so,
Resistncia de entrada R i = Resistncia de sada R o =0
Ganho Av = Largura de banda LB= Hz
Um Ampop real no tem, obviamente, essas caractersticas mas, para a maioria das aplicaes prticas as
caractersticas podem considerar-se ideais. Como exemplo, o Ampop TL081, cujo encapsulamento, pinout e
caractersticas bsicas so apresentadas na figura 4.3, tem ganho em malha aberta de 200.000, resistncia de
entrada de 1T e resistncia de sada menor que 20.

1. Ajuste de Offset 1 (null)

2. Entrada inversora
3. Entrada no-inversora
4. -Vcc
5. Ajuste de Offset 2 (null)
6. Sada
7. +Vcc
8. N.C.
DIP8 SO8 Pinout (top view)

(dual-inline package) (small-outline package)
(Encapsulamento Plstico) (Encapsulamento Microplstico)
Resistncia de entrada: Ri = 1012 ;

Resistncia de sada: Ro < 20 ;
Ganho em malha aberta: AvOL = 2x105 @ {Tamb=25; RL=2k; |Vcc|=15V};
Produto ganho.largura de banda: GBP = 4 MHz;
Slew Rate: SR = 13 V/s @ {Vin=10V; Tamb=25; RL=2k; CL=100pF};
Common Mode Rejection Ratio: CMRR = 86 dB @ {Tamb=25; RL=10k; |Vcc|=15V}.
Figura 4.3 - Duas verses de encapsulamento do ampop TL081C (Motorola), pinout e caractersticas bsicas.
O Ampop tem trs tipos de funcionamento distintos, conforme realimentado negativamente, positivamente ou
no-realimentado, figura 4.4.
Para que funcione como circuito linear, necessrio que exista realimentao negativa. A sada ser do tipo (4.3).
v o = Kv i (4.3)
K uma constante dependente da malha de entrada e da malha de realimentao. O mdulo da tenso de sada vo,
uma rplica do mdulo da tenso de entrada sendo K o fator de escala.
Malha de Malha de
realimentao realimentao
negativa positiva
vm -
vp
+
Circuito de entrada vo vCircuito

o
de carga vo vCircuito
o
Circuito de entrada de carga
vp +
vm -
a) b)
vp
+
Circuito de entrada vo vCircuito

o
de carga
vm -
c)
Figura 4.4 - Amplificador operacional com realimentao a) negativa e b) positiva e c) sem realimentao.
Quando a malha de realimentao positiva a sada s existem dois valores possveis +Vcc ou -Vcc, ou seja, o
ampop ou est saturado positivamente ou saturado negativamente. O circuito , neste caso, no linear.

Existem aplicaes prticas para ambos os casos. De seguida iro ser feitos dois estudos independentes: o
primeiro usando o ampop em aplicaes lineares e o segundo em aplicaes no-lineares.
4.2. APLICAES LINEARES DO AMPOPS

De seguida vo ser apresentadas algumas montagens bsicas de aplicao linear com o ampop. Deduzem-se as
equaes para cada uma das montagens.
4.2.1. AMPLIFICADOR INVERSOR

A montagem inversora mostrada na figura 4.5 caracterizada por ter sada uma tenso amplificada e com sinal
negado relativamente tenso de entrada.
R2
0V I
R1
+VCC
vi I 0A
CCV A1
vo
+ -VCC
Figura 4.5 - Amplificador operacional em montagem inversora.
Atendendo ao Curto Circuito Virtual, CCV, a tenso na entrada inversora igual da entrada no-inversora ou seja,
0V. Sabendo que a corrente na entrada do ampop ideal nula, devido resistncia de entrada infinita, verifica-se
que a corrente que flui na resistncia R2 igual da resistncia R1. Essa corrente calculada como sendo (4.4).
v i 0 0v O
I = I R2 = I R1= = (4.4)
R1 R2
De (4.4) pode retirar-se (4.5).
v i vO
= (4.5)
R1 R2
A partir de (4.5) obtm-se ento (4.6) para ganho da montagem inversora.
vo R
= 2 (4.6)
vi R1
4.2.2. AMPLIFICADOR NO-INVERSOR

A montagem no-inversora apresentada na figura 4.6 caracterizada por ter sada uma tenso amplificada e o
mesmo sinal relativamente tenso de entrada.
Tal como a montagem anterior, atendendo ao curto circuito virtual (CCV), a tenso na entrada inversora igual
da entrada no-inversora ou seja, vi. Sabendo que a corrente na entrada do ampop nula, verifica-se que a corrente
que flui na resistncia R1 igual da resistncia R2. A corrente I calculada como sendo (4.7).
v i 0 v Ov i
I = I R2 = I R1= = (4.7)
R1 R2

R2
vi I
R1
+VCC
I 0A
CCV A1
vo
vi + -VCC
Figura 4.6 - Amplificador operacional em montagem no-inversora.
De (4.7) obtm-se (4.8).

v i v Ov i
= (4.8)
R1 R2
Obtendo-se vo em funo de vi, fica-se com a equao (4.9).
R2 R
vo= v i +v i =v i(1+ 2 ) (4.9)
R1 R1
Vem finalmente para o ganho de tenso da montagem no-inversora a expresso (4.10).
vo R
=(1+ 2 ) (4.10)
v1 R1
4.2.3. AMPLIFICADOR DIFERENA
A montagem apresentada na figura 4.7 caracterizada por ter sada uma tenso que corresponde diferena
entre os dois sinais de entrada multiplicados por um fator de escala.
R2
vi1 R1
+VCC
A1
R3 vo
vi2 + -VCC
R4
Figura 4.7 - Amplificador operacional em montagem diferena.
Esta montagem pode ser vista como a sobreposio de duas montagens bsicas j estudados, o amplificador-
inversor da figura 4.5 e a montagem do amplificador no-inversor da figura 4.6. Do ponto de vista do sinal vi1,
anulando a fonte vi2, resulta o circuito da figura 4.8(a). Por outro lado, do ponto de vista da fonte vi2, anulando vi1,
fica o circuito equivalente da figura 4.8(b).

R2 R2
vi1 R1 R1
+VCC +VCC
CC
A1 A1
R3 0V vo1 R3 v(x) vo2
+ -VCC
vi2 +
CC -VCC
R4 R4
(a) (b)
Figura 4.8 - Circuito equivalente anulando a fonte (a) vi2 e (b) anulando vi1.
Da figura 4.8(a) obtm-se (4.11), correspondente a um amplificador inversor.

R 2
v O1= v (4.11)
R 1 i1
Da figura 4.8(b) obtm-se (4.12) correspondente a um amplificador no-inversor.
R2
v O2=(1+ )v (4.12)
R1 x
O valor de v(x) obtm-se por diviso de tenso entre R 3 e R4, equao (4.13).
R4
v (x )=( )v (4.13)
R 4 +R 3 i2
Substituindo (4.13) em (4.12) obtm-se a equao (4.14).
R2 R4
v O2=(1+ )( )v (4.14)
R1 R 4 +R 3 i2
Sobrepondo agora os dois resultados (4.14) e (4.11) resulta em (4.15). Conclui-se desta ltima equao que o sinal
na sada a diferena dos dois sinais, cada um multiplicado por um fator de escala dependente da relao entre
valores de resistncias.
R2 R4 R
v O =vO2 +vO1=(1+ )( )vi2 2vi1 (4.15)
R 1 R 4 +R 3 R1
Se os fatores de escala forem igualados consegue-se um circuito que efetua a diferena pura entre os dois sinais.
Assim, na condio de R2=R1 e R4=R3 a equao (4.15) resulta em (4.16), que corresponde diferena dos dois
sinais de entrada.
v O =vi2 v i1 (4.16)
4.2.4. AMPLIFICADOR SEGUIDOR DE TENSO - BUFFER

O seguidor de tenso um amplificador cuja tenso na sada segue o sinal de entrada ou, dito de outra forma, um
amplificador cujo o ganho de tenso unitrio. Carateriza-se por ter uma resistncia de entrada idealmente infinita
e de sada idealmente nula. a montagem ideal para interligar, ou adaptar, circuitos fonte de alta resistncia de
sada a circuitos de carga de baixa resistncia de entrada. normalmente conhecido por buffer pelo facto de, devido

sua elevada resistncia de entrada, no consumir corrente do circuito fonte e, por outro lado, poder fornecer
elevada corrente ao circuito de carga. Deste modo o circuito de carga no carrega o circuito fonte.
Esta montagem deriva da montagem no-inversora apresentada no ponto anterior. Se no circuito da figura 4.6 a
resistncia R2 for substituda por um curto-circuito, a equao de ganho ser (4.17).
vo 0
=(1+ ) (4.17)
v1 R1
A equao (4.17) pode ser reescrita como (4.18).
vo
=1 v o =v i (4.18)
v1
Atendendo independncia da equao anterior relativamente resistncia R 1, esta ltima pode ser substituda por
um circuito-aberto, resultando no circuito mostrado na figura 4.9.
vi
+VCC
0
A1
CCV vo
vi + -VCC
Figura 4.9 - Amplificador operacional em montagem de ganho unitrio(Buffer).
4.2.5. AMPLIFICADOR SOMADOR INVERSOR

O circuito da figura 4.10 designa-se por amplificador somador inversor atendendo a que deriva da montagem
inversora da figura 4.5. A sada apresenta um sinal correspondente combinao linear dos sinais de entrada
multiplicado por um fator de forma de acordo com a equao 4.24.
I Rf
vi1 I1 R1 0V
+VCC
vi2 I 2 R2 0A
CCV A1
vi3 I3 R3 vo
+ -VCC
vin In Rn
Figura 4.10 - Amplificador operacional em montagem somador inversor.
Seja I a corrente em R f. Esta corrente corresponde soma das correntes provenientes de cada fonte de entrada
individualmente, ou seja (4.19).
I = I 1+ I 2+ I 3 +...+ I n (4.19)

Por outro lado, devido ao CCV, a tenso virtual na entrada inversora 0V pelo que circulando pela malha de R f,
v oR f I =v o R f( I 1+ I 2+ I 3 +...+ I n )=0 (4.20)
Substituindo a corrente em cada uma das resistncias de entrada vir,
v1 v2 v3 v
v o =R f ( + + +...+ n ) (4.21)
R1 R2 R3 Rn
Ou seja
Rf R R R
v o =( v 1+ f v 2 + f v 3+...+ f v n ) (4.22)
R1 R2 R3 Rn
No caso particular de todas as resistncias de entrada terem o mesmo valor, ou seja, garantindo (4.23),
R 1= R 2= R 3=...=R n (4.23)
a equao 4.22 transforma-se na equao (4.24).
Rf
v o = (v +v +v +...+v n ) (4.24)
R1 1 2 3
4.2.6. AMPLIFICADOR SOMADOR NO-INVERSOR

O circuito da figura 4.11 designa-se por amplificador somador no-inversor atendendo a que deriva da montagem
no-inversora da figura 4.6. Tal como o circuito somador anterior a sada apresenta um sinal sada correspondente
combinao linear dos sinais de entrada multiplicado por um fator de forma, mas agora de acordo com a equao
4.27.
I Rf
Rx
vi
+VCC
I 0A
CCV A1
vo
R1 +
vi1 I 1 -VCC
R2 vi
vi2 I 2
vi3 I 3 R3
vin I n Rn
Figura 4.11 - Amplificador operacional em montagem somador inversor.
Considere-se, como no caso anterior, que todas as resistncias de entrada tem o mesmo valor, ou seja, que se
verifica (4.9).
R 1= R 2= R 3=...=R n (4.25)
Devido ao CCV a tenso na entrada inversora igual tenso na entrada no-inversora, como mostrado na figura
4.11. A equao que determina o valor de vo em funo de vi a equao (4.9) obtida no amplificador no-inversor.
Por outro lado, usando o teorema as sobreposio, obtm-se a tenso vi na entrada no-inversora como sendo,

1
v i = (v 1+v 2 +v 3+...+v n ) (4.26)
n
Em que n o nmero total de entradas de sinal. A partir de (4.25) e (4.26) o sinal na sada ser o resultante da
equao 4.27.
1 R +R f
vo= X (v 1+v 2 +v 3+...+v n ) (4.27)
n RX
4.2.7. CIRCUITO INTEGRADOR

O circuito da figura 4.12 implementa a funo de integrao.
Se for aplicado um sinal entrada, a corrente que percorre a resistncia R ser igual corrente no condensador C.
Atendendo ao curto-circuito virtual essa corrente pode ser calculada como sendo (4.28).
C
0V I
R
+VCC
vi I 0A
CCV A1
vo
+ -VCC
Figura 4.12 - Amplificador operacional em montagem integradora.
vi 0
I = I R= (4.28)
R
Sabendo-se da natureza de um condensador que a sua corrente corresponde ao produto da derivada da tenso aos
seus terminais, em ordem ao tempo, pela sua capacidade C, obtm-se (4.29).
dv (t )
I =i C (t)=C C (4.29)
dt
Igualando as correntes da resistncia e do condensador fica (4.30).
v i (t ) dv (t )
=C C (4.30)
R dt
Analisando a malha percorrida pela corrente entre vo e a entrada inversora do ampop, passando pelo condensador,
conclui-se (4.31).
v O (t )=v C (t ) (4.31)
Substituindo vc(t) por -vo(t) em (4.30) e resolvendo fica (4.32).
1
dv O (t )= v (t ) dt (4.32)
RC i
De (4.32) pode facilmente obter-se (4.33), concluindo-se que a montagem implementa a funo integradora.
1
v o = v idt (4.33)
RC

Na prtica necessrio aplicar uma resistncia em paralelo com o condensador para evitar que a sada sature
devido ausncia de realimentao em DC. Dever usar-se uma resistncia de valor suficientemente elevado, por
forma a garantir realimentao negativa em DC, para poder ser desprezada na anlise do circuito como integrador.
4.2.8. AMPLIFICADOR DERIVADOR

O circuito da figura 4.13 implementa a funo de diferenciador.
semelhana do circuito integrador, se for aplicado um sinal entrada do derivador, a corrente que percorre a
resistncia R ser igual corrente no condensador C.
dv (t )
I =i C (t)=C C (4.34)
dt
Analisando a malha percorrida pela corrente entre vo e a entrada inversora do ampop, passando pela resistncia R,
conclui-se (4.35).
R
0V I
C +VCC
vi I 0A
CCV A1
vo
+ -VCC
Figura 4.13 - Amplificador operacional em montagem diferenciadora (ou derivadora).
v O (t )=RiC (t ) (4.35)
Atendendo ao curto-circuito virtual, a tenso aos terminais do condensador C igual tenso de entrada, (4.36)
v c (t )=v i (t ) (4.36)
Fazendo a substituio de (4.34) em (4.35) e considerando (4.36) conclui-se (4.37).
dv
v o =RC i (4.37)
dt
Em outras aplicaes de circuitos lineares com ampops, qualquer circuitos mais complexos podem normalmente
ser decompostos em circuitos bsicos conhecidos que, aps aplicao das equaes conhecidas e determinados os
seus ganhos, so sobrepostos recorrendo ao teorema da sobreposio, como foi feito na montagem amplificadora-
diferena.
4.3. APLICAES NO-LINEARES COM AMPOPS
4.3.1. COMPARADOR SIMPLES

No circuito da figura 4.14 no existe qualquer tipo de realimentao. o ganho elevado do ampop, idealmente
infinito, que faz com que este sature quando existe qualquer desvio infinitesimal de em relao a zero. Se esse
desvio positivo, > 0V, o ampop satura positivamente. Se negativo, < 0V, satura negativamente. Assim, este

circuito poder funcionar como comparador de nvel da entrada vi. O nvel de comparao poder ser ajustado ao
valor desejado atravs da escolha do valor da fonte de referncia V Ref.
vo [V] vo [V]
vi +V cc +Vcc +Vcc
vo
vi [V] vi [V]
+ -Vcc viM in viM ax viM in viM ax
Vp
VRe f VR e f
VRef +
- -Vcc -Vcc
a) (b) (c)
Figura 4.14 - (a) Circuito comparador de nvel. Caraterstica vo/vi para (b) VRef=0V e (c) para VRef0V
Se vi > VRef ento < 0V e vo=-VCC.

Se vi < VRef ento > 0V e vo=+VCC.
Os grficos da figura 4.14 mostram a relao entre vi e vo para Vref = 0V (b) e Vref 0V (c).
EXEMPLO 4.1
A figura 4.15 ilustra um exemplo de aplicao do comparador em que entrada vi aplicado um sinal digital com
rudo. Neste exemplo, o comparador est a funcionar como detetor de transies no sinal ruidoso. O nvel de
comparao imposto pela tenso de referncia, 4V. O dodo de zener, com Vz=4,7V, adequa o valor de sada do
ampop a valores prximos dos valores compatveis TTL, ou seja a 4,7V (1) quando ampop saturado positivamente
e -0,7V (0) quando saturado negativamente.
vo [V ]
VZ
+10V
vi
voa R vo
470 vi [V] t[s]
+ VR e f
Vp -10V D1
VRef +
- 4V t[s]
S ina l se m ru do S ina l c om ru do
a) (b)
Figura 4.15 - Circuito exemplo
Para regenerar o sinal seria necessrio utilizar um comparador regenerativo de dois nveis de comparao. Este tipo
de comparador ir ser estudado na prxima seco.
4.3.2. COMPARADOR REGENERATIVO

O circuito da figura 4.16b) apresenta um comparador que utiliza realimentao positiva para obter regenerao do
sinal, ou seja, ao sinal de entrada adicionado o sinal proveniente da sada (realimentao positiva) fazendo com
que a sada sature. Contrariamente ao comparador simples, apenas com um nvel de comparao, este comparador
apresenta dois nveis de comparao permitindo obter um ciclo de histerese. Quando a entrada varia ciclicamente

num intervalo de valores que engloba os dois nveis de comparao, a sada tem um comportamento idntico ao
ciclo de histerese magntico, ou seja, possui memria.
vi +V cc
vm vo
-
Circui to de en trad a vo vCircui
o
to de carg a
+ -Vcc
R1
V+Sup
vp +
V+Sup
R2
Ma lh a d e
re al ime nta o
positiva VRef +
-
a) b)
Figura 4.16 - Amplificador com realimentao positiva a) esquema sinptico e b) exemplo de aplicao
consistindo num comparador com regenerao.
O principio de funcionamento deste comparador muito simples. A sada vo s tem dois valores possveis. Quando
> 0V a sada estar saturada ao valor da alimentao positiva, ou seja vo = +Vcc. Quando < 0V a sada estar
saturada ao valor da alimentao negativa, ou seja vo = -Vcc. Por outro lado, como V p dependente da sada vo,
atravs do divisor de tenso constitudo por R1 e R2, ento tambm ter dois valores distintos. Designe-se por
VpSuperior o valor de Vp quando a sada est saturada positivamente e V +Inferior o valor de Vp quando a sada est
saturada negativamente.
vo [V]
vi +V cc +Vcc
vo LC
VP S upe rior
+ -Vcc
R1 vi M in viM ax vi [V]
Vp I+=0A CC
VP Inf er io r
R2 -Vcc
(a) (b)
Figura 4.17 - (a) Circuito para determinao de VpSuperior e VpInferior e seu ciclo de histerese (b).
4.3.2.1. Centro do ciclo centrado em Zero

Numa primeira fase, para simplificao de clculos, considere-se que a tenso de referncia V Ref nula e a fonte
de alimentao simtrica (|-Vcc|=+Vcc). A partir da figura 4.17(a), atendendo a que a corrente I +=0A, por diviso

de tenso obtm-se a tenso na entrada no-inversora, Vp, obtm-se a partir da tenso de sada vo por diviso de
tenso, a tenso na entrada no-inversora, Vp, obtm-se a partir da tenso de sada vo por diviso de tenso,
R2
V p= v (4.38)
R 2 + R1 O
Quando vO = +Vcc fica,
R2
V P= (+Vcc )=V Superior
P (4.39)
R 2 +R 1
Designado Nvel de Comparao Superior, atendendo a que o ampop est saturado positivamente.
Quando vO = -Vcc fica,
R2
V p= (Vcc)=V Inferior
p (4.40)
R 2 + R1
Designado Nvel de Comparao Inferior, atendendo a que o ampop est saturado negativamente.
Como pode ser verificado na figura 4.17(b), o centro do ciclo, CC, fica localizado exatamente na interseo dos
dois eixos devido simetria entre os dois nveis de comparao. A largura do ciclo, LC, calculada como sendo a
diferena entre os dois nveis de comparao (4.39) e (4.40), ou seja (4.41).
R2 R2 R2
LC =V Superior
P V Inferior
P = (+Vcc ) (Vcc)=2 (+Vcc) (4.41)
R 2+ R 1 R 2+ R1 R 2 +R 1
Da equao (4.41) pode concluir-se que a largura do ciclo LC pode ser ajustada atravs do ajuste do divisor de
tenso, por alterao da relao entre R1 e R2. O centro do ciclo fixo.
4.3.2.2. Centro do ciclo no centrado em Zero
Considere-se agora que a tenso de referncia VRef difrente de zero e a fonte de alimentao aplicada ao ampop
simtrica (|-Vcc|=+Vcc) como mostra a figura 4.18.
vi +V cc vo [V]
vo
+Vcc
+ -Vcc LC
Vp R1 VP S upe ri or
I+=0A
R2 vi M in vi M ax vi [V]
CC
VRef +
- VP Inf er io r
-Vcc
(a) (b)
Superior Inferior
Figura 4.18 - (a) Circuito para determinao de Vp e Vp e seu ciclo de histerese (b).
Na figura 4.18(a), pode observar-se que a tenso na entrada no-inversora, Vp, obtida no s a partir da tenso de
sada vo por diviso de tenso, mas tambm a partir da tenso de referncia VRef, igualmente por diviso de tenso.

Se for usado o teorema da sobreposio facilmente se retiram as componentes devidas sada do ampop vo e
fonte de referncia VRef, respetivamente Vp_vo e Vp_VRef.
Na figura 4.19 mostrado o circuito equivalente para determinao de cada uma das componentes.
Do circuito equivalente da figura 4.19(a) obtm-se (4.42).
R2
Vp = v (4.42)
vo
R2 + R1 O
Do circuito equivalente da figura 4.19(b) obtm-se (4.43).
R1
Vp = V (4.43)
VRef
R 1+ R 2 Ref
Adicionando as duas componentes obtidas em (4.42) e (4.43) vir (4.44) para a tenso na entrada no-inversora.
R2 R1
V p =V p +V p = v O + V (4.44)
vo VRef
R 2+ R1 R 1+ R 2 Ref
vo vo=0V
R1 R1
Vp_vo Vp_Vref
R2 R2
Vref=0V
VRef +
-
(a) (b)
Figura 4.19: - Utilizao do teorema da sobreposio (a) anulando VRef e (b) anulando vo.
A primeira parcela tem dois valores possveis (contribuio de +Vcc e contribuio -Vcc) enquanto a segunda
parcela fixa. Para obter a largura do ciclo, LC, pode seguir-se o raciocnio anterior. Comea-se por obter o nvel
de comparao Superior,
R2 R1
V Superior
p = (+Vcc)+ V (4.45)
R 2 + R1 R 1+ R 2 Ref
o nvel de comparao Inferior,
R2 R1
V Inferior
p = (Vcc )+ V (4.46)
R 2 +R 1 R 1+ R 2 Ref
A largura do ciclo a diferena entre os dois nveis de comparao (4.38) e (4.21), como anteriormente,
resultando em (4.20).
R2 R1 R2 R1
LC =V Superior
P V Inferior
P =[ (+Vcc)+ (V Ref )][ (Vcc)+ (V Ref )] (4.47)
R 2 + R1 R 1+ R 2 R 2+ R1 R1 +R 2

R2 R1 R2 R1
LC =V Superior
P V Inferior
P = (+Vcc)+ (V Ref )+ (+Vcc) (V Ref ) (4.48)
R 2+ R 1 R1 + R2 R 2+ R1 R 1+ R 2
R2 R2 R2
LC = (+Vcc)+ (+Vcc)=2 (+Vcc ) (4.49)
R 2+ R1 R2 + R1 R 2 +R 1
Da equao (4.2) pode concluir-se que a largura do ciclo LC no depende da tenso de referncia V Ref e pode ser
ajustada atravs do ajuste do divisor de tenso, por alterao da relao entre R 1 e R2 como anteriormente.
Quanto ao centro do ciclo, este obtido pela equao do ponto mdio, ou seja,
V Superior
P +V PInferior
CC = (4.50)
2
R2 R1 R2 R1
(+Vcc)+ (V Ref )+ (Vcc)+ (V Ref )
R 2 +R 1 R 1+ R 2 R 2+ R 1 R1 +R 2 (4.51)
CC =
2
R1 R1
(V Ref )+ (V Ref )
R 1+ R 2 R 1+ R 2 R1 (4.52)
CC = = (V Ref )
2 R 1+ R 2
Conclui-se desta ltima equao que o centro do ciclo CC no depende da relao entre R 1 e R2 mas apenas da
tenso de referncia. Assim, atravs do ajuste do valor da tenso de referncia pode centrar-se o ciclo de histerese
no ponto pretendido enquanto a largura deste pode ser ajustada atravs da relao entre R 1 e R2.

5. Circuitos Lgicos CMOS
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 5.CIRCUITOS LGICOS CMOS
5.1. CIRCUITOS LGICOS COM DISPOSITIVOS CMOS

Os circuitos lgicos CMOS utilizam dispositivos complementares, isto , dispositivos de canal N e de canal P (
por isso que se utiliza a letra C, inicial de Complementar, na designao CMOS). Os circuitos CMOS so muito
utilizados atualmente, quer em circuitos digitais de uso genrico (portas lgicas convencionais) ou de aplicao
especfica (ASICS), quer em circuitos analgicos. Esta tecnologia evoluiu de tal forma que permite fabricar, numa
nica pastilha de silcio, circuitos analgicos e circuitos digitais, incluindo memria e processamento, operando
com frequncias acima de 2GHz.
5.1.1. ESTRUTURA BSICA - INVERSOR LGICO

No desenho de qualquer circuito digital o inversor lgico o elemento bsico de referncia. Uma vez apreendidas
as operaes e caractersticas do circuito inversor, o resultado extensvel ao desenho de portas lgicas e outros
circuitos lgicos mais complexos.
Na figura 5.1 apresenta-se o inversor bsico CMOS. O inversor consiste num dispositivo Pull-Down NMOS e um
dispositivo Pull-UP PMOS operando complementarmente de acordo com a tenso de entrada aplicada s duas
gates.
VDD VDD
PMOS
MP rDSP
VI Vo VI Vo
MN
rDSN VI VO
NMOS
a) b) c)
Figura 5.1 - Circuito inversor CMOS e respectivo smbolo lgico.
A resistncia de canal, simbolizada na figura 5.1b) por rDSP e rDSN para respetivamente dispositivo de canal p e
dispositivo de canal n, pode ser calculada a partir de (5.1) e (5.2) para ambos os dispositivos.
1
rDSP
WP (5.1)
KP (VGSP Vt P )
LP
1
rDSN
WN (5.2)
KN (VGSN Vt N )
LN
Ambas as equaes (5.1) e (5.2) so vlidas na zona de trodo da caracterstica do respetivo dispositivo.

Ao valor mnimo da tenso |VGS| necessrio para o dispositivo conduzir designa-se por tenso de threshold, Vt. Vt
negativo para o dispositivo pMOS e positivo para o dispositivo nMOS. Se nada for dito em contrrio, pode
considerar-se satisfeita a equao (5.3).
Vt P Vt N Vt (5.3)
Em aplicaes de implementao de circuitos lgicos os dispositivos podem ser vistos como uma resistncia que
tomar o valor infinito quando |VGS|<|Vt| e aproximadamente zero quando |VGS|>|Vt|. Isto sugere uma analogia a um
interruptor simples que pode tomar dois estados, ON quando em conduo ou OFF quando em aberto. A
tenso VGS controla o estado desse interruptor.
Considere-se que a tenso VDD na figura 5.1 e seguintes superior a |V t|. Considere-se igualmente que ao 0
lgico corresponde 0V e ao 1 lgico corresponde a tenso V DD.
Na figura 5.2 aplicada entrada uma tenso VI = VDD, correspondente ao valor lgico 1.
VDD VDD
VDD
VGSP rDSP >>>
MP VDSP
Vo=0V
VI Vo
MN
VDSN
rDSN <<<
VGSN MN: Pull-Down
Figura 5.2 - Aplicando VDD entrada do inversor a sada fica Vo = 0V.
>>> resistncia muito alta - circuito aberto

<<< resistncia muito baixa - circuito fechado
V GSP =V I V DD =V DD V DD =0 (5.4)
V GSN =V I 0=V DD 0=V DD (5.5)
VGSP 0 VGSP Vt Dispositivo MP OFF (5.6)
VGSN VDD VGSN Vt Dispositivo MN ON V O =0V (5.7)

Ao mesmo circuito agora aplicada entrada uma tenso V I = 0V, correspondente ao valor lgico 0, como
mostrado na figura 5.3.
V GSP =V I V DD =0V DD =V DD (5.8)
V GSN =V I 0=00=0 (5.9)

VDD VDD
MP: Pull-UP
VGSP rDSP <<<
MP VDSP
Vo=VDD
VI Vo
MN
VDSN rDSN >>>
VGSN
Figura 5.3 - Aplicando 0V entrada do inversor a sada fica Vo=VDD.
VGSP -VDD VGSP Vt Dispositivo MP ON V o =V DD (5.10)
VGSN 0V VGSN Vt Dispositivo MN OFF (5.11)

Em ambas as situaes, se no existir carga resistiva sada, a corrente I D nos dois dispositivos sempre nula se o
circuito no for submetido a transies muito bruscas, ou seja, se no for submetido a frequncias muito elevadas.
No entanto, atendendo s baixas resistncias r DSN e rDSP quando ativos, a possibilidade de conduzir grandes
correntes (capacidade de carga) elevada, embora as potncias dissipadas, em termos de polarizao, sejam
nfimas (devido s baixas, praticamente nulas, correntes nos dispositivos).
O dispositivo NMOS pode sorver (sink) corrente e o dispositivo PMOS pode fornecer (source) corrente a uma
carga sada Vo. Se, no entanto, a sada for ligada entrada de outras portas CMOS, a potncia dissipada continua
a ser nfima.
5.1.2. GENERALIZAO A CIRCUITOS CMOS LGICOS

Um circuito lgico CMOS uma extenso ou generalizao do principio usado para implementar o inversor
CMOS analisado atrs. Viu-se que o inversor consiste num dispositivo NMOS Pull-Down e um dispositivo PMOS
Pull-Up operando com a tenso de entrada de forma complementar. Um circuito CMOS lgico no mais do que
um conjunto de duas redes operando de forma complementar: a Rede Pull-Down (RPD) constituda apenas por
dispositivos NMOS e a Rede Pull-Up (RPU) constituda apenas por dispositivos PMOS, como mostrado no
diagrama de blocos da figura 5.4. As variveis de entrada do circuito que implementa a funo lgica so tratadas
de forma complementar por cada uma das redes.
A figura 5.5 mostra alguns exemplos bsicos de redes RPU implementadas por dispositivos PMOS e a figura 5.6
exemplos de redes RPD implementadas por dispositivos NMOS.

VDD
E0 RPU
E1 Rede Pull-Up
dispositivos
En PMOS
RPD
Rede Pull-Down
dispositivos
NMOS
Vss
Figura 5.4 - Esquema de blocos de circuito lgico com Redes Pull-Up e Pull-Down.
5.1.3. EXEMPLO 5.1 - EXEMPLOS DE REDES PULL-UP
VDD
V DD VDD
A B MP1
M P1
A M P1 B M P2 A
MP1
C MP2
B M P2
Y Y
Y
Figura 5.5 - Redes Pull-Up.

YAB Y AB Y A (B C)
5.1.4. EXEMPLO 5.2 - EXEMPLOS DE REDES PULL-DOWN
Y Y Y
A MN1 B
A MN1
A MN1 B MN2 C MN3 MN1
B MN2 C MN2
Y ABC Y AB Y A (B C)
Figura 5.6: Redes Pull-Down.

5.1.5. MTODO DE SNTESE DE CIRCUITOS LGICOS

A Rede R.P.U da figura 5.4 pode ser quase diretamente sintetizada expressando Y como funo das n variveis
de entrada complementadas e depois aplicar as varveis no complementadas nas gates dos dispositivos PMOS.
Se aparecerem variveis no complementadas na expresso, tero que ser utilizados inversores adicionais para
as complementar.
Y = f ( E1 , E2 , ... , En ) (5.12)
A Rede R.P.D da figura 5.4 pode ser quase diretamente sintetizada expressando Y como funo das n variveis
de entrada no complementadas. Se aparecerem variveis complementadas na expresso, tero que ser
utilizados inversores adicionais para as descomplementar.
Y = f ( E 1 , E 2 ,... , E n ) (5.13)
A Rede R.P.D pode ser obtida a partir da Rede R.P.U , e vice-versa, usando a propriedade da dualidade.
Cada uma das redes utiliza dispositivos em srie para gerar a funo AND e dispositivos em paralelo para
gerar a funo OR.
5.1.6. TERCEIRO ESTADO OU ESTADO DE ALTA-IMPEDNCIA

Para alm dos dois estados ''1'' e ''0'', possveis sada de um circuito lgico, existe ainda um terceiro estado
tambm designado por estado de alta-impedncia-HZ, que caracteriza um circuito como sendo tri-state sempre que
possa apresentar este teceiro estado. Este estado corresponde condio em que a sada no tem capacidade de
fornecer ou absorver corrente, no apresentando pois qualquer valor de tenso. equivalente existncia de um
interruptor sada do circuito que est em circuito aberto ou fechado, conforme a varivel lgica de controlo est a
''0'' um a ''1''. Este terceiro estado imperativo quando existe mais do que uma sada ou porta a confluir para um
mesmo n lgico. Para evitar colises entre as sadas dos vrios circuitos, que levariam a situaes de curto-
circuitos, apenas uma sada est em baixa-impedncia-LZ de cada vez, estando todos os outros em alta-
impedncia. uma situao semelhante a um cruzamento de vias de circulao de automveis com semforos, em
que apenas uma via pode estar activada durante um dado intervalo de tempo, encarregando-se os semforos de
colocar em alta-impedncia as vias onde no poder existir transito durante esse intervalo e em baixa impedncia
a via onde isso pode acontecer.
A figura 5.7 demonstra o que acontece se as sadas de duas portas inversoras forem conectadas ao mesmo n em
simultneo. Na condio do bit B0 a ''0'' e o bit B1 a ''1'', como mostrado, os dispositivos MP0 e MN1 ficam activos
em simultneo, criando um curto-circuito de V DD para a massa, podendo levar destruio irreversvel desses
dispositivos. Num inversor no ideal, que apresenta resistncia de canal no nula em ambos os dispositivos N e P,
pode acontecer que a sada Y apresente uma tenso intermdia entre 0V e V DD, que advm da diviso de tenso
V DD V DD
M P0 Y MP1
B0 Y0 Y1 B1
VB0 =0V Curto-Circuito V B1=VDD
M N0 M N1
Figura 5.7 - Conflito entre as sadas dos dois inversores provocando curto-circuito de V DD para 0.

entre as resistncias dos dois canais N e P activos, considerando-se Y com estado indeterminado. O mesmo
acontece se o bit B0 a ''1'' e o bit B1 a ''0'', ficando nesse caso os dispositivos MN0 e MP1 activos em simultneo.
Considere-se que o circuito da figura 5.7 adaptado por forma a que cada inversor apresente a possibilidade de ter
a sua sada interrompida por um interruptor controlado, como mostra a figura 5.8. Se os dois interruptores SW0 e
SW1 nunca forem activados ao mesmo tempo, garante-se que nunca existir conflito entre as sadas dos inversores.
Na figura 5.8(a) a sada Y reflete o estado da sada Y0 do primeiro inversor, pois o interruptor SW0 est fechado e o
interruptor SW1 est aberto. Na figura 5.8(b) a sada Y reflete o estado da sada Y 1 do segundo inversor, pois o
interruptor SW0 est aberto e o interruptor SW 1 est fechado. Na figura 5.8(c) a sada Y no apresenta qualquer
valor de tenso pois ambos os interruptor SW 0 e SW1 esto abertos. Esta ltima condio corresponde ao estado de
alta-impedncia, pois todas as ligaes ao n Y esto em aberto. Os interruptores SW 0 e SW1 so normalmente
implementados por dispositivos CMOS. Quase sempre existe um circuito lgico extra que controla esses
interruptores e que garante que nunca ser activado mais do que um interruptor ao mesmo tempo, inibindo assim a
possibilidade de existncia de conflito. frente sero dados alguns exemplos de circuitos com sada tri-state.
VDD V DD V DD V DD V DD V DD
V Y=VDD V Y =0V HZ
M P0 Y M P1 M P0 Y MP1 M P0 Y MP1
B0 Y0 Y1 B1 B0 Y0 Y1 B1 B0 Y0 Y1 B1
SW 0 SW1 VB1=VDD VB0 =0V SW 0 SW 1 V B1=VDD VB0 =0V SW 0 SW 1 V B1=VDD
MN0 MN1 M N0 M N1 M N0 M N1
(a) (b) (c)

Figura 5.8 - Sada dependente do estado dos interruptores e do estado do inversor activo.
5.1.7. EXEMPLOS DE PORTAS BSICAS

5.1.7.1. EXEMPLO 5.3 - PORTA NOR DE DUAS ENTRADAS
A funo que permite implementar a porta lgica NOR de duas entradas corresponde a (5.14).
Y = A+ B (5.14)
A rede RPU a implementar com dispositivos pMOS obtida de (5.14) obtendo Y em funo das variveis de
entrada complementadas, (5.15).
Y f ( A, B, C ) Y AB (5.15
A rede RPD a implementar com dispositivos nMOS obtida de (5.14) obtendo Y complementado em funo das
variveis de entrada no complementadas resultando em (5.16).
Y f (A, B, C) Y A B (5.16)
Obtidas as duas redes fica-se com o circuito mostrado na figura 5.9 que implementa a porta bsica em CMOS.
5.1.7.2. EXEMPLO 5.4 - PORTA NAND DE DUAS ENTRADAS

A funo que permite implementar a porta lgica NAND de duas entradas corresponde a (5.17).
Y = AB
(5.17)
A rede RPU a implementar com dispositivos pMOS obtida de (5.17), considerando Y em funo das variveis de
entrada complementadas, equao (5.18).
Y f ( A, B, C ) Y AB (5.18)

VDD
A
MP1
B
MP2
A
Y Y
B
MN1 MN2
Figura 5.9 - Exemplo 5.3: Porta NOR de duas entradas e respetivo smbolo.
A rede RPD a implementar com dispositivos nMOS obtida de (5.17) obtendo Y complementado em funo das
variveis de entrada no complementadas resultando em (5.19).
Y f (A, B, C) Y A B (5.19)
Obtidas as duas redes fica-se com o circuito mostrado na figura 5.10 que implementa a porta bsica em CMOS.
VDD
A
MP1 MP2
B
Y
A
MN1
Y
B
MN2
Figura 5.10 - Exemplo 5.4: Porta NAND de duas entradas e respetivo smbolo.
5.1.7.3. EXEMPLO 5.5 - INVERSOR DE TRS ESTADOS UNIDIRECIONAL-TRISTATE

O circuito da figura 5.11 implementa a funo de um inversor de trs estados unidirecional. Significa que para
alm de inverter o valor lgico presente entrada e aplic-lo na sua sada, poder igualmente apresentar alta
impedncia sada. Diz-se unidirecional pois a informao s flui na direo de A, entrada, para Y, sada.
Existem dois interruptores que so implementados por um par de dispositivos complementares, MP2 e MN2, ambos
em serie com o inversor constitudo pelo par M P1 e MN1. A tabela 5.1 apresenta o estado de cada dispositivo e o
estado da sada Y em termos de impedncia ZO e valor de tenso.

VA [V] VCTL [V] MP3 MP2 MP1 MN3 MN2 MN1 Impedncia - ZO VY [V]
0 0 DD +
VON OFF ONHZ
M P3 OFF
M OFF OFF HZ -
- P2
5 0 ON OFF OFF OFF OFF ONHZ HZ -
0 5 OFF ON ON MON
P1
ON OFF LZ 5
Zo
5 5 OFF A ON OFF ON YON ON A LZ Y 0
M N1 CTL
CTL
M N3 M N2
Figura 5.11 - Exemplo 5.1: Inversor tristate unidirecional e respectivo smbolo lgico.
Tabela 5.1 Estado dos dispositivos CMOS e sada em funo das variveis de entrada.
Pode concluir-se que na situao de V CTL=0V a sada encontra-se em alta-impedncia e sem valor de tenso
atribudo, no tendo pois qualquer possibilidade de fornecer ou absorver corrente. Isto acontece porque os dois
dispositivos MP2 e MN2 se encontram na situao de no-conduo. Caso se altere o estado do bit de controlo para
a situao de VCTL=5V, os dois dispositivos anteriores passam ao estado de conduo, permitindo assim que a sada
reflita o estado do inversor.
5.1.7.4. EXEMPLO 5.6 - PORTA DE TRS ESTADOS-BIDIRECIONAL TRISTATE
O circuito da figura 5.12 implementa a funo de uma porta de passagem com sada tristate bidirecional. Aqui os
interruptores so implementado pelo par de dispositivos complementares MP1 e MN1.
ZOA ZOB
YA MP1 YB
MN1 V DD
VYA VYB
MP2
VCTL
CTL MN2
Figura 5.12 - Exemplo 5.2: Porta de passagem tristate unidirecional e respetivo smbolo lgico.
Diz-se que a porta bidirecional pois a informao poder fluir em ambas as direes, de YA para YB ou de YB para
YA, dependendo do terminal onde aplicado o sinal de entrada. Atendendo simetria dos dispositivos MOS,
podendo a source e dreno serem intermutveis, a porta pode funcionar em ambos os dois sentidos. Para anlise
considere-se que as sources de MP1 e MN1 so posicionadas no terminal de entrada da porta. Assim, se a entrada for
em YA e a sada em YB, a source representada a vermelho na figura. Se a entrada for em Y B e sada em YA, a
source representada a dourado na figura.

A tabela 5.2 apresenta o estado de cada dispositivo e o estado da sada Y B em termos de impedncia ZO e valor de
tenso, quando a entrada YA.
VYA [V] VCTL [V] MP2 MN2 VGSP1 MP1 VGSN1 MN1 ZO VY B[V]
0 0 ON OFF 5 OFF 0 OFF HZ -
5 0 ON OFF 0 OFF -5 OFF HZ -
0 5 OFF ON 0 OFF 5 ON LZ 0
5 5 OFF ON -5 ON 0 OFF LZ 5
Tabela 5.2 Estado dos dispositivos CMOS e sada YB em funo das variveis de entrada.
Pode concluir-se que na situao de VCTL=0V, a sada se encontra em alta-impedncia e sem valor de tenso
atribudo, no tendo pois qualquer possibilidade de fornecer ou absorver corrente. Isto acontece porque os dois
dispositivos MP1 e MN1 se encontram na situao de no-conduo. Caso se altere o estado do bit de controlo para a
situao de VCTL=5V, os dois dispositivos anteriores passam ao estado de potencial conduo, permitindo assim que
a sada reflita o estado da varivel YA. A conduo de cada um desses dispositivos depende do valor de entrada,
nunca estando os dois no estado ON ao mesmo tempo. Assim, se V YA=0V ser o dispositivo MN1 que estar ON e
MP1 OFF, pois VGSN1=(5-0)=5V e VGSP1=(0-0)=0V. Se VYA=5V ser o dispositivo MP1 que est ON e MN1 OFF, pois
VGSP1=(0-5)=-5V e VGSN1=(5-5)=0V.
Se a entrada for aplicada a YB e sada em YA, obter-se-o resultados semelhantes aos registados na tabela 5.2.
5.1.7.5. EXEMPLO 5.7 - XOR IMPLEMENTADO COM PORTAS DE TRANSMISSO

A implementao de um circuito XOR utilizando a metodologia de redes complementares, apresentado em 5.1.5.,
necessita de um total de doze dispositivos MOS. Um circuito alternativo, utilizando duas portas de passagem e dois
inversores, permite implementar essa mesma funo utilizando apenas oito dispositivos, como mostra a figura 5.13.
V DD
MP3 Y
MP1 YPT1
MN1
MN3 MP4
B
MN4 A
A MP2 Y
YPT2
B
MN2
Figura 5.13 - Exemplo 5.5.a: XOR implementado com duas portas de transmisso.
A tabela 5.3 apresenta o estado de cada dispositivo para as quatro combinaes possveis de entrada, assim como o
estado sada de cada porta de transmisso e resultado Y. Pode verificar-se que para as duas primeiras combinaes
a porta YPT1 apresenta alta impedncia sua sada, sendo que o resultado Y reflete a sada da porta Y PT2. Para as

duas ltimas combinaes inverte-se a situao, estando a porta Y PT2 em alta impedncia e Y reflete o resultado da
porta YPT1. Conclui-se assim que no existe nenhuma situao de coliso entre as sadas das duas portas.
VB [V] VA [V] MP4 MN4 MP3 MN3 MP2 MN2 MP1 MN1 VYPP1[V] VYPP2[V] VY [V] Y
0 0 ON OFF ON OFF OFF ON OFF OFF HZ 0 0 0
0 5 OFF ON ON OFF ON OFF OFF OFF HZ 5 5 1
5 0 ON OFF OFF ON OFF OFF ON OFF 5 HZ 5 1
5 5 OFF ON OFF ON OFF OFF OFF ON 0 HZ 0 0
Tabela 5.3 Estado dos dispositivos CMOS e sada Y em funo das variveis de entrada.
A figura 5.14 apresenta ainda um outro circuito alternativo para realizar a mesma funo, utilizando apenas uma
porta de transmisso e dois inversores, num total de seis dispositivos CMOS. O inversor constitudo por M P2 e MN2
um inversor especial, cuja sada Y depende no apenas do valor de entrada A mas tambm da entrada B e seu
complementar, aplicados como VDD e GND, respetivamente.
A V DD
M P1 M P2
B M P3 YPT Y
MN3
M N1 M N2
Figura 5.14 - Exemplo 5.5.b: XOR implementado com uma porta de transmisso.
5.1.7.6. EXEMPLO 5.8 - MULTIPLEXER IMPLEMENTADO COM PORTAS DE TRANSMISSO

A figura 5.21 apresenta um circuito multiplexer de duas entradas implementado com portas de transmisso.
Enquando a varivel S se encontra a zero, o par M P1/MN1 fica em condio de conduo e o par M P2/MN2 apresenta
alta impedncia em YPT2. Nesta condio, se A=0 o dispositivo M N1 conduz, transmitindo o valor de A para Y. Se
A=1 conduz o dispositivo MP1, transmitindo esse valor para Y.
Se a varivel S se encontra a um, agora o par M P2/MN2 que fica em condio de conduo e o par M P1/MN1
apresenta alta impedncia em YPT1, transmitindo para a sada o valor de B de forma semelhante.
A
V DD MP1 YPT1
MN1
MP3 A 0
Y
S Y B 1
MN3 S
MP2 YPT2
MN2
B
Figura 5.15 - Exemplo 5.6: Multiplexer implementado com portas de transmisso e respetivo smbolo.
5.1.7.7. EXEMPLO 5.9 - DEMULTIPLEXER IMPLEMENTADO COM PORTAS DE TRANSMISSO

A figura 5.17 apresenta um circuito que realiza a operao inversa do circuito anterior, ou seja, demultiplexer de
duas sadas, igualmente implementado com portas de transmisso. Aqui, a entrada X transmitida para a sada B

ou para sada A dependendo do valor da varivel de seleo S. O processo de funcionamento semelhante ao

apresentado no exemplo anterior.
X
VDD M P1 XPT1
A
M N1
M P3
0 A
S X
1 B
M N3 S
M P2 XPT2
B
M N2
Figura 5.16 - Exemplo 5.7: Demultiplexer implementado com portas de transmisso e respetivo smbolo.
5.1.7.8. EXEMPLO 5.10- INVERSOR SCHMITT-TRIGGER

O circuito da figura 5.22 implementa um inversor schmitt-trigger. Um circuito schmitt-trigger um comparador
com realimentao positiva que inclui um ciclo de histerese, ou seja, apresenta dois nveis de comparao que
permitem a mudana de estado apenas quando um desses nveis atingido, dependendo esse nvel do valor da
sada.
CC=2,46V
LC=1,66V
Vcomp1=1,63V
Vcomp2=3,29V
VD D
MP2
MP1 MP3
Y
VD D
M N1 MN2 E Y
E
MN3
Figura 5.17 - Exemplo 5.8: Inversor Schmitt-Trigger e respetivo smbolo lgico.

E Y
vi(t) +
- VCHX VCHY
Figura 5.18 - Caracterstica do Inversor Schmitt-Trigger implementado com dispositivos do CI HEF4007.
5.2. CARACTERSTICAS DE CIRCUITOS LGICOS CMOS

Qualquer famlia lgica apresenta caractersticas distintas das caractersticas ideais, como seria de esperar. Para
alm disso, numa determinada famlia especfica, os parmetros globais variam de acordo com os processos de
fabrico e devido disperso inerente a qualquer processo industrial. Contudo, para cada famlia, os fabricantes so
obrigados a garantir valores limites aos quais qualquer circuito ter que obedecer, de acordo com normas pr-
estabelecidas. Deste modo, a funcionalidade dos circuitos digitais implementados pelos utilizadores torna-se
independente do fabricante, podendo coexistir, num determinado circuito lgico, circuitos integrados da mesma
famlia de diferentes fabricantes.
Normalmente usado o circuito lgico mais bsico de uma determinada famlia, o inversor, para caracterizar essa
mesma famlia. Conhecidas as caractersticas do inversor, qualquer porta lgica ou circuito digital mais complexo
pode ser implementado, desde que se tenham em conta essas mesmas caractersticas, extensveis a qualquer circuito
lgico da famlia.
5.2.1. CARACTERSTICA DE TRANSFERNCIA DE TENSO DO INVERSOR SIMPLES-CTT

O grfico da figura 5.19 mostra a caracterstica de transferncia de um inversor lgico ideal. Para obter este tipo de
caracterstica de qualquer porta lgica bsica, aplica-se uma fonte de tenso com variao contnua entre o valor
mnimo correspondente ao ''0'' lgico e o valor mximo correspondente ao valor lgico ''1''. Considerando lgica
compatvel com a famlia TTL, estes valores so, respetivamente, 0V e 5V. No exemplo usada uma fonte de
tenso sinusoidal com valor mdio de 2,5V e amplitude 2,5V. O valor de transio da sada de ''1'' para ''0'' ocorre
em VDD/2=2,5V. Valores de entrada entre 0V e o valor de transio garantem que a sada est a 5V e valores acima
garantem que a sada estar a 0V, como se espera de um inversor lgico. Tambm se poder observar que neste
inversor ideal, a transio de valores lgicos na sada ocorre instantaneamente.
Importante para a rea de aprendizagem de sistemas digitais a familiarizao com a representao da evoluo
temporal de sinais digitais, como mostrado na figura 5.20. Normalmente designa-se esta representao por
diagrama temporal, usada frequentemente para representar a sequncia de estados de circuitos digitais. Se a fonte

vo(t)
VOH=VDD P
1
45
VDD
vo(t) P2
vi(t) +
- Vi="0" Vi="1"
P3
VOL=0
0 VDD/2 VDD vi(t)
11 111
Figura 5.19 - CTT- Caracterstica 1 11
de1 transferncia1 de
1 tenso do inversor ideal.
vi
0 0 0 0 0 0 0
1 1 1 1 1 1 1
vo
00 000 0 0 00 00
tem po [s]
Figura 5.20 - Diagrama temporal de sequncia de bits entrada e sada de um inversor ideal.
aplicada ao inversor apresentar um sinal com a sequncia temporal de estados representado a cinza, a sada do
inversor ser o sinal representado a azul.
O comportamento de um inversor real apresenta normalmente caractersticas bem diferentes das apresentadas atrs.
Dependendo da famlia tecnolgica usada, os nveis de tenso na sada so normalmente diferentes de 0V e 5V.
Alm disso, em resposta s transies entre nveis na entrada, a sada apresenta o correspondente nvel invertido
com um tempo de atraso. As transies de um estado para outro tambm no ocorrem abruptamente, mas sim de
forma gradual, levando um intervalo de tempo tr-risetime a transitar de 0V para 5V e tf-falltime a transitar de 5V
para 0V.
A figura 5.18 apresenta a caracterstica de transferncia tpica de um inversor real implementado com par de
dispositivos complementares CMOS.

vo(t)
VD D
VOH P
1
P2 45
VDD 90
MP1
vo(t) 90
P3
vi(t) +
-
MN1 NML NM H
P4
P5
VOL
0 VIL VIH VD D vi(t)
Figura 5.21 - Caracterstica de transferncia tpica de um inversor real com par de Mosfets emparelhado.

E Y
v i(t) +
- VCHX VCHY
Figura 5.22 - Caracterstica do inversor simples implementado com dispositivos do CI HEF4007.
5.2.2. MARGENS DE RUDO
5.2.3. FANOUT
5.2.4. FANIN
5.2.5. ATRASO DE PROPAGAO
5.3. EXERCCIOS
EXERCCIO 5.1
Utilizando o menor nmero possvel de dispositivos CMOS desenhar um circuito esquemtico que implemente
a funo lgica (5.39). Indicar, para cada combinao das entradas, o estado de funcionamento de cada
dispositivo.
Y AB A BC (5.20)

A rede RPU, a implementar com dispositivos pMOS, obtida a partir de (5.39), seguindo a equao (5.12), obtendo
Y em funo das variveis de entrada complementadas, tendo como resultado (5.21).

Y = A B + A BC = A B + A + B + C
(5.21)
= A (B + 1) + B + C = A + B + C
A rede RPD, a implementar com dispositivos nMOS, obtida a partir de (5.38), seguindo a equao (5.13),
obtendo Y em funo das variveis de entrada no complementadas, tendo como resultado (5.22).
Y = A B + A BC = A BA BC
= (A + B) A B C = A B C + A B B (5.22)
= A BC
Das expresses anteriores verifica-se ser necessria a utilizao de um inversor adicional para complementar a
varivel A, uma vez que aparece no complementada em (5.21) e complementada em (5.22). As duas redes so
interligadas resultando no circuito da figura 5.23.
VDD VDD
MP0
A A MP1 MP2 MP3
MN0
B
C Y
MN1
MN2
MN3
Figura 5.23 - Circuito que implementa a funo pretendida do Exerccio 5.1.
A partir do circuito da figura 5.23 pode inferir-se o estado de todos os dispositivos para cada uma das oito
combinaes possveis das variveis de entrada, tabela 5.4.
Dec. C B A Y MP3 MP2 MP1 MP0 MN3 MN2 MN1 MN0

0 0 0 0 1 ON ON OFF ON OFF OFF ON OFF
1 0 0 1 1 ON ON ON OFF OFF OFF OFF ON
2 0 1 0 1 ON OFF OFF ON OFF ON ON OFF
3 0 1 1 1 ON OFF ON OFF OFF ON OFF ON
4 1 0 0 1 OFF ON OFF ON ON OFF ON OFF
5 1 0 1 1 OFF ON ON OFF ON OFF OFF ON
6 1 1 0 0 OFF OFF OFF ON ON ON ON OFF
7 1 1 1 1 OFF OFF ON OFF ON ON OFF ON

Tabela 5.4 Estado dos dispositivos CMOS em funo das variveis de entrada.
EXERCCIO 5.2
Utilizando o menor nmero possvel de dispositivos CMOS,
a) desenhar o esquemtico do circuito que possa implementar a funo lgica (5.38).
Y =( B 0 +B 1 )B 2B 3B 4 (5.23)
b) indicar o valor de Y e o estado de todos os dispositivos para a combinao treze, ou seja, para a entrada
igual a (5.37).
Y 13= B 4B 3B 2B 1B 0=01101 (5.24)
Resoluo do Exerccio 5.2

a) Esta funo apresenta um grande nmero de variveis no complementadas. Se forem deduzidas as duas redes
diretamente a partir da funo dada, sero necessrios nove dispositivos pMOS e nove nMOS, incluindo quatro
inversores. Se, em vez de deduzir as redes a partir da funo dada, forem deduzidas a partir da funo
complementar e esta for negada no fim, sero necessrios apenas dois inversores, em vez de quatro, o que significa
sete dispositivos pMOS e sete NMOS num total de quatorze. Deste modo reduz-se em quatro o nmero total de
dispositivos utilizados na implementao.
Se a funo Y for complementada fica (5.25).
Y =( B 0 +B 1 )B 2B 3B 4 (5.25)
Designe-se por X a funo Y complementada.
X =Y =( B 0+ B 1 )+ B 2B 3B 4 (5.26)
Simplificando (5.26) resulta em (5.27).
X = B 0B1 + B 2+ B 3+ B 4 (5.27)
As duas redes podem agora ser deduzidas a partir da funo X da expresso (5.27). A rede RPU retira-se
diretamente de X, verificando-se necessrio utilizar um inversor adicional devido B 2 aparecer no complementada.
Quanto rede RPD esta obtm-se de (5.27) complementando X que dar (5.28).
X =( B 0+ B 1 )B 2B 3B 4 (5.28)
Aps implementar o circuito, interligando as duas redes da funo X e utilizando o inversor adicional para B 2,
aplica-se a sada X a um inversor para obter o valor de Y. O resultado esquemtico o apresentado na figura 5.24.
b) para a combinao treze o valor de Y e o estado de cada dispositivo o seguinte,

VD D
B0
MP0
MP2 MP3 MP4
MP1 MP6
Y Y
B1
MN0 MN1 MN6

MP5
B2 B2
MN2
B3
MN5
MN3
B4
MN4
Figura 5.24 - Circuito que implementa a funo pretendida.
Y=0.
MP0 OFF; MP1 ON; MP2 ON; MP3 OFF; MP4 ON; MP5 OFF; MP6 OFF.
MN0 ON; MN1 OFF; MN2 OFF; MN3 ON; MN4 OFF; MN5 OO; MN6 ON.
EXERCCIO 5.3
Utilizando o menor nmero possvel de dispositivos CMOS,
a) desenhar o esquemtico do circuito que possa implementar a funo lgica (5.36).
Y =( B 0 +B 1 )B 2B 3B 4 (5.29)
b) indicar o valor de Y e o estado de todos os dispositivos para a combinao treze, ou seja, para a entrada
igual a (5.35).
Y 13= B 4B 3B 2B 1B 0=01101 (5.30)

EXERCCIO 5.4
O circuito da figura 5.25 apresenta a implementao da rede RPU de uma dada funo lgica com entradas de
tenso, VB0 a VB5, no normalizada. Algumas especificaes dos dispositivos so tambm apresentadas.
3,3V VD D
r DSP ON =r DSN ON =0
VB0 B0 MP0 VB1 B1 MP1 VB4 B4 MP4
V tP=V tN =1,5V
VB2 B2 B3 B5
MP2 VB3 MP3 VB5 MP5
Y VY
Figura 5.25 - Circuito que implementa a rede RPU.

a) Implementar a rede RPD e indicar a expresso lgica da funo Y.
b) Com base nos dados a seguir enumerados, determinar as restantes tenses V DS e VGS, assim como os valores
de tenso VB0 a VB5 e VY.
Dados:
VGSP0 = -2,3V VDSP0 = ___V VB0 = ___V VGSN0 = ___V VDSN0 = 3,3V
VGSP1 = ___V VDSP1 = ___V VB1 = 3,3V VGSN1 = ___V VDSN1 = 0,0V
VGSP2 = -3,0V VDSP2 = ___V VB2 = ___V VGSN2 = 0,0V VDSN2 = 0,0V
VGSP3 = -1,0V VDSP3 = ___V VB3 = ___V VGSN3 = 2,3V VDSN3 = ___V
VGSP4 = ___V VDSP4 = ___V VB4 = 0,0V VGSN4 = ___V VDSN4 = ___V
VGSP5 = ___V VDSP5 = ___V VB5 = 3,3V VGSN5 = ___V VDSN5 = ___V
VY = ___V
c) A partir dos dados anteriores indicar o valor lgico, 1 ou 0, das variveis aplicadas aos bits B 0 a B5.
Resoluo do Exerccio 5.4

a)
A rede RPD pode ser implementada a partir da rede RPU, recorrendo propriedade da dualidade, ou deduzida a
partir da expresso lgica da funo. Usando a segunda forma, comea-se por obter a expresso a partir da rede
RPU da figura 5.25. A partir da expresso genrica (5.12) retira-se para rede a expresso (5.31).
Y =( B 0 +B 1 )( B 2+ B 3)+ B 4B 5 (5.31)
A partir da expresso genrica (5.13) e da equao anterior (5.31) obtm-se (5.32).
Y =(( B 0 +B 1 )( B 2+ B 3)+ B 4B5 ) (5.32)
Resolvendo (5.32) fica-se com (5.33) que determina a rede RPD implementada na figura 5.26 e constituda pelos
dispositivos nMOS MN0 a MN5, j interligada rede RPU.
Y =( B 0B 1)+( B 2B 3 )( B 4+ B 5 ) (5.33)

3,3V 3,3V
VGSP0 VGSP1 VGSP4
V DD +-
VB0 B0 MP0 VB1 B1 MP1 VB4 B4 MP4
1,0V VDSP0 3,3V VDSP1 0,0V VDSP4
VB0 VB1 3,3V
VGSP2 VGSP3 VGSP5 3,3V
1,0V 3,3V B3 B5
VB2 B2 VB3 VB5
V 0 +- V1 +- 0,3V MP2 VDSP2 2,3V MP3 V 3,3V MP5 VDSP5
DSP3
3,3V Y VY
VB2 VB3
0,3V 2,3V VB0 B0 MN0 VB2 B2 MN2
V 2 +- V 3 +- 1,0V V 0,3V V
VGSN0 DSN0
VGSN2
DSN2
0,0V 0,0V
VB4 VB5 VB1 B1 MN1 VB3 B3 MN3

3,3V VDSN1 2,3V V
0,0V 3,3V VGSN1 0,0VVGSN3
DSN3
V 4 +- V 5 +-
VB4 B4 MN4 VB5 B5 MN5
0,0V VDSN4 3,3V VDSN5
VGSN4 0,0V VGSN5
Figura 5.26 - Circuito total que implementa a funo Y do Exerccio 5.4.
b) Das especificaes fornecidas para os dispositivos, retira-se que os valores fronteiros que definem o seu estado
de conduo so VtP=-1,5V e VtN=1,5V para, respetivamente, pMOS e nMOS. Assim, um dispositivo pMOS cujo
valor de VGS obedea a (5.5), estar no estado de conduo-ON. Se, pelo contrrio, obedece equao (5.34) estar
no estado de no-conduo-OFF. Na situao de estado de conduo, sendo rDSON=0 ter-se- VDSP=0V.
V GSP <1,5V ON (5.34)
1,5 V <V GSP <0 OFF (5.35)

Um dispositivo nMOS cujo valor de VGS obedea a (5.11), estar no estado de conduo-ON. Se, pelo contrrio,
obedece equao (5.4) estar no estado de no-conduo-OFF. Na situao de estado de conduo, sendo
rDSON=0 ter-se- VDSN=0V.
V GSN >1,5V ON (5.36)
0<V GSP <1,5 V OFF (5.37)

A partir do circuito da figura 5.26 podem obter-se os valores das tenses VDS, VGS e VB nos dispositivos.
V B0 =V GSP0 +V DD V B0 =2,3+3,3=1V (5.38)
Sendo VGSP0<VtP conclui-se que o dispositivo MP0 est na situao de conduo. Dado que rDSON=0 a tenso
VDSP0=0V, ou seja, a tenso no dreno de MP0 igual tenso VDD, 3,3V. Atendendo a que o dispositivo M P1 est em
paralelo com MP0, VDSP1=0V.
Sendo VB1=3,3V obtm-se VGSP1 a partir de (5.10).
V GSP1 =V B1V DD V GSP1 =3,33,3=0V (5.39)
Conclui-se que o dispositivo MP1 se encontra-se no estado de no-conduo.
Sendo VGSP2 = -3,0V conclui-se que MP2 se encontra no estado de conduo. Dado que rDSON=0 ento a tenso
VDSP2=0V, pelo que se conclui tambm que V Y=VDD=3,3V. Quanto ao valor de VB2 pode ser calculado pela
expresso (5.9).

V B2 =V GSP2+V D1 V B2 =3+3,3=0,3V (5.40)

Sendo VGSP3 = -1,0V, superior a VtP, conclui-se que MP3 se encontra na situao de no-conduo. A tenso VB3
calculada pela expresso (5.8).
V B3 =V GSP3+V D2 V B3 =1+3,3=2,3V (5.41)
Estando o dispositivo MP3 em paralelo com MP2, conclui-se que VDS3=VDS2=0V.
Sendo VB4=0V obtm-se VGSP4 a partir de (5.7).
V GSP4 =V B4V DD V GSP4 =03,3=3,3V (5.42)
Conclui-se assim que tambm o dispositivo MP4 est na situao de conduo, sendo VDSP4=0V e fazendo com que a
tenso no dreno de MP4 seja VDP4=VDD=3,3V. Deste ltimo resultado conclui-se que, independentemente do estado
de conduo de MP5, VDSP5=VY-VDP4=0V.
A tenso VGSP5 pode ser calculada pela expresso (5.6).
V GSP5 =V B5 V DP4 V GSP5 =3,33,3=0V (5.43)
O dispositivo MP5 encontra-se no estado de no-conduo.
Seguindo o mesmo raciocnio para a rede RPD obtm-se os restantes valores, apresentados na Tabela 5.5.
c) Considerando os valores de Vt especificados para os dispositivos, as equaes (5.5) a (5.4) e tendo em conta as
tenses VB atribudas s entradas e registados na Tabela 5.5, conclui-se que B5B4B3B2B1B0=101010.
VGSP0 = -2,3V VDSP0 = 0,0V MP0 ON VB0 = 1,0V VGSN0 = 1,0V VDSN0 = 3,3V MN0 OFF
VGSP1 = 0,0V VDSP1 = 0,0V MP1 OFF VB1 = 3,3V VGSN1 = 3,3V VDSN1 = 0,0V MN0 ON
VGSP3 = -1,0V VDSP3 = 0,0V MP2 OFF VB3 = 2,3V VGSN3 = 2,3V VDSN3 = 0,0V MN0 ON
VGSP5 = 0,0V VDSP5 = 0,0V MP5 OFF VB5 = 3,3V VGSN5 = 3,3V VDSN5 = 0,0V MN0 ON
VY = 3,3V.
Tabela 5.5 - Resumo das tenses e estado dos dispositivos das redes RPU e RPD do Exerccio 5.4.

6. Introduo
Microeletrnica
TECNOLOGIA DE FABRICO
DESENHO DE LAYOUT
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 6.INTRODUO MICROELETRNICA
6.1. ENQUADRAMENTO
Para implementar circuitos eletrnicos, usando solues convencionais de hardware, necessrio recorrer
normalmente a um nmero elevado de componentes discretos. Circuitos com elevado nmero de componentes
discretos, a maior parte das vezes de diferentes tecnologias e encapsulamentos, no permitem a utilizao de fontes
de alimentao de baixas tenses e consumem facilmente elevadas correntes comparativamente com circuitos
totalmente integrados, principalmente se forem implementados numa tecnologia MOS. Para alm disso, o custo de
fabrico, principalmente devido complexa assemblagem dos vrios componentes discretos, a propenso para
avarias ps produo que diminui o parmetro de qualidade MTBF-Minimum Time Between Fails e a dimenso
ocupada pelos circuitos discretos, obriga os fabricantes a repensar a forma de produzir eletrnica, recorrendo cada
vez mais a solues integradas, atendendo elevada competitividade, principalmente quando os circuitos so para
fabrico de produo macio.
As exigncias atuais nos equipamentos de eletrnica podem resumir-se nas seguintes caractersticas,
Baixo custo
Elevada autonomia (consumo reduzido)
Portabilidade
Elevado nvel de integrao
Elevado MTBF1
O estudo da Microeletrnica enquadra-se no cursos da ADEETC pois a tecnologia usada em Microprocessadores e
Microcontroladores, Memrias, DSPs ( Digital Signal Processor), sistemas D/A vocacionados (ASICs) no domnio
digital, assim como Sensores e Transdutores na aquisio de sinais e os sistemas de telecomunicaes no domnio
analgico, recorrem todos a tecnologias nanomtricas Mosfet ou Bipolar.
So objetivos da atual Microeletrnica,
Soluo Single-Chip (SoC) Elevado Nvel de Integrao

Tecnologia CMOS Normalizada Incremento da Portabilidade
Baixo Consumo de Energia

Baixo Custo na Implementao
A tecnologia CMOS ir ser usada como exemplo. Embora os dispositivos tenham sido estudados em captulos
anteriores, ir ser feita uma pequena abordagem sua estrutura fsica, por forma a permitir um enquadramento nos
processos e tecnologias de fabrico em VLSI-Very Large Scale Integration.
6.2. TECNOLOGIAS DE FABRICO DE CMOS (VLSI)
6.2.1. ESTRUTURA FSICA DO DISPOSITIVO MOSFET
1
MTBF-Minimum Time Between Fails

A estrutura fsica a trs dimenses do dispositivo Mosfet mostrada na figura 6.1. formada por um corpo de
silcio dopado com impurezas do tipo p ao qual est ligado o terminal B (Body), duas zonas dopadas com
impurezas do tipo n+ s quais so ligados tiras de metal como terminal do dreno (D-Drain) e fonte (S-Source),
isolantes de dixido de silcio (SiO2) tipo fino e grosso e uma tira de polisilicio como terminal de porta (G-Gate). O
dixido de silcio fino usado como isolante entre a porta e a regio de canal. na regio de canal que induzido o
fluxo de corrente entre a fonte e o dreno dependente da tenso aplicada entre a porta e o dreno (V GS). O dixido de
silcio grosso usado para isolamento entre componentes.
metal (ou poly)

SiO2 grosso SiO2 fino
D G S
SiO2 fino => 10nm a 100nm
D - Drain {Dreno}
n+ n+
S - Source {Fonte}
p
L
G - Gate {Porta}
substrato
B - Body {Corpo}
regio de canal B
Figura 6.1-Estrutura Fsica do Dispositivo Mosfet.
Caractersticas:
O dispositivo totalmente simtrico (Dreno <=> Source).
O dixido de silcio um excelente isolante eltrico
O metal da gate normalmente substitudo por Polisilicio.
O substrato forma junes pn com o Dreno e a Source.
O substrato normalmente ligado Source.
A figura 6.2 apresenta a estrutura, em corte, dos dispositivos NMOS e PMOS assim como os seus smbolos.
D G S D G S
NMOS PMOS
n+ regio
de canal
n+ p+ regio
de canal
p+
L L
p n
substrato substrato
B B
D D
G NMOS G PMOS
S S
Figura 6.2- Estrutura Fsica em corte do Dispositivo NMOS e PMOS e seus smbolos.

6.2.2. PROCESSOS DE FABRICO

6.2.2.1. PREPARAO DA BOLACHA
A preparao da bolacha onde vo ser implantados os componentes dos circuitos pretendidos, inicia-se a partir de
um lingote, figura 6.3, constitudo por silcio com uma pureza elevadssima que dopado apenas com impurezas do
tipo desejado (tipo p ou tipo n). As caractersticas da bolacha dependem da orientao dos cristais, da concentrao
e do tipo de impurezas presente. Estas variveis so rigorosamente controladas no fabrico do lingote.
O lingote serrado para se obterem bolachas de 10 a 20 centmetros de dimetro e 400 a 600 micrmetro de
espessura. Esta tarefa exige uma tecnologia muito precisa e apurada, atendendo a que a matria prima para obter o
silcio a areia submetida a temperaturas elevadssimas, formando ento uma estrutura cristalina, vidro que, como
se sabe, tem como caracterstica uma dureza elevada mas muito quebradia. Obtida a bolacha, esta ento polida
at ficar em espelho, utilizando processos qumicos e mecnicos.
Aps polida e limpa, a bolacha fica pronta para ser submetida aos vrios processos necessrios para transformar a
bolacha em circuitos microeletrnicos. De seguida so apresentados os processos mais importantes.
6.2.2.2. OXIDAO
A oxidao refere-se ao processo qumico em que o silcio reage com Oxignio para formar o dixido de silcio,
SiO2. Para aumentar a reao de oxidao necessria uma temperatura entre 1000 e 1200C numa cmara ultra-
limpa.
6.2.2.3. DIFUSO
Difuso o processo no qual tomos se movem para o interior do cristal de silcio. Como analogia tome-se o
exemplo da torrada em que a manteiga se difunde lentamente para o interior do po. Este processo, efetuado entre
1000 e1200, permite introduzir impurezas (tomos dopantes) no interior do silcio para modificar a sua
resistividade. Quando a bolacha arrefecida para a temperatura ambiente, os tomos permanecem estticos, em
termos de posio, no interior do silcio.
As impurezas mais comuns usadas como dopantes so:
Boro tipo-p
Fsforo tipo-n
Arsnio tipo-n
Bolachas de silcio
Figura 6.3 - Preparao da bolacha a partir do lingote de silcio

6.2.2.4. IMPLANTAO INICA

A Implantao inica um outro mtodo usado para introduzir impurezas no interior do silcio. Este processo
consiste em produzir ies de impurezas do tipo desejado, aceler-los atravs de um campo eltrico e direcion -los
para a superfcie do silcio. A profundidade de penetrao depende da energia fornecida ao feixe de ies, que pode
ser controlada pelo potencial do campo eltrico A quantidade de ies implantados pode ser controlada variando o
fluxo de ies do feixe. Para alm de poder ser efetuado temperatura ambiente, este processo mais eficaz,
atendendo a que pode ser mais rigorosamente controlado.
6.2.2.5. DEPOSIO QUMICA POR VAPORIZAO - CVD

O CVD um processo no qual gazes ou vapores reagem quimicamente, permitindo a formao de um slido no
substrato. O CVD pode ser usado para depositar dixido de silcio no substrato. A camada de xido formada no
to boa como a obtida utilizando altas temperaturas, mas suficientemente eficaz para atuar como isolante eltrico
(SiO2 grosso).
A grande vantagem da camada CVD a de que esta se deposita muito rapidamente e a mais baixa temperatura
(abaixo dos 500C).
6.2.2.6. METALIZAO
A Metalizao envolve a deposio de um metal, alumnio ou cobre, sobre toda a superfcie do silcio. O objetivo
desta metalizao efetuar a interligao entre os vrios componentes (tem equivalncia com as pistas num circuito
impresso) de um circuito integrado para formar o circuito desejado. O padro de interligao pretendida
posteriormente definido atravs de remoo nas zonas indesejadas, utilizando uma mscara com esse padro.
6.2.2.7. FOTOLITOGRAFIA
A Fotolitografia o nome do processo utilizado para definir a superfcie geomtrica dos vrios componentes de
um circuito integrado. A superfcie do silcio coberta com uma camada de material fotossensvel (fotoresist).
Quando exposto luz, que passa atravs de um mscara padro que define o circuito pretendido, o fotoresist torna-
se removvel atravs de revelao qumica, reproduzindo a mscara padro na superfcie da bolacha.
6.2.3. PROCESSOS E DESENHO DE MSCARAS

Para os processos descritos na seco anterior necessrio um conjunto de mscaras que permitem definir as reas
onde vo ser depositados ou removidos metais, implantadas impurezas ou que vo sofrer oxidao. De seguida vo
ser apresentados alguns exemplos, onde so apresentados apenas alguns dos processos de desenho de mscaras.
6.2.3.1. EXEMPLO DE DESENHO E MSCARAS DE CIRCUITO COM PMOS E NMOS

Como exemplo ilustrativo apresenta-se nas figuras 6.4 e 6.12, a sequncia de processos e desenho de mscaras
necessrias para se obter um circuito simples constitudo por um dispositivo NMOS e um PMOS, interligados de
acordo com o desenho esquemtico da figura 6.4. Utiliza um Processo CMOS de poo-n bsico.
No final do captulo anterior foi mostrado como so implementados dispositivos complementares CMOS em
circuito integrado monoltico com processo de poo-n.
6.2.4. COMPONENTES PARA DESENHO DE LAYOUT

sobreposio das vrias mscaras, que aquilo que o projetista faz ao desenhar um determinado padro para
reproduzir o circuito integrado desejado, designa-se por Layout.

In
VDD
p
(1) substrato M1 M2
Out
mscara do poo-n
poo-n
poo-n
(2) substrato-p
mscara do activo
ntreto
oxido fino
poo-n
(3) substrato-p
activo
fotoresist
Implantao (Boro)
mscara de paragem do canal
ntreto
oxido fino
poo-n
(4) substrato-p
paragem do canal
poo-n
(5) substrato-p
mscara do poly
poo-n
(6) substrato-p
polisilcio
mscara n+
n+ n+
poo-n
(7) substrato-p
mscara n +
Figura 6.4 - Desenho e Mscaras.
Na figura 6.6 apresentam-se os layouts de um conjunto bsico de componentes: Resistncia, Condensador,

Dispositivos ativos NMOS e PMOS e exemplo de um PAD.O PAD o terminal de um determinado n do circuito
integrado que vai ser ligado ao exterior do circuito monoltico.Normalmente esta ligao ao exterior feita atravs
de um fio de alumnio, de 18mm ou 25mm, designado por Wirebond -fio de ligao. Podero ser utilizados outros

tipos de ligao, como o Flip-Chip, que corresponde a virar o circuito integrado ao contrrio e col-lo diretamente
sobre uma superfcie cermica que contem impresso o padro de todos os PADs do chip, por forma a fazer contacto
diretamente com o exterior do chip.
mscara p+
n+ n+ p+ p+
poo-n
(8) substrato-p
mscara p +
mscara de contactos
n+ n+ p+ p+
poo-n
(9) substrato-p
contactos
mscara de metalizao
n+ n+ p+ p+
poo-n
(10) substrato-p
metal
sobreposio das mscaras (layout) In

VDD
VDD In
S1 G1 D1 S2 G2 D2 M1 M2 VSS
Out
VSS Out
Figura 6.5 - Desenho e Mscaras (continuao).
6.3. DO PROJETO AO FABRICO DE UM CHIP

A sequncia normalmente seguida para fabricar um circuito integrado acompanha os passos apresentados no
fluxograma da figura 6.8. Primeiro feita uma anlise terica do circuito que se pretende, efetuando todos os
clculos necessrios. Aps definido, o circuito simulado para confirmar polarizaes e parmetros de
caracterizao incremental, assim como parmetros de desempenho do circuito tais como linearidade, ponto de
compresso, banda de frequncia, dependncia com a temperatura, entre outros.
Os valores de simulao so comparados com os expectveis teoricamente. Se os valores estiverem de acordo com
os tericos e se os parmetros de desempenho se mostrarem aceitveis, inicia-se o desenho de layout. No desenho
de layout necessrio ter em conta uma srie de aspetos Existe um conjunto de regras que so definidas pelo
fabricante e que tm que ser ser rigorosamente seguidas. O layout no pode ser concludo sem que passe pela

aplicao DRC (Design Rulles Check), software que testa se as regras so violadas e, se assim for, o fabricante no
aceita o layout para fabrico.
RESISTNCIAS CONDENSADORES
Poly1
Poly2
Metal 1
Metal 2 (Via)
33 0,8 fF m
Contacto1
Contacto2 PADS
DISPOSITIVOS ACTIVOS
Activo n+
NMOS PMOS
Activo p+
D
D G S S G
Figura 6.6 - Layout de alguns componentes integrados.
A figura 6.7 mostra, a ttulo de exemplo, um layout de um circuito analgico real enviado para fabrico e a pastilha
do mesmo circuito fabricada. Este circuito, desenhado pelo autor deste documento, integra um amplificador de
baixo rudo (LNA) e um conversor de sinal no-diferencial/diferencial que trabalha a 2.4GHz.
A necessidade de usar bobinas em Radio-Frequncia-RF aumenta a rea de ocupao do circuito, atendendo a
que as bobinas em circuito integrado ocupam reas extremamente elevadas, quando se compara com a rea dos
circuitos ativos, como pode ser observado na figura 6.7.
Figura 6.7 - Exemplo de um Layout e respetivo Chip fabricado.

INCIO
Estudo Terico
Simulao
Compara Valores Tericos com Simulados
No
Aceitvel
Sim
Desenho do Layout
No
Aceitvel
Sim
Simulao c/ Exctrao Parasitas Reajuste de Layout
No
Aceitvel
Sim
Criar GDS
Envio para Fbrica
FIM
Figura 6.8 - Passos necessrios desde o Projeto at ao Fabrico de um Chip.
6.3.1. EXEMPLOS
EXEMPLO 6.1 - AMPLIFICADOR COM CONTROLO DIGITAL DE GANHO

DESENHO ESQUEMTICO DO CIRCUITO
O desenho esquemtico do circuito mostrado na figura 6.9. Corresponde a um circuito amplificador que utiliza
quatro dispositivos NMOS, cada um deles contribuindo com um ganho k.2n, em que k uma constante comum aos
quatro dispositivos e n o peso binrio do bit ao qual est ligado. Estes dispositivos so comutados por interruptores
controlados pelos respetivos bit, tornando assim possvel uma combinao de dezasseis nveis de ganho,
permitindo um passo constante entre nveis. O sinal de entrada aplicado s gates e o sinal de sada amplificado
obtido nos drenos atravs de R6.

VDD 20V
Cs
R6 5K
R4 150K 0,1p F Cs
Ce
M3 M2 M1 M0 100nF
RL
vi(t) 10nF 18K vo(t)
R5 50K C3 C2 C1 C0
3,75K
7,5K
15K
30K
R3 100nF R2 100nF R1 100nF R0 100n F
+5V B3 B2 B1 B0
Vref
Parmetros dos dispositivos ativos NMOS:

Par. transcondutncia: K= 110x10-6 AV-2
Tenso de threshold: Vt = 0,8V
Comprimento de canal: L0 = L1 = L2 = L3 = 1mm;
Largura de canal: W0 = 10mm; W1 = 20mm; W2 = 40mm; W3 = 80mm.
Figura 6.9 - Desenho esquemtico do circuito e parmetros dos dispositivos ativos NMOS.
ANLISE DE POLARIZAO
A partir do desenho esquemtico da figura 6.10 retira-se o valor de VD e ID como sendo,
VD = VDD - R6 I D
I D = I D 3 + I D 2 + I D1 + I D 0
A equao do dispositivo na zona de saturao ,
1 W
ID = K n (VGS - Vt ) 2
2 L
Aplicando a equao do dispositivo NMOS a cada uma das malhas que contm VGS verifica-se que,
VDD 20V
ID
R6 5K
VD
Rth
ID3 ID2 ID1 ID0
M3 M2 M1 M0
50K
Vth + 5V
-
R3 3,75K R2 7,5K R1 15K R0 30K
+5V B3 B2 B1 B0
Vref
Figura 6.10 - Circuito para Anlise de Polarizao.

Se bit Bk = 1 => VGSk = (5-5) = 0V => IDk = 0 A

Se bit Bk = 0 => VGSk = 1,275V => IDk = 2k.ID0
Introduzindo o peso dos bits B0, B1, B2 e B3,
1 20W 0
I D0 = k (V GSV t )2B 0= I D020B 0
2 L0
I D1= I D121B 1 I D2 = I D22 2B 2 I D3= I D323B 3
I D = I D3 + I D2+ I D1+ I D0 =I D0(2 3B 3+2 2B 2 +21B1 +20B 0 )
V D =V DD R 6I D =V DDR 6I D0(2 3B 3 +2 2B 2+21B 1+20B 0 )
V D =200,62(2 3B 3+2 2B 2+21B1 +20B 0 )
ANLISE INCREMENTAL
Em termos de anlise incremental o circuito equivalente o da figura 6.11.
W
gm = K (VGS - Vt )
L
Sendo,
R6 RL
R0 =
R6 + RL
Aplicando o mesmo raciocnio anterior verifica-se que,
Se bit Bk = 1 => gmk = 0
Se bit Bk = 0 => gmk = 2k. gm0
Introduzindo o peso dos bits B0, B1, B2 e B3,
W
g m0 =K 0(V GSV t )B 0 = g mo20B 0 g m0 = 528x10620B 0 1
L0
io(t)
iD3(t) iD2(t) iD1(t) iD0(t)

vgs (t) gm3 v gs gm2 v gs gm1 v gs gm0 v gs
vi(t) Rth 38K
Ro 3,9K vo(t)
B3 B2 B1 B0
Figura 6.11 - Anlise Incremental.

g m1= g m021B 1 g m2= g m022B 2 g m3= g m023B 3
A corrente que percorre Ro dada por,
3
io (t)= i DK (t)= g mov gs (t )(2 3B 3+2 2B 2+21B1 +20B 0 )
k=0
A tenso sada dada por,
v o =R oi o (t )=R og m0v gs (t)(2 3B 3+2 2B 2 +21B1 +20B 0 )
Substituindo os termos fixos pelos seus valores, o ganho de tenso fica,
v o (t)
Av = 2(23B 3+2 2B 2 +21B 1 +2 0B0 )
v i (t )
RESULTADOS TERICO E SIMULADO

Os valores terico e simulado resultado das condies do sinal de entrada referido no quadro seguinte so
apresentados na tabela Error: Reference source not found.
Condies do sinal de entrada:
vi (t ) = VI sin(w t ) [V ]
Amplitude: VI = 10mV
Frequncia : f =10MHz
POLARIZAO
Resultado simulado coincidente com o terico calculado.
Embora a polarizao VD terica calculada coincida com a simulada, o desvio corresponde a 50% de V DD, o que
contribui para que o ganho incremental no evolua de forma perfeitamente linear em funo da entrada binria.
INCREMENTAL
Resultado simulado difere do terico devido ao modelo simples usado no clculo (VA=) e ao elevado desvio de
polarizao. O ganho incremental de tenso simulado desvia-se ligeiramente do resultado terico. Isto resulta do
desvio de polarizao e de ter sido usado o modelo incremental simplificado dos dispositivos (r o=).
Concluindo, a linearidade e outras caractersticas do amplificador no so muito sensveis aos fatores referidos logo
pode avanar-se para o layout do circuito.
A figura 6.14 mostra o layout do circuito assim como legenda de cores que definem as polys, os metais, contactos
e zonas ativas p e n.
A Microeletrnica permite, atravs da utilizao de ferramentas simples (CAD), alguma imaginao na conceo
de novos circuitos (quer para Sistemas Analgicos quer para Sistemas Digitais, Alta e Baixa Frequncia), a
concretizao de Circuitos Integrados em CMOS com grande potencial no mercado da atual Industria Eletrnica.

Entrada Digital Terico Simulado

Dec Binrio Polar. Increm. Ganho Polar. Vo Ganho
Dec. B3 B2 B1 B0 VDT[V] VOT[mVpp] AVT VDS[V] VOS[mVpp] AVS
0 0 0 0 0 20 0 0 20 0 0
1 0 0 0 1 19,38 -40 -2 19,37 -41 -2
2 0 0 1 0 18,76 -80 -4 18,75 -82 -4
3 0 0 1 1 18,14 -120 -6 18,12 -121 -6
4 0 1 0 0 17,52 -160 -8 17,50 -160 -8
5 0 1 0 1 16,90 -200 -10 16,87 -198 -10
6 0 1 1 0 16,28 -240 -12 16,25 -235 -12
7 0 1 1 1 15,66 -280 -14 15,63 -270 -14
8 1 0 0 0 15,04 -320 -16 15,01 -305 -15
9 1 0 0 1 14,42 -360 -18 14,39 -339 -17
10 1 0 1 0 13,80 -400 -20 13,77 -371 -19
11 1 0 1 1 13,18 -440 -22 13,15 -402 -20
12 1 1 0 0 12,56 -480 -24 12,53 -432 -22
13 1 1 0 1 11,94 -520 -26 11,91 -460 -23
14 1 1 1 0 11,32 -560 -28 11,30 -487 -24
15 1 1 1 1 10,70 -600 -30 10,68 -517 -26
Tabela 6.1 - Tabelas de Resultados Terico e Simulado.
Polarizao
20
VDt [V]
18
VDs [V]
16
VD [V]
14
12
10
0 5 10 15
W (B3, B2, B1, B0)
Figura 6.12 - Grfico de Polarizao: comparao Terico/Simulado

Ganho de te ns o
30
25 Avt
20 Avs
Av
15
10
0
0 5 10 15
W (B3, B2, B1, B0)
Figura 6.13 - Grfico de Ganho de Tenso: comparao Terico/Simulado
Poly1
Poly2
B1 B0 VDD
Metal 1
Metal 2 (Via)
Contacto1
D3 D2 S1 Contacto2
D3 G3 D3
S3 G3 D3 G3 D3 D3 G2 S2 G2 D2
S3 G3 D2 S1 G0 S0
D1 G1 D0
Activo n+
Vi Vo
Activo p+
D3 D2
D3 G3 S3 G3 D3 G3 D3
S3 G3 D2 G2 S2 D2 G1 S1
S3 G2 D1
ISEL - DEEC
F. AZEVEDO Area activa
2002-07-19 60m x 60m
B2 B3 Vss
Figura 6.14 - Layout do circuito.

EXEMPLO 6.2 - CIRCUITO DIGITAL CMOS

Pretende-se implementar em tecnologia CMOS a seguinte funo lgica apresentada na figura 6.15.
B0
B1
Y Y = ( B0 + B1 ) ( B2 + B3 )
B2
B3
Figura 6.15 - Diagrama lgico do circuito e funo a implementar.
SNTESE DA FUNO LGICA PRETENDIDA

Comea-se por obter a rede Pull Up, RPU,
Y = ( B0 + B1 ) ( B2 + B3 ) = ( B0 + B1 ) + ( B2 + B3 ) = B0 B1 + B2 B3
de seguida a rede Pull Down, RPD,
Y = ( B0 + B1 ) ( B2 + B3 )
Obtidas as duas redes verifica-se a necessidade de utilizao de um inversor sada. O esquemtico do
circuito o apresentado na figura 6.16.
Parmetros dos dispositivos CMOS:

Par. transcondutncia: K= 110x10-6 AV-2
Tenso de threshold: Vt = 0,8V
Comprimento de canal: L = 1mm;
Largura de canal: W = 10mm;
VDD
RPU
B0
B1 M1 M2
B2
B3 M3 M4 VDD
INV
M9
Y
RPD M10
M5 M6
M7 M8
Figura 6.16 - Diagrama do circuito e funo lgica a implementar.
A tabela 6.2 mostra o resultado da simulao do circuito.

Entrada Sada
Dec. B3 B2 B1 B0 Y
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 1
10 1 0 1 0 1
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 1
Tabela 6.2 - Resultado da simulao do circuito.
Conclui-se que o resultado coincide com o esperado do diagrama lgico. O Layout do circuito mostrado na figura
6.17. Este layout inclui as pads para ligao ao exterior. A dimenso das pads no a real, pois a rea do circuito
ativo ocupa apenas cerca de 20mmx20mm, rea muito inferior rea ocupada normalmente por um pad, de
80mmx80mm a 200mmx200mm.
B0 B1 VDD
D1 S2
D2 Poly1 Contacto1
S1 G1 S3 G3 D3 S2 G2 S4 G4 D4 S9 G9 D9
NC Y Poly2 Contacto2
Metal 1 Activo n+
S5 S7
D5 G5 S6 G6 D6 D7 G7 S8 G8 D8 S10 G10 D10
Metal 2 (Via) Activo p+
B2 B3 VSS
rea ativa: 20mx20m

Figura 6.17 - Layout do circuito lgico, incluindo PADs.

7. Resposta em Frequncia
MTODO DAS CONSTANTES DE TEMPO

TEOREMA DE MILLER
DIAGRAMAS DE BODE
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 7.RESPOSTA EM FREQUNCIA
7.1. ANLISE EM FREQUNCIA

Anteriormente assumiu-se que os dispositivos eletrnicos tinham uma caracterstica constante e independente da
frequncia dos sinais a eles aplicados. Uma resistncia teria apenas carcter resistivo tanto a 1kHz como a 1GHz.
Na verdade, qualquer dispositivo eletrnico apresenta, para alm da sua caracterstica predominante para a qual foi
fabricado, outras caractersticas indesejveis (tambm conhecidas como parasitas) que se pronunciam normalmente
em frequncias mdias ou elevadas. A maior parte das vezes estas caractersticas indesejveis limitam o
desempenho do dispositivo. Uma resistncia discreta apresenta carcter indutivo e capacitivo em rdio-frequncia
(RF). Um condensador apresenta carcter indutivo e resistivo e uma bobina apresenta carcter resistivo, mesmo em
baixa frequncia, e carcter capacitivo em RF.
Nos dispositivos ativos so as capacidades parasitas que mais limitam o seu desempenho em frequncias mdias e
elevadas. Existem tambm limitaes nas baixas frequncias. As capacidades de acoplamento que interligam
andares de amplificao e capacidades de passagem, limitam as frequncias mais baixas, sendo normalmente as
responsveis pela frequncia de corte inferior dos amplificadores.
A figura 7.1 mostra modelos de dispositivos em mdia e alta frequncia: 7.1(a), 7.1(b) e 7.1(c) so apresentados os
modelos da resistncia, do condensador e da bobina, respetivamente; em 7.1(d) e 7.1(e) mostrado o modelo
-Hbrido do TJB e do FET com os devidos efeitos capacitivos. No transstor de juno bipolar existem duas
capacidades predominantes em mdia e alta frequncia: a capacidade base-emissor C e a capacidade base-coletor
C. Num TJB comercial C apresenta tipicamente valores entre 1pF e 20pF, enquanto C apresenta valores da
ordem da frao do picofarad. Nos dispositivos MOSFET existem tambm duas capacidades predominantes (se o
body for ligado source, caso contrrio existem quatro capacidades): a capacidade gate-source C e a capacidade
gate-dreno C. Num MOSFET comercial C apresenta tipicamente valores ligeiramente superiores aos
apresentados pelo TJB para a mesma capacidade de corrente. Normalmente estes valores so especificados nos
parmetros dos dispositivos fornecidos pelos fabricantes.
So as capacidades parasitas internas dos dispositivos que impem a frequncia limite superior, fH,enquanto as
capacidades de acoplamento e passagem impem normalmente o limite inferior, fL. Nas baixas frequncias as
capacidades internas no se fazem sentir, seno verifique-se os exemplos seguintes.
Para C=1pF e 1kHz ter-se-ia como reactncia (7.1).
1 1
X C= = =160106 =160M (7.1)
c 2 110311012
Para C=20pF e 1kHz ter-se-ia (7.2) como reactncia.
1 1
X C= = 3 12
=810 6=8M (7.2)
c 2 110 2010
(7.1) e (7.2) podem ser considerados circuitos abertos.
Seguindo o mesmo raciocnio, nas frequncias acima dos 10kHz as capacidades de acoplamento podem
considerar-se curto-circuitos atendendo a que apresentam reactncias da ordem da unidade de ohm, seno
verifique-se (7.3).

Lp L
Lp
Cp Cp
R C Rp Rp
(a) (b) (c)
C C
b c g d
v r C gm.v ro vgs C gm .vgs ro
e s
(d) (e)
C C
C C
Figura 7.1 - Modelos de alta frequncia de (a) resistncia, (b) condensador (c) bobina e dispositivos (d) TJB e
(e) FET.
Para C=10F e 10kHz ter-se-ia (7.3).

1 1
X C= = =1,6 (7.3)
c 2 1010310106
A resposta em frequncia de um amplificador tem um padro que obedece ao espectro apresentado na figura 7.2.
Este espectro normalmente dividido em trs zonas: baixa (BF), mdia (MF) e alta (AF) frequncia. A largura de
banda corresponde faixa LB = (fH-fL). O amplificador projetado por forma a que a LB coincida com o espectro
dos sinais a amplificar. Caso existam componentes de frequncia que no estejam dentro desta banda, elas sero
rejeitadas, ou seja, no aparecero ou sero atenuadas na sada conforme esto mais ou menos afastadas das
frequncias de corte.
H(f)
ganh o de patamar
v i(f) v o(f)
H(f) K K
vs(f) RL 2
LB
v o(f)
H(f) =
v i(f) fL fH f [Hz]
BF MF AF
Figura 7.2 - Amplificador e sua resposta em frequncia.

7.1.1. RESPOSTA EM FREQUNCIA E PARMETRO fT DO TJB

Contrariamente ao que tem sido admitido nas unidades curriculares bsicas de eletrnica, o ganho direto de
corrente (hie) dos dispositivos TJB no constante. Atendendo a que o seu modelo contm capacidades parasitas, o
ganho de corrente depender da frequncia a que estes dispositivos estejam a operar. Doravante ir designar-se por
hFE (ou f) o ganho direto de corrente dos dispositivos em baixas frequncias e por hfe ganho direto de corrente
instantneo, pois este parmetro funo da frequncia de operao do dispositivo. Atendendo a que os
dispositivos tem apenas condensadores de alta-frequncia, apresentando pois uma resposta em frequncia do tipo
passa-baixo, hFE corresponde ao ganho de patamar que vai de DC at fH.
Normalmente os fabricantes no disponibilizam o valor de fH mas sim um parmetro designado por frequncia de
transio, fT, que permite inferir qual a frequncia til de um dispositivo ativo a operar como amplificador. O
parmetro fT corresponde ao ponto de transio entre a banda de frequncia (f < fT) em que o dispositivo tem
ganho e a banda (f > fT) onde este deixa de ter ganho, ou seja, coincide com a largura-de-banda de ganho unitrio.
Para determinar a resposta em frequncia do TJB ir-se-h obter o ganho de corrente em funo da frequncia de
acordo com o circuito da figura 7.3(a) e usando a Transformada de Laplace,
s= j (7.4)
Neste circuito injetada uma corrente na base do transstor em emissor-comum e a sada deste curto-circuitada, a
nvel de sinal, para permitir obter o ganho direto de corrente dado por,
i c ( s)
h fe (s)= (7.5)
i b ( s)
O circuito equivalente de alta frequncia mostrado na figura 7.3(b). Este circuito pode ser simplificado
sucessivamente at se obter o circuito da figura 7.3(d) em que Ceq calculado como sendo,
C eq =C C =C +C (7.6)
ic(s) C
c
ic(s)
b
1/s.C
ib(s) v C r gm .v ro s.c.
ib(s) 1/s.C
e
(a) (b)
Zi
C C
ib(s) r Ce q
ib (s) r
v
(c) (d)
Figura 7.3 - Circuito para obter a resposta em frequncia do TJB.
A impedncia de entrada Zi corresponde ao paralelo entre r e Ceq ou seja,

1
r
sC eq
Z i =r X C = (7.7)
1
r +
sC eq
e a tenso na impedncia Zi dada por,
r
v =Z ii b s = i s (7.8)
sC eqr 1 b
por outro lado,
i c s=g mv (7.9)
Ento,
r
i c s=g m i s (7.10)
sC eqr 1 b
de onde se pode concluir que,
i c s g mr
h fe s= = (7.11)
i b s sC eqr 1
Em baixas frequncias a reactncia capacitiva bastante elevada, podendo considerar-se um circuito aberto pelo
que se pode retirar,
v =r i b i c =g mv (7.12)
ento, por definio de ganho direto de corrente, tem-se que o ganho de patamar hFE dado por,
i g v
h FE = c = m =g mr
ib v (7.13)
r
Das equaes (7.11) e (7.13) pode concluir-se que,
h FE
h fe s=
h (7.14)
sC eq FE 1
gm
Refazendo a substituio da transformada (7.4) e calculando o mdulo de (7.14) vem,
h FE
h fe j =
h FE (7.15)
2 f C eq 1
gm
Sendo fT, por definio, a frequncia para o qual o ganho direto de corrente unitrio, a essa frequncia, (7.15) fica,
h FE
h fe f = f T = =1
h (7.16)
2 f TC eq FE 1
gm
Resolvendo (7.14) e tendo em conta que hFE >> 1 vir,
h h 1 1
h FE = 2 f TC eq FE 1 FE =2 f TC eq 1 (7.17)
gm h FE gm
Pode-se finalmente concluir que a frequncia de transio dada por,

gm
f T= Hz (7.18)
2 (C +C )
A partir da equao (7.13) pode tambm deduzir-se uma equao que permita obter a frequncia de corte fC.
Sabendo que frequncia de corte o ganho de corrente cai 50% (3dB) relativamente ao ganho de patamar pode-se
escrever, para essa frequncia,
h FE h FE
h fe f = f C = =
h 2 (7.19)
2 f CC eq FE 1
gm
Resolvendo em ordem a fC,
h h
2h FE = 2 f CC eq FE 1h FE 2 f CC eq FE =1 (7.20)
gm gm
Vindo ento,
gm 1
f C= (7.21)
2 C eq h FE
Substituindo (7.16) em (7.19) pode finalmente concluir-se,
fT
f C= Hz (7.22)
h FE
|hfe |
h FE
100 -20dB/dec
10
1
fc fT
f [Hz]
0,01fT
0,1f T
Figura 7.4 - Aproximao de Bode ao Ganho de corrente do TJB em funo da frequncia.
Por exemplo um transstor que tenha como parmetros C = 2pF, C= 0,1pF, hFE=500 e polarizado de forma a ter
gm=1x10-3 s, apresenta um fT=76MHz. O dispositivo apresenta um ganho de corrente unitrio a esta frequncia,
ganho esse limitado pelas suas capacidades parasitas. Assim, no se pode esperar que o dispositivo funcione como
amplificador de corrente a frequncias superiores a fT, pelo que esta frequncia o limite para que possa ser usado
como amplificador. A frequncia para o qual o ganho hfe cai 3dB relativamente ao ganho de patamar K=500
fc=150kHz.
7.1.2. METODOLOGIA USANDO AS CONSTANTES DE TEMPO

Em circuitos com elevado nmero de condensadores, normalmente a partir de trs, a anlise em frequncia atravs
do uso da Transformada de Laplace torna-se bastante complexa. Para contornar essa complexidade, pode ser usada
uma metodologia de clculo matemtico simples que permite obter resultados bastante aproximados aos que seriam
obtidos atravs da anlise no domnio s. Esta metodologia utiliza o Mtodo do Curto-Circuito para obter a

frequncia de corte inferior e o Mtodo do Valor Zero para a frequncia de corte superior. Para obter a resposta em
frequncia a metodologia segue quatro passos fundamentais:
1 - Desenho do circuito equivalente de sinais fracos do amplificador considerando os modelos dos dispositivos
ativos de elevada frequncia.
2 - Determinao da frequncia de corte inferior fL usando o Mtodo do Curto-Circuito.
2.1 - Considera-se que as capacidades de alta frequncia esto em aberto, ou seja, as suas reactncias tendem
para infinito para frequncias prximas da frequncia de corte inferior.
2.2 - Desenhar um circuito equivalente para cada capacidades de baixa frequncia e determinar a resistncia
equivalente de Thevenin vista aos seus terminais, considerando todas as outras capacidades de baixa frequncia
em curto-circuito.
2.3 - Calcular a constante de tempo Ck para cada par condensador/resistncia de Thevenin.
Ck =RCkC k (7.23)
2.4 - A frequncia de corte inferior (3dB) determinada como sendo,

n n
1 1 1 1
f L= = Hz (7.24)
2 k =1 ( R CkC k ) 2 k=1 Ck
3 - Determinao da frequncia de corte superior fH usando o Mtodo do Valor Zero.
3.1 - Considera-se que as capacidades de baixa frequncia esto em curto-circuito, ou seja, as suas reactncias
tendem para zero para frequncias prximas da frequncia de corte superior.
3.2 - Desenhar um circuito equivalente para cada capacidades de alta frequncia e determinar a resistncia
equivalente de Thevenin vista aos seus terminais, considerando todas as outras capacidades de alta frequncia
em circuito-aberto.
3.3 - Calcular a constante de tempo Cj para cada par condensador/resistncia de Thevenin.
Cj = RCjC j (7.25)
3.4 - A frequncia de corte superior (3dB) determinada como sendo,
1 1
f H= n
= n
2 RCjC j 2 Cj (7.26)
j=1 j=1
4 - Calcular o ganho de patamar K, considerando as capacidades de baixa-frequncia em curto-circuito e as

capacidades de alta frequncia em circuito-aberto.

Para clculo do ganho de patamar considera-se que se est suficientemente afastado da frequncia de corte
inferior e da frequncia de corte superior, ou seja, consideram-se os condensadores de baixa frequncia em
curto-circuito e os condensadores de alta frequncia em circuito-aberto.
7.1.3. TEOREMA DE MILLER

Retornando ao modelo da figura 7.1(d), verifica-se que a capacidade parasita C est ligada entre a base e o
coletor do dispositivo TJB. Isto significa que, por exemplo, numa montagem em emissor comum, existe uma
admitncia ligada entre a entrada e a sada do amplificador. Para alm deste caso, em que a capacidade C surge
como uma limitao de ganho, existem situaes em que a colocao de uma admitncia entre a entrada e a sada
de um amplificador surge como uma necessidade, como o caso da compensao de frequncia. Estas admitncias
acrescentam alguma dificuldade na anlise dos amplificadores. Contudo, o teorema de Miller permite simplificar
essa anlise atravs de uma transformao dessa admitncia num circuito equivalente constitudo por duas
admitncias, como mostra a figura 7.5.
Obtidos os valores apropriados das admitncias Y 1 e Y2 os dois circuitos passam a ser equivalentes. Considere-se
o circuito C1 da figura 7.5(a) em que se tem uma admitncia Y entre os ns N 1 e N2. Este circuito poder estar
ligado a um conjunto de outros componentes atravs dos dois ns referidos e do n de referncia, como denotam os
pontos apresentados no esquema.
O teorema de Miller permite que a admitncia Y, que faz a ligao entre os dois ns, possa ser substituda por duas
admitncias Y1 e Y2 ligadas entre o n N1 e o n de referncia e o n N 2 e o n de referncia, respetivamente, como
mostrado no circuito C2 da figura 7.5(b).
O teorema garante que esta substituio no altera as condies do circuito global, permitindo no entanto
simplificar alguns clculos, como os relacionados com a anlise em frequncia, em situaes especficas. Esta
transformao s possvel se for igualmente possvel determinar previamente o ganho de tenso K entre os dois
ns N1 e N2 e este for negativo. Comecemos ento por definir esse ganho de tenso,
V2
K . (7.27)
V1
I1 Y I2 I1 I2
N1 N2 N1 N2
V1 C1 V2 V1 Y1 C2 Y2 V2
(a) (b)
Figura 7.5 - Transformao do circuito C1 num circuito C2 aplicando o teorema de Miller.
Para que os dois circuitos sejam equivalentes necessrio que as admitncias Y 1 e Y2 tenham valores que
permitam que as correntes que fluem de N1 para a massa e N2 para a massa, respetivamente, sejam iguais a I 1 e I2 na
admitncia Y. O ganho entre os ns N1 e N2 igual em ambas as malhas e de valor igual a K.
A partir do circuito C1 n N1 e de (7.27) obtm-se (7.28).

I 1 =Y(V 1V 2 )=Y(V 1KV 1 ) (7.28)
I 1 =YV 1(1K ) (7.29)

A partir do circuito C2 n N1 e de (7.27),
I 1 =Y 1V 1 =YV 1(1K ) (7.30)
Y 1=Y(1K ) (7.31)
A partir do circuito C1 n N2,
I 2=(V 2V 1 )Y (7.32)
A partir do circuito C2 n N2,
I 2=Y 2V 2 (7.33)
A partir das equaes (7.29) e (7.31) obtm-se,
1 V V 1
Y 2V 2 =(V 2V 1 )Y Y 2 = (V 2V 1)Y Y 2=( 2 1 )Y =(1 )Y (7.34)
V2 V2 V2 K
ou seja,
1
Y 2 =Y(1 ) (7.35)
K
As equaes (7.31) e (7.35), que permitem obter o valor de Y1 e Y2 a partir de Y e do valor de K, so as duas
condies necessrias e suficientes para que a malha C 1 seja equivalente malha C2.
7.1.3.1. EFEITO DE MILLER

Se repararmos na equao (7.31), a admitncia Y1 corresponde admitncia Y multiplicada pelo fator (1-K).
Voltemos ao exemplo de um amplificador em emissor comum. Considere-se que este tem um ganho K = -100 e que
as capacidades parasitas do transstor so C =1pF e C =0,1pF, respetivamente entre base/emissor e base/coletor. A
partir da equao obtm-se a capacidade CY1 que ter como valor:
C Y1=C (1K )=0,11012(1(100))=1010,11012=10,1 pF (7.36)
significando que a capacidade equivalente entre base/emissor de (C Y1+C)=10,2pF, bastante superior capacidade
C e tambm superior prpria capacidade C . Este efeito multiplicativo da capacidade base/emissor C be, que se
pode generalizar, conhecido por efeito de Miller.
7.1.4. METODOLOGIA GENRICA USANDO DIAGRAMAS DE BODE

Na figura 7.4 apresentou-se a caracterstica H(j) do ganho direto de corrente, hfe, de um amplificador com um
nico dispositivo TJB. Pde concluir-se que a resposta s altas frequncias determinada por uma simples
constante de tempo, =2(C+C)1/gm, obtida da equao (7.18). Um amplificador multi-andar contm, para alm
das capacidades parasitas que determinam a resposta a altas frequncias, capacidades de acoplamento, de passagem
e de compensao. Para alem disso existem amplificadores, como um amplificador de udio, por exemplo, que
inclui indutncias para permitir adaptar a sua sada a uma carga de carcter indutivo, devida s bobines presentes

nos alto-falantes. Nestas circunstncias a funo de transferncia normalmente representada por uma equao
fatorizada do tipo (7.37), que apresenta m polos, n zeros e ganho DC igual a K0, equao (7.38).
K 0(1+ j )(1+ j )...(1+ j )

a1 a2 an
H ( j )= (7.37)
(1+ j )(1+ j )...(1+ j )
b1 b2 bm
H ( j )= K 0 para =0 rad (7.38)

Quando obtida a partir da anlise de um circuito amplificador, de forma geral a funo de transferncia no se
encontra simplificada na sua forma fatorizada, mas sim na forma racional, cujo numerador e denominador so
constitudos por dois polinmios, como mostrado na equao (7.39). Concluir sobre a resposta de um amplificador
com base apenas numa equao algbrica como esta, torna-se um processo demasiado complexo e moroso. neste
contexto que a metodologia baseada na aproximao de Bode surge como uma ferramenta deveras importante neste
tipo de analise.
a n ( j )n+a n1 ( j )n1+... a 2 ( j )2 +a 1 ( j )+a 0

H ( j )= (7.39)
b m ( j )m+b m1 ( j )m1 +... b 2 ( j )2 +b 1 ( j )+b0
Aps fatorizados os dois polinmios da equao (7.39) e canceladas as razes comuns, a equao fica na forma
irredutvel, passvel de ser representada graficamente por Diagramas Assimptticos de Bode, cuja metodologia vai
ser estudada.
7.1.4.1. DIAGRAMAS ASSIMPTTICOS DE BODE

O Diagrama de Bode permite caracterizar, de forma simples mas eficaz, sinais e sistemas no domnio da
frequncia. Esta caracterizao, originalmente introduzida por Hendrix Bode na dcada de 1930, consiste numa
representao grfica do mdulo e fase da funo de transferncia do sistema num plano cartesiano ortogonal. O
mdulo expresso em dB e a fase em graus ou radianos, ambos em funo da frequncia. A curva caracterstica
esboada recorrendo sobreposio de segmentos de linha reta obtidos, por aproximaes assimptticas da
resposta em frequncia, a partir de fatores bsicos conhecidos e baseados nos zeros e polos da funo.
A figura 7.6 apresenta os diagramas tpicos de um amplificador com caracterstica Passa-Baixo. No diagrama de
mdulo ou amplitude representa-se |H(j)|dB em funo da frequncia. O eixo das abcissas, com escala logartmica,
representa a frequncia por dcadas ou por oitavas. O eixo das ordenadas com escala linear em decibis calculada
segundo (7.40).
H ( j )dB=20log 10H ( j ) (7.40)

No diagrama de fase representa-se o argumento de H(j) em funo da frequncia angular. O eixo das abcissas,
com escala logartmica, representa a frequncia por dcadas ou por oitavas. O eixo das ordenadas, com escala
linear, a fase em graus ou radianos.
Todo o estudo que se segue utiliza uma escala de frequncia logartmica com base em dcadas. Contudo, se for
utilizada uma escala em oitavas, o estudo continua vlido. A escala por dcadas normalmente utilizada nas
telecomunicaes enquanto a escala por oitavas surge associada escala musical, dividida por oitavas. Por
exemplo, ao D4, tido como referncia na escala musical, corresponde uma frequncia aproximada de 261,7Hz e

corresponde ao inicio da quarta oitava. O D da 3 oitava corresponde a metade desse valor, 130,8Hz. O D da 2
oitava a 65,4Hz e o D da primeira oitava a 32,7Hz. Oitavas abaixo dos 32,7Hz no so audveis para o ser
humano, sendo por isso denominadas infra-sons. Passar de uma oitava para a seguinte significa duplicar a
frequncia. Diminuir uma oitava significa passar para metade da frequncia. Os instrumentos musicais tradicionais
tem no mximo oito ou nove oitavas, pois muito difcil poderem reproduzir da mesma forma as frequncias muito
baixas e as muito elevadas. Alm disso, o D de uma dcima oitava encontrar-se-ia a uma frequncia praticamente
inaudvel pelo ouvido humano, 16,74kHz. Com o aparecimento dos instrumentos electrnicos, que produzem sons
sintetizados, esta limitao deixou de existir. De notar que embora frequncias elevadas possam no ser ouvidas
pelo ouvido humano quando isoladas, misturadas com outras frequncias tornam-se importantes, fazendo-se sentir
no conjunto, pois enriquecem todo o restante espectro.
|H(j)|dB f [] arg(H(j)
30 180
aproximado 135
20
90
real
10
45
-1
0 10
-1
100 101 102 10 3
0 10 100 101 102 103
[rad/s] [rad/s]
-45
-10 real
-90
-20 aproximado
-135
-30 -180
(a) (b)
Figura 7.6 - Representao em Diagrama de Bode: (a) mdulo ou amplitude; (b) argumento ou fase.
Considere-se a equao racional (7.41), cujo numerador e denominador so constitudos por dois polinmios,
q(j) e p(j). Considere-se igualmente que todas as razes comuns aos dois polinmios tenham sido previamente
canceladas, ou seja, H(j) uma equao na forma irredutvel.
q ( j )
H ( j )= (7.41)
p ( j )
Os polinmios q(j) e p(j) so do tipo (7.42).
a n ( j )n +a n1 ( j )n1+...a 2 ( j )2+a 1 ( j )+a 0 (7.42)
7.1.4.1.1. POLOS DA FUNO DE TRANSFERNCIA

O polinmio p(j) da equao (7.41) designa-se por Polinmio Caracterstico de H(j), ou Polinmio
Caracterstico do Sistema. Igualando o polinmio caracterstico a zero, obtm-se a equao (7.43) designada por
Equao Caracterstica do Sistema.
Equao Caracterstica p ( j )=0 (7.43)

As razes do Polinmio Caracterstico so designadas por Polos de H(j). Ou seja, os Polos so as solues da
Equao caracterstica 7.43.
7.1.4.1.2. ZEROS DA FUNO DE TRANSFERNCIA

Se o polinmio q(j) do numerador da funo de transferncia H(j) for igualado zero, obtm-se a equao
(7.44).
q( j )=0 (7.44)
As razes do Polinmio q(j) so designadas por Zeros de H(j). Ou seja, os Zeros so as solues da equao
(7.44).
7.1.4.1.3. FATORES BSICOS DA FUNO DE TRANSFERNCIA
Qualquer equao racional do tipo (7.41) pode ser simplificada de modo a apresentar-se apenas com fatores
bsicos, tomando a forma da equao (7.37). Esta forma facilita o esboo do grfico da caracterstica, pois
conhecidos os Diagramas de Bode de cada tipologia da fator bsico, possvel utiliza-los no esboo de qualquer
funo de transferncia aps reduzida a fatores bsicos conhecidos. De seguida sero apresentados alguns fatores
bsicos e respetivo esboo no diagrama de bode.
7.1.4.1.3.1. FATOR CONSTANTE KB - GANHO DE BODE

O fator constante, no dependendo pois da frequncia, dita o ganho em DC ou de patamar s mdias frequncias,
sendo por isso designado por Ganho de Bode. Este ganho corresponde a uma amplificao se |K B|>1 e neste caso o
mdulo representar-seno grfico, figura 7.7(a), como uma linha positiva paralela ao eixo das abcissas. Uma
atenuao se |KB|<1 e neste caso representar-se- como uma linha negativa paralela ao eixo das abcissas. Ganho
nulo, 0dB, se |KB|=1 e neste caso representar-se- como uma linha sobreposta ao eixo das abcissas.
{
K B dB >0dB , se K B>1, Amplificao
:
Mdulo K B dB =20log10 ( K B ) K B dB =0dB , se K B=1, Ganho Unitrio (7.45)
:
K B dB <0dB , se K B<1, Atenuao
Quanto ao argumento de um fator constante, este ter uma fase de 0 se KB>0 ou de -180 se KB<0, como
mostrado na figura 7.7(b).
{
0 se K B >0
Fase ( K B ) : (7.46)
180 se K B <0
Quando o fator constante sobreposto aos outros fatores bsicos do Diagrama de Bode, a forma da curva da
resposta no alterada, apenas faz deslocar a mesma para cima caso |KB|>1 ou para baixo caso |K B|<1. A curva de
fase no sofre qualquer alterao com alterao deste fator, pois depende apenas do seu sinal. Pode comparar-se o
fator constante a um ajuste de offset de um sinal, atuando apenas como deslocador de nvel.
7.1.4.1.3.2. FATORES ZEROS NA ORIGEM

30 180
se |KB|>1 135
20
90
10 se KB>0
se |KB|=1 45
-1
0 10
-1
100 101 102 103 0 10 100 101 102 103
[rad/s] [rad/s]
-45
-10
-90
-20 se KB<0
se |KB|<1 -135
-30 -180
(a) (b)
Figura 7.7 - Diagramas de Bode de (a) mdulo e de (b) fase do fator constante exemplificado para |K B|<1, |KB|
=1 e |KB|>1 no diagrama de mdulo e KB<0 e KB>0 no diagram de fase.
Os zeros dos fatores bsicos do tipo apresentado em (7.47) so designados por zeros na origem pois cruzam a
origem do eixo das abcissas, 0dB, em =1rad.
( j )1 , ( j )2 , ( j )3 , ... ,( j )n n=1, 2, 3, 4,... (7.47)

O desenvolvimento do mdulo de cada um destes fatores pode ser generalizado e calculado como sendo (7.48).
H ( j )dB =20log10( j )n n=1, 2, 3, 4,... (7.48)

Utilizando a propriedade dos logartmicos (7.48) pode reescrever-se como (7.49).
H ( j )dB =n20log10( j )=n20log 10() n=1, 2, 3, 4,... (7.49)

Representadas no diagrama de bode, figura 7.8, as equaes de (7.49) com n atribudo, correspondem a equaes
de reta com declive positivo de n.20dB por dcada e a cruzar a origem dos eixos em =1rad. Assim, em funo do
valor de n, ter-se- o respetivo declive, equao (7.50). A figura 7.8 exemplifica apenas quatro fatores para
respetivamente n=1, n=2, n=3 e n=4.
{
+20dB/ dec se n=1
+40dB/ dec se n=2
H ( j )dB +60dB/ dec se n=3 (7.50)
:
+n20dB/ dec n
A fase destes tipos de fatores constante e depende do valor de n. Generalizando para o conjunto N, tem-se
(7.51).
n
arg ( j ) =narg ( j )=n90 n=1, 2, 3, 4,... (7.51)
Conclui-se que a fase apresenta apenas quatro valores distintos: 0, 90, 180 e 270 para todo o conjunto N.

{
+90 se n=1
180=180 se n=2
( j )n 270=90 se n=3
(7.52)
360=0 se n=4
:
+n90 n
|H(j)|dB n=4 n=3 n=2 n=1

f [] arg(H(j) n=2
60 180
+80dB/dec
+40dB/dec 135
40 +60dB/dec
n=1
+20dB/dec 90
20
45
-1
0 10
-1
100
101
102
10 3
0 10 100 n=4 101 102 103
[rad/s] [rad/s]
-45
-20
n=3
-90
-40
-135
-60 -180
Figura 7.8 - Diagrama de Bode de mdulo e de fase de fatores bsicos do tipo (j)n, exemplificado para n=1,
n=2, n=3 e n=4.
7.1.4.1.3.3. FATORES POLOS NA ORIGEM

Os polos dos fatores bsicos do tipo (7.53) so designados por polos na origem devido cruzarem a origem do eixo
das abcissas, 0dB, em =1rad.
1 1 1 1
1
, 2
, 3
, ... , n
n=1, 2, 3, 4,... (7.53)
( j ) ( j ) ( j ) ( j )
Generalizando, como anteriormente, o desenvolvimento do mdulo destes fatores calculado como sendo (7.54).
1
H ( j )dB =20log10 n
=20log10( j )n n=1, 2, 3, 4,... (7.54)
( j )
Utilizando a propriedade dos logartmicos (7.54) pode reescrever-se como (7.55).
H ( j )dB =20log10( j )n=n20log10() n=1, 2, 3, 4,... (7.55)

Representada no diagrama de bode, figura 7.9, a equao (7.55) corresponde a uma equao de reta com declive
negativo com evoluo de -n.20dB por dcada e a cruzar a origem dos eixos em =1rad. Assim, em funo do
valor de n, ter-se- o respetivo declive, equao (7.56). A figura 7.9 exemplifica apenas quatro fatores para
respetivamente n=1, n=2, n=3 e n=4.

{
20dB/ dec se n=1
40dB/ dec se n=2
H ( j )dB 60dB/ dec se n=3 (7.56)
:
n20dB/ dec n
A fase deste tipo de fatores constante e depende igualmente do valor de n.
arg ( j )n =narg ( j )=n90 n=1, 2, 3, 4,... (7.57)

Conclui-se que a fase apresenta apenas quatro valores distintos: 0, -90, -180 e -270 para todo o conjunto N.
{
90 se n=1
180 se n=2
( j )n 270=90 se n=3
(7.58)
360=0 se n= 4
:
n90 n
60 180
-80dB/dec
-60dB/dec 135
40
n=3
-40dB/dec 90
20 -20dB/dec
45
-1
0 10
-1
100 101 102 103 0 10 100 n=4 101 102 103
[rad/s] [rad/s]
-45
-20
n=1
-90
-40
-135
n=2
-60 n=4 n=3 n=2 n=1 -180
Figura 7.9 - Diagrama de Bode de mdulo e de fase de fatores bsicos do tipo (j)n exemplificado para n=1,
n=2, n=3 e n=4.
7.1.4.1.3.4. FATORES ZEROS DE ORDEM n

Fatores do tipo (7.59) so designados por zeros de ordem n.
1 2 3 n
(1+ j ) , (1+ j ) , (1+ j ) ,... ,(1+ j ) n=1, 2, 3, 4,... (7.59)
Z1 Z2 Z3 Zn
Generalizando, o desenvolvimento do mdulo destes fatores em dB calculado como sendo (7.60).
n
H ( j )dB =20log10(1+ j ) n=1, 2, 3, 4,... (7.60)
Zn
Quanto fase, calcula-se como sendo (7.61).

n n
arg (1+ j ) =arctg ( ) =narctg ( ) n=1, 2, 3, 4,... (7.61)
Zn Zn Zn

Atendendo propriedade dos logaritmos, a expresso (7.60) passar a ser (7.62).

H ( j )dB =n20log10(1+ j Zn ) n=1, 2, 3, 4,... (7.62)
Calculando o mdulo do nmero complexo de (7.62) concluir-se- a equao (7.63).

2
H ( j )dB=n20log10 1 +( ) n=1, 2, 3, 4,... (7.63)
2
Zn
Considerando o par de elementos da raiz quadrada em (7.63), se for muito inferior a Zn, o elemento (/Zn)2
apresentar um valor muito pequeno, podendo desprezar-se face ao elemento (1) 2 =1. Por outro lado, se for muito
superior a Zn, (/Zn)2 apresentar um valor muito elevado face ao elemento (1) 2 =1, podendo desprezar-se este
ltimo. Em termos de aproximaes, considera-se que um dado elemento X muito superior a outro elemento Y
quando X pelo menos duas ordens de grandeza superior a Y, ou seja, X100Y. O reciproco tambm aplicvel,
ou seja, considera-se que o valor Y muito inferior a X quando Y pelo menos duas ordens de grandeza inferior a
X, ou seja, Y0,01X. Nestas circunstncias poder aproximar-se a equao (7.63) a trs resultados diferentes em
funo do espectro de frequncias considerado, como demonstra a equao (7.64).
{
0dB/ dec se Zn n
.

2
H ( j )dB = n20log 10 12 +( (7.64)
) se 0,1Zn <<10 Zn n
Zn
.
n20dB/ dec se Zn n
Apliquem-se aproximaes semelhantes equao de fase (7.61) para um fator de ordem n=1. Se for muito
inferior a Zn, o elemento (/Zn) apresentar um valor muito pequeno, podendo desprezar-se face ao elemento 1.
Neste caso a fase ser igual a 0. Por outro lado, se for muito superior a Zn, (/Zn) apresentar um valor muito
elevado face ao elemento 1, podendo desprezar-se este ltimo, sendo neste caso a fase igual a +90. Nestas
circunstncias poder aproximar-se a equao (7.62) a trs resultados diferentes em funo do espectro de
frequncias, como demonstra a equao (7.65).
{
0 se Zn n
.

arg ( H ( j ))= narctg ( ) se 0,1Zn<<10 Zn n
Zn
(7.65)
.
90 se Zn n
Se forem desenhados graficamente os diagramas de mdulo e de fase da equao (7.64) e (7.65), respectivamente,
para ordem n=1, resultaro os diagramas da figura 7.10. A azul apresentada a curva real da funo. A vermelho
segmentos de reta representando as assimptotas s curvas reais, quer no diagrama de mdulo quer no diagrama de
fase.
Designa-se por frequncia de canto ao valor Z1 onde as duas assimptotas do diagrama de mdulo se encontram. A
esta frequncia verifica-se que a fase de 45. a este valor da frequncia que se define a frequncia de corte do
sistema. Conclui-se assim que a frequncia de corte ocorre quando a fase de 45.
No diagrama de mdulo a assimptota horizontal encontra-se a 0dB para frequncias baixas at uma dcada abaixo
de Z1. Para frequncias superiores a assimptota obliqua tem um declive de +20dB/dec. Quanto fase, a primeira
assimptota apresenta-se com 0 para frequncias inferiores at uma dcada abaixo de Z1, a segunda assimptota
apresenta um declive de 45/dec desde uma dcada antes da frequncia Z1 at uma dcada acima de Z1. A terceira
assimptota apresenta uma fase de +90 para as frequncias superiores a uma dcada acima de Z1.

60 180
135 Assimptotas
40 45 @ wZ1 +45/dec
90
+20dB/dec Curva real
20 Curva real 45 Curva real
-1 0 1
0 10
-1
100 1
10 2
10 3
10 0 10 10 10 102 103
0,1wZ1 wZ1 10wZ1 [rad/s] 0,1wZ1 wZ1 10wZ1 [rad/s]
-45
-20 Assimptotas Frequncia de canto
Assimptota
Erro mximo (3dB) -90
-40
-135
-60 -180
Figura 7.10 - Diagrama de Bode de mdulo e de fase do fator bsico de ordem n=1, (1+j/Zn).
Comparando ambos os diagramas de mdulo e de fase aproximados com as curvas reais, verifica-se uma grande
aproximao. O erro mximo no diagrama de mdulo ocorre exatamente frequncia de canto. O erro mximo no
diagrama de fase ocorre nas junes das assimptotas horizontais com a assimptota oblqua, ou seja, s frequncias
uma dcada antes e uma dcada aps a frequncia de canto.
Para determinar o valor do erro mximo no diagrama de mdulo para um fator de ordem n=1, basta igualar a
frequncia frequncia de canto, ou seja, = Z1, na equao (7.63). A equao (7.66) apresenta como valor
mximo aproximadamente 3dB.
H ( j )dB @ = Z1=20log 10(1+ j1)=20log10 ( 2)=3,01 dB n=1 (7.66)
Para determinar o valor do erro mximo no diagrama de fase para um fator de ordem n=1, basta igualar a
frequncia a uma dcada abaixo, ou acima, da frequncia de canto, ou seja, =0,1 Z1 ou =10Z1, na equao
(7.61). A equao (7.67) apresenta como resultado do erro mximo um valor de aproximadamente 5,7.
1 0,1
arg [(1+ j ) ]=arctg ( Z1 )=arctg (0,1)=5,7 n=1 (7.67)
Z1 Z1
Conclui-se do exposto que o esboo dos diagramas destes fatores bsicos pode ser efetuado com aproximao de
bode segundo a equao (7.68) para o mdulo e (7.69) para a fase.
{
0dB/ dec para Zn n
H ( j )dB = . (7.68)
n20dB/dec para > Zn n
A figura 7.11 apresenta uma exemplificao dos esboos de mdulo e amplitude desta tipologia de fatores para
ordens n=1, n=2 e n=3, seguindo as aproximaes de bode das equaes (7.69) e(7.69) e os mesmos procedimentos
usados para n=1, podendo generalizar-se para ordens superiores.
{
0 para 0,1 Zn n
.
arg ( H ( j ))= n45/ dec para 0,1Zn<<10 Zn n (7.69)
.
90 para > Zn n

60 180
+60dB/dec
n=3
n=2 135 n=2
40 +40dB/dec +20dB/dec +90/dec n=1
n=1 +45/dec
90
20
45
0 10 0,1wZ110
-1 wZ1 10 10wZ1 10
0 1 2
10 3
0 10 0,1wZ110
-1 0 wZ1 101 10wZ1102 103
0,1wZ2 wZ2 10wZ2 wZ3 10wZ3 [rad/s] 0,1wZ2 w Z2 10wZ2 wZ3 10wZ3 [rad/s]
60 0,1wZ3 0,1wZ3
-45
-20 n=3
-90 -45/dec
-40
-135
-60 -180
Figura 7.11 - Diagrama de Bode de mdulo e de fase de fatores bsicos do tipo (1+j/Zn)n exemplificado para
n=1, n=2 e n=3.
7.1.4.1.3.5. FATORES POLOS DE ORDEM n

Fatores do tipo (7.70) so designados por polos de ordem n. Podem ser usados os procedimentos usados na seco
anterior para obteno das equaes que permitem a aproximao de bode.
1 1 1 1
, , ,... ,
1 2 3 n n=1, 2, 3, 4,... (7.70)
(1+ j ) (1+ j ) (1+ j ) (1+ j )
P1 P2 P3 Pn
Assim, generalizando, como anteriormente, o mdulo destes fatores calculado como sendo (7.71).
n
H ( j )dB =20log10(1+ j ) n=1, 2, 3, 4,... (7.71)
Pn
Quanto fase, calcula-se como sendo (7.72).

n n
arg [(1+ j ) ]=arctg ( ) =narctg( ) n=1, 2, 3, 4,... (7.72)
Pn Pn Pn
H ( j )dB =n20log10(1+ j Pn ) n=1, 2, 3, 4,... (7.73)
Se for feita uma comparao entre as equaes (7.72) e (7.73) e as equaes (7.61) e (7.62) referente aos fatores
zeros de ordem n, conclui-se que diferem apenas no sinal de n. Pode assim concluir-se que os resultados de toda a
anlise aplicada aos polos de ordem n semelhante, diferindo as equaes apenas no sinal do termo n.
Do exposto verifica-se que o esboo dos diagramas destes fatores bsicos pode ser efetuado com aproximao de
bode segundo a equao (7.74) para o mdulo e (7.75) para a fase.
{
0dB/ dec para Pn n
H ( j )dB = . (7.74)
n20dB/ dec para > Pn n

{
0 para 0,1 Pn n
.
arg ( H ( j ))= n45 / dec para 0,1 Pn <<10 Pn n (7.75)
.
90 para >Pn n
A figura 7.12 apresenta uma exemplificao dos esboos de mdulo e amplitude desta tipologia de fatores para
ordens n=1, n=2 e n=3, seguindo as aproximaes de bode das equaes (7.74) e (7.75), podendo generalizar-se
para ordens superiores.
60 180
135
40
90 +45/dec
n=3
20
45
0 10 0,1wP110
-1 0 wP1 101 10wP1 102 103 0 10 0,1wP110
-1 0 wP1 101 10wP1102 103
0,1wP2 wP2 10wP2 wP3 10wP3 [rad/s] 0,1wP2 wP2 10wP2 wP3 10wP3 [rad/s]
0,1wP3 0,1wP3
-45
-20
n=2 -90 n=1
+40dB/dec n=1 -45/dec
-40 +20dB/dec
-135
n=3 n=2
+60dB/dec -90/dec
-60 -180
Figura 7.12 - Diagrama de Bode de mdulo e de fase de fatores bsicos do tipo 1/(1+j/Pn)n.
7.1.4.1.3.6. EXEMPLO
Considere-se, a ttulo de exemplo, a equao seguinte para Z1=40kHz, P1=2kHz e P2=5kHz.
10 2( j + Z1)2( j )
H ( j )= (7.76)
( P1 + j )2( j + P2 )
A equao (7.76) poder ser simplificada por forma a facilmente obter fatores bsicos cujas assimptotas de mdulo
e fase so conhecidos. Passando os seus termos da forma (j+K) para a forma K(1+j/K) fica-se com (7.77).
2
10 2 Z12(1+ j ) ( j )
Z1
H ( j )= 2 (7.77)
P1 (1+ j ) P2(1+ j )
2
P1 P2
Obtido o fator constante e aplicando os dados conhecidos este resume-se a (7.78), sendo este o ganho de Bode.
10 2 Z12
K 0= =8 (7.78)
P12 P2
Aps simplificao e aplicao do fator constante a equao fatorizada final passa ser (7.79).
2
8(1+ j ) ( j )
Z1
H ( j )= 2 (7.79)
(1+ j ) (1+ j )
P1 P2

Da equao (7.79) pode concluir-se que existem os seguintes fatores: um constante (F K0), um zero de ordem n=2
(FZ1), um zero na origem (FZ2) um polo de ordem n=2, (FP1), e um polo de ordem n=1( FP2).
F K0 =8 (7.80)
2
F Z1=(1+ j ) (7.81)
Z1
F Z2= j (7.82)
1
F P1 = 2 (7.83)
(1+ j )
P1
1
F P2 = (7.84)
(1+ j P2 )
Convertendo a equao (7.79) para a forma de fasor vir (7.85).
F Z0F Z1F Z2
H ( j )= F P1F P2
Z0+ Z1+ Z2+P1 +P2 (7.85)
As assimptotas e respetiva fase para esboo relativo a cada fator bsico da equao ( 7.85) so obtidas atravs das
equaes (7.86) a (7.95).
Mdulo de FZ0: F Z0dB =20log10 (13,33)=+22,5dB (7.86)
Fase de FZ0: Z0=arg ( F Z0)=0 (7.87)
{
0dB para <Z1
Modulo de FZ1: F Z1dB =+220log 10(1+ j ) . (7.88)
Z1
220dB/ dec para > Z1
Z1
{
0 para <
10
Fase de FZ1: Z1=+2arctg ( ) Z1 (7.89)
Z1 +245/ dec para <<10Z1
10
+290 para >10 Z1
{
0dB em =1
Modulo de FZ2: F Z2dB =+20log 10( j ) . (7.90)
+20dB/ dec para <<+
Fase de FZ2: Z2=arg ( j )=+90 (7.91)

{
0dB para <P1
Modulo de FP1: F P1dB =220log10(1+ j ) . (7.92)
P1
220dB/dec para > P1
P1
{
0 para <
10
Fase de FP1: P1 =2arctg ( ) (7.93)
P1 245 / dec para P1 <<10 P1
10
290 para >10 P1
{
0dB para <P2
Modulo de FP2: F P2dB =20log10(1+ j ) . (7.94)
P2
20dB/ dec para > P2
P2
{
0 para <
10
Fase de FP2: P2 =arctg ( ) (7.95)
P2 45 /dec para P2 <<10 P2
10
90 para >10 P2
|H(j)|dB f []
100
80
60
44dB
40
22dB |FK0|
20
-1
0 10 100 101 102 103 0,1fP2 104 fP2 105 10fP2 106 107 108 109
2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789
0,1fP1 fP1 0,1fZ1 10fP1 fZ1 10fZ1 f [Hz]
-20 +180
-40 +90
-60 0
-80 -90
-100 -180
Figura 7.13 - Diagrama de Bode de mdulo e de fase de fatores bsicos e a resultante da sua sobreposio.

7.2. EXERCCIOS
EXERCCIO 7.1
Considere-se o circuito da figura 7.14 e dados apresentados.
V DD +15 V
R3 5 K
R1 8k Co
Ci
Q1 4 uF RL 5 k
+
v(t) - R2 4k
Dados: hfe=hFE=400, hie=2k, C=10pF e C=1pF. Resistncia interna da fonte v(t): 1k.
Determinar a largura de banda do amplificador utilizando o mtodo das constantes de tempo.

Figura 7.14 - Circuito amplificador como exemplo.
Resoluo Exerccio 7.1

Para resoluo deste problema comea-se por desenhar o circuito equivalente de sinais fracos para todo o espectro
de frequncia, considerando todos os condensadores envolvidos e o modelo de altas frequncias do dispositivo Q 1.
Para simplificar o desenho do circuito, em vez de desenhar todo o modelo do dispositivo, pode-se desenhar apenas
o seu smbolo com as duas capacidades parasitas ligadas aos seus terminais, como mostrado na figura 7.15. A
resistncia Rth corresponde ao paralelo entre R1 e R2, ou seja, (7.96).
R 1R 2
R th = =2,7 k (7.96)
R 1+R 2
A partir do circuito da figura 7.15 vai aplicar-se de seguida o mtodo do curto-circuito e o mtodo do valor-zero.
C Co
c
Ci 1pF
b 4mF
Q1
2mF C R3 5k RL 5k
Rs 1k R th 10pF
2,7k e
Figura 7.15 - Circuito equivalente de sinais fracos para todo o espectro de frequncia.
DETERMINAO DE fL ATRAVS DO MTODO DO CURTO-CIRCUITO
Todos os condensadores de alta frequncia so retiradas pois em BF possuem uma reactncia muito elevada,
podendo considerar-se infinita, ficando apenas os de BF ativos para anlise. Assim, fica-se com o circuito da figura

7.16 que contm apenas dois condensadores, C i e Co. O prximo passo desenhar o circuito equivalente visto por
cada um desses condensadores por forma a determinar a resistncia equivalente de Thevenin aos seus terminais,
considerando o outro em curto-circuito.
RoQ Co
Ci RiQ
4mF
Q1
2mF R3 5k RL 5k
Rs 1k Rth
2,7k
Figura 7.16 - Circuito equivalente de sinais fracos para anlise em BF.
Comeando por observar o condensador Ci verifica-se que este tem sua direita duas resistncias em paralelo, R th e
a resistncia de entrada do dispositivo ativo, RiQ. sua esquerda tem a RS, resultando no equivalente simplificado
da figura 7.17. A resistncia de entrada do dispositivo Q1 obtm-se diretamente do parmetro hie, ou seja, (7.97).
RiQ=hie =2k (7.97)
RthRiQ =1,15 k (7.98)
RCi =RS RthRiQ=2,15 k (7.99)

Determinada a resistncia equivalente aos terminais do condensadores Ci falta agora calcular o valor da constante
de tempo Ci. Aplicando os valores de RCi e Ci equao (7.23) obtm-se (7.100).
3 6
Ci =R CiC i =2,1510 210 =4,3 mS (7.100)
Passando agora ao condensador Co verifica-se que este tem sua esquerda duas resistncias em paralelo, R3 e a
resistncia de sada do dispositivo ativo, ROQ. Sendo ROQ considerada infinita, fica-se apenas com R3 e a resistncia
RL esquerda, como mostra a figura 7.18. Resulta para a resistncia equivalente aos terminais do condensadores C O
o valor da equao (7.101).
R Co= R 3+ R L =10k (7.101)
Ci
2mF Ci 2mF RCi 2,15k

Rs 1k Rth RiQ1 2k
2,7k
Figura 7.17 - Circuito equivalente de sinais fracos aos terminais de C i para BF.

Para o clculo do valor da constante de tempo CO recorre-se equao (7.23) e ao resultado de (7.101) obtendo-se
(7.102) para a constante de tempo.
Co = RCoC o=101034106= 40mS (7.102)
Calcula-se a frequncia de corte inferior atravs de (7.24), obtendo-se ento (7.94).
Co
4mF Co 4mF RCo 10k

R3 5k RL 5k
Figura 7.18 - Circuito equivalente de sinais fracos aos terminais de C O para BF.
2
1 1 1 1 1 1 1 1
f L= = ( + )= (
2 k =1 Ck 2 Ci Co 2 4,3103
+
40103
)=40,99 Hz (7.103)
DETERMINAO DO GANHO DE PATAMAR K - MDIAS FREQUNCIAS

Para determinao do ganho de patamar K considere-se novamente o circuito equivalente da figura 7.15. O ganho
determinado da forma convencional, sendo que as capacidades de alta frequncia consideram-se em aberto e as de
baixa em curto-circuito, como mostrado na figura 7.19.
Sendo uma montagem em emissor comum puro vem para o ganho,
h feR LQ
Av = (7.104)
hie
R oQ R LQ
Ri RiQ
Q1 vo
R3 5k RL 5k
vi
Rs 1k R th
2,7k
Figura 7.19 - Circuito equivalente de sinais fracos para mdias frequncias.
A resistncia de carga do transstor dada por,

R LQ= R3R L=2,5 k (7.105)
Vindo ento para o ganho do circuito,
4002,5103
Av = =500 (7.106)
210 3
Concluindo-se para o ganho de patamar o valor K= -500.

DETERMINAO DE fH ATRAVS DO MTODO DO VALOR-ZERO
Voltando figura 7.15, todos os condensadores de baixa frequncia so curto-circuitados atendendo a que em alta
frequncia estaro com uma reactncia muito baixa, podendo considerar-se nula, ficando no circuito os os dois
condensadores, C e C, parasitas de alta frequncia. Atendendo a que C se encontra ligado simultaneamente
entrada e sada do dispositivo Q1, ter-se- que aplicar a transformao de Miller para obter as capacidades C Y1 e
CY2 mostradas no circuito da figura 7.20(a). Essa transformao efetuada aplicando as equaes (7.31) e (7.35) e
o valor de K obtido em (7.103), resultando em (7.99) e (7.98).
C Y1=C (1K )=11012(1+500)=5011012 F (7.107)
Req2
Req1 RoQ
RoQ
Q1
Q1 RiQ C Y2 Req2 2,5k
RiQ R3 5k RL 5k C eq1
C Y1 C Y2
C Req1 730
Rs 1k Rth
2,7k 10pF
(a) (b)
Figura 7.20 - (a) Circuito equivalente de sinais fracos para AF e (b) o mesmo circuito simplificado.
1 12 1 12
C Y2=C (1 )=110 (1+ )110 F (7.108)
K 500
Aps substituio dos equivalentes resistivos e capacitivos resulta o circuito da figura 7.20(b).
R eq1 =R thR s=730 (7.109)
R eq2 = R3R L=2,5 k (7.110)
C eq1 =C Y1C =511 pF (7.111)

necessrio agora desenhar o circuito equivalente visto por cada um desses condensadores por forma a
determinar a resistncia equivalente de Thevenin aos seus terminais, considerando o outro em circuito-aberto.
Comeando pelo condensador Ceq1 verificamos que este direita est ligado massa, enquanto sua esquerda tem
Req1 em paralelo com RiQ, figura 7.21.
C eq1 C eq1
511pF 511pF
Req1 730 RiQ 2k RCe q1 535
Figura 7.21 - Determinao da resistncia equivalente aos terminais de C eq1.

R Ceq1= R eq1R iQ=535 (7.112)
Determinada a resistncia equivalente aos terminais do condensadores C eq1 falta agora calcular o valor da constante
de tempo Ceq1. A partir da equao (7.25) tem-se,
Ceq1 = RCeq1C eq1 =5355111012=273,39109273,39 nS (7.113)
Passando agora ao condensador CY2 verifica-se que este tem sua esquerda a resistncia de sada de Q 1 e direita a
resistncia de carga desse dispositivo, R eq2, resultando no equivalente mostrado na figura 7.22, assumindo, como
anteriormente, a resistncia RoQ infinita.
R CY2= Req2 =2,5 k (7.114)
Determinada a resistncia equivalente aos terminais do condensadores C Y2 falta agora calcular o valor da constante
de tempo CY2. A partir da equao (7.25) tem-se,
CY2 =R CY2C Y2=2,510311012=2,5109 =2,5 nS (7.115)
C Y2 Req2 2,5k
1pF
Figura 7.22 - Determinao da resistncia equivalente aos terminais de C Y2
Calcula-se a frequncia de corte superior atravs da equao (7.26), vindo ento,
1 1
f H= = =576,89103577 kHz (7.116)
2 ( Ceq1 + CY2) 9 9
2 (273,3910 +2,510 )
Na figura 7.23 mostrada a resposta para todo o espectro de frequncia. Desta figura e a partir de (7.94) e (7.93)
pode-se calcular a largura de banda como sendo (7.92).
3 3
LB= f H f L=57710 40,9=576,9610 Hz 7.117

H(f)
ganh o de p atamar
K
K 500
2
LB
576,96kHz
fL fH f [Hz]
41Hz 577kHz
Figura 7.23 - Resposta em frequncia do circuito amplificador.
EXERCCIO 7.2
VDD R3 C1
980 CHF
R4 6mF
MP1
Ri v i R1 750 C2 vO Ro
vs(t) MN1
400 1mF
R2 1818 R5 2k RL 2k
VDD VSS
VDD = +3V
VSS = -3V
Ter em ateno o circuito da figura 7.24, caractersticas dos dispositivos MOS e outros dados apresentados.
Sempre que necessrio, aplicar o mtodo das constantes de tempo.
Dados
MP1, N1: |K| = 10mA/V2, |Vt|= 0,2V, VM.
Fontes DC ideais. Fonte de sinal, vS(t), com Rint=100
7.2.1 Determinar a polarizao de todos os componentes do circuito.
7.2.2 Desprezar as capacidades parasitas, considerando que a capacidade CHF que impe a frequncia de corte
superior. Determinar o valor de CHF para ter fH=25kHz.
7.2.3 Determinar o ganho de patamar KdB s mdias frequncias.

7.2.4 Determinar fL, calcular a largura de banda LB e esboar a resposta em frequncia do amplificador.
Determinar a largura de banda do amplificador utilizando o mtodo das constantes de tempo.

Figura 7.24 - Circuito amplificador como exemplo.
Resoluo Exerccio 7.2

Para resoluo deste problema comea-se por desenhar o circuito equivalente para DC, considerando todos os
condensadores em circuito aberto e fontes de sinal anuladas. Atendendo a que a fonte de sinal est acoplada
diretamente ao amplificador, portanto sem condensador, e esta tem resistncia interna de valor R SRC=100, R1 fica
em srie com RSRC, como mostrado na figura 7.25.
A tenso na gate do dispositivo MN1 pode obter-se por divisor de tenso, segundo a equao (7.91).
( R1+R SRC )
V GN1 = V DD 7.118
( R1+R SRC +R2 )
Atribuindo valores a esta equao literal e sabendo que a tenso V GSN1 igual a VGN1, obtm-se (7.90).
R3 IDP1
980 VGSP1
V DD +- 3V R4
MP1 VDSP1
750 IDN1
R1 VGN1
VDSN1 IDP1
MN1
400 VGSN1 R5 2k
R2 1818
RSRC 100
V DD +- 3V V SS +- -3V
Figura 7.25 - Circuito equivalente para anlise de polarizao do amplificador.
(500)
V GSN1=V GN1= 3=0,647 V 7.119
(500+1818)
Da equao (7.90) e da equao fundamental do dispositivo nMOS para a zona de corrente constante, obtm-se
diretamente a corrente IDM1 do dispositivo MN1, concluindo-se ser (7.89).
I DN1=10103(0,6470,2)2=2103=2mA 7.120
Circulando pela malha fechada que contempla VDD, R4 e MN1, obtm-se a tenso VDSN1.
V DD +R4 I DN1+V DSN1=0 7.121

Substituindo a equao literal (7.88) pela equao numrica por substituio de valores, obtm-se (7.87).
V DSN1=1,5 V 7.122
Para determinar a tenso V GSP1 pode circular-se pela malha fechada que contempla R 3, R4, e VGSP1 e aplicar em
simultneo a equao fundamental do dispositivo pMOS para a zona de corrente constante, (7.84) e (7.80).
necessrio ter em ateno que tanto Vtp e Kp so negativos para dispositivos pMOS.
R 3 I DP1+ R 4 I DN1+V GSP1 =0 7.123

I DP1=10103 (V GSP1+0,2)2 7.124

Conhecido o valor de IDN1 e substituindo (7.80) em (7.84) fica como incgnita apenas a varvel V GSP1, equao
(7.83).
980(10103)(V 2GSP1 +0,4V GSP1 +0,04)+7502103+V GSP1=0 7.125

De (7.83) retira-se a equao quadrtica (7.82) que resolvida para determinao das suas razes resulta em (7.81).
2
9,8V GSP12,92V GSP1 +1,108=0 7.126
V GSP1 =0,18 V V GSP1 =0,517V 7.127

Atendendo a que suposto o dispositivo MP1 estar na zona de corrente constante, a tenso V GSP1 dever ser inferior
tenso de threshold, Vtp=-0,2V, concluindo-se ser ento VGSP1=-0,517V. Considerando o valor de VGSP1 aplicado
equao fundamental (7.80) retira-se o valor da corrente de dreno em (7.58).
I DP1 =10103(0,517+0,2)2 =1,005 mA 7.128

Para determinar a tenso V DSP1 pode circular-se pela malha fechada que contempla V SS, R5, VDSP1, R3 e VDD,
percorrida pela corrente IDP1, obtendo-se a equao (7.57).
V SS + R5 I DP1+V DSP1+ R3 I DP1+V DD =0 7.129

Passando equao numrica e resolvendo em ordem varivel V DSP1, conclui-se o clculo de V DSP1 como sendo
(7.52).
V DSP1=6+2,981,005=3,005V 7.130
Concluindo, (7.46) apresenta um resumo do ponto de funcionamento em repouso dos dois dispositivos activos.
{ {
V GSN1=0,647 V V GSP1 =0,517V
P.F.R. de M N1 I DN1=2mA P.F.R. de M P1 I DP1 =1,005mA 7.131
V DSN1=1,5 V V DSP1 =3,005V
Ambos os dispositivos se encontram na zona de corrente constante, atendendo a que se verificam as condies
(7.45) e (7.36), necessrias para garantir a zona de corrente constante.
V DSN1>(V GSN1V tn ) 7.132
V DSP1<(V GSP1V tp ) 7.133

Para determinao dos parmetros incrementais comea-se por desenhar o circuito equivalente de sinais fracos
para todo o espectro de frequncia, considerando todos os condensadores envolvidos. Atendendo a que dada
indicao de que a capacidade C HF que impe a frequncia de corte superior, podendo-se desprezar as
capacidades parasitas dos dispositivos activos, estas ltimas no so includas no circuito incremental desenhado na
figura 7.13.
Para determinar o valor da capacidade C HF por forma a que o amplificador tenha uma frequncia de corte de 25kHz,
utilizando o mtodo das constantes de tempo, ser necessrio determinar a resistncia equivalente thevenin aos seus
terminais. s altas frequncias a capacidade C 1 encontra-se em curto-circuito, anulando a resistncia R 3. Por outro
lado as resistncias de sada de MN1, ou seja RoN1, e de entrada de MP1, ou seja RiP1, tem valores que tendem para
infinito, pelo que se consideram circuitos abertos. Pode assim concluir-se que a resistncia equivalente aos

terminais de CHF corresponde apenas ao valor R CHF=R4=750. Com este valor pode calcular-se a constante de
tempo, (7.34). Por outro lado, para a frequncia de corte superior pretendida, utilizando a equao ( 7.26), dever
ter-se (7.33).
C =R CHF C HF =750C HF
HF
7.134
RoP1 RLP1 C2 io Ro
RoN1 RLN 1 RiP1 1mF
Ri RiN1 MP1
ii R1
CHF
C1
vO
MN1 R5 2k RL 2k
v s(t) R4
vi 400 750 6mF
R2 1818 R3 980
Figura 7.26 - Circuito equivalente para anlise incremental, considerando todo o espectro de frequncias.
1 1
f H =25103= 7.135
2 CHF
Substituindo (7.34) em (7.33) obtm-se (7.32).

3 1 1
2510 = 7.136
2 750C HF
Resolvendo em ordem a CHF obtm-se 8,49nF para valor desta capacidade, (7.30).
1 9
C HF = 6
=8,4910 =8,49 nF 7.137
2 18,7510
s frequncias mdias os condensadores de baixa esto todos em curto-circuito enquanto os de alta esto em
circuito aberto, resultando o circuito incremental no circuito equivalente da figura 7.26.
Analisando o circuito verifica-se que existem trs andares a considerar: um andar passivo, atenuador, constitudo
pelo divisor de tenso entre R 1 e R2, um andar ativo com dispositivo M N1 em configurao source-comum-pra e
um segundo andar ativo com dispositivo MP1 igualmente em configurao source-comum-pra.
Comeando pelo clculo das resistncias, a resistncia de carga do dispositivo M P1 corresponde ao paralelo entre
R5 e RL.
R5R L
R LP1= =1k 7.138
R5+R L
Tanto a resistncia de entrada R iP1 como a de sada RoP1 do dipositivo MP1 consideram-se infinitas pelo que a
resistncia de sada do amplificador R o corresponde ao valor da resistncia R5, ou seja, (7.22).
R 5RoP1
RO = = R5=2k 7.139
R 5+RoP1
A resistncia de carga do dispositivo M N1 corresponde ao valor da resistncia R 4 em paralelo com a resistncia de
entrada do dispositivo MP1, RiP1 de valor infinito, concluindo-se assim o valor de (7.21). A resistncia de entrada do
mesmo dispositivo, RiN1, considera-se infinita.

R 4RiP1
R LN1= = R4=750 7.140
R 4+RiP1
RoP1 RLP1 io Ro
RoN1 RLN 1 RiP1
Ri RiN1 MP1
ii R1 vO
MN1 R5 2k RL 2k
v s(t) R4
vi 400 750
R2 1818
Figura 7.27 - Circuito equivalente para anlise incremental s frequncias mdias.
O valor da resistncia de entrada do amplificador calculado como sendo a serie entre R 1 e o paralelo de R2 com a
resistncia de entrado de MN1, esta ltima considerada infinita, equao (7.20).
R2RiN1
R i = R 1+ =R1+ R2=2218 7.141
R2+RiN1
Para determinao do ganho global de tenso tem-se ento os trs factores da equao (7.7) correspondentes,
respectivamente, ao ganho do andar com dispositivo M P1, AvP1, ao ganho do andar com dispositivo AvN1 e
atenuao devida ao divisor resistivo, AvATT.
Av Global =Av P1Av N1 Av ATT 7.142
Para o clculo dos ganhos de tenso parciais necessrio primeiro determinar os parmetr os de transcondutncia
dinmica dos dispositivos MP1 e MN1 ou seja, (7.17) para o dispositivo MP1,
g mP1=2K P1(V GSP1V tP1 )=6,34103 AV 1 7.143
e (7.12) para o dispositivo MN1.
g mN1 =2K N1 (V GSN1V tN1 )=8,94103 AV 1 7.144
O ganho do andar de MP1 calculado por (7.10).
Av P1=g mP1R LP1=6,34103110 3=6,34 7.145
O ganho do andar de MN1 calculado por (7.9).
Av N1=g mN1R LN1=8,94103750=6,71 7.146
O ganho do divisor calculado por (7.8).

R2
Av ATT = =0,82 7.147
R 2 R 1
Substituindo os valores dos ganhos parciais em (7.7), conclui-se (7.6) como ganho global de tenso.
Av Global =6,34(6,71)0,82=+34,88 7.148
Convertendo para dB o ganho de patamar fica (7.5).

K dB= AvGlobaldB =20log 10 (34,88)=+30,85 dB 7.149

Para determinar a frequncia de corte inferior necessrio considerar todos os condensadores de baixa frequncia.
No circuito da figura 7.13 o condensador CHF, sendo de alta frequncia, fica em aberto ficando ativos no circuito
apenas os condensadores C1 e C2. Ser necessrio determinar a resistncia equivalente de thevenin aos terminais de
cada um dos condensadores, anulando todas as fontes, considerando todos os condensadores de alta em aberto e os
restantes condensadores de baixa em curto-circuito. Assim, a capacidade C 1 v aos seus terminais a resistncia
R3 e a resistncia da source do dispositivo MP1. Que se encontra em paralelo com m paralelo

8. Amplificadores
Realimentados
CLASSIFICAO DE AMPLIFICADORES
EQUAO DE REALIMENTAO
TOPOLOGIAS DE AMPLIFICADORES REALIMENTADOS
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 8.AMPLIFICADORES REALIMENTADOS
8.1. CLASSIFICAO DE AMPLIFICADORES

Um amplificador de sinal eltrico pode ser classificado como uma de quatro tipologias diferentes de amplificao.
Consoante o tipo de grandeza do sinal, tenso ou corrente, aplicado fonte e obtido, respetivamente, na fonte e na
carga do amplificador, assim denominada a sua tipologia. A tipologia poder tambm ser obtida tendo como
referncia as grandezas das impedncias de entrada e de sada do amplificador relativamente as impedncias de
fonte e de carga do amplificador, respetivamente.
Quando a grandeza de sada do amplificador de tenso (impedncias de sada e de carga em srie ou equivalente
thevenin) e a grandeza de entrada tambm de tenso (impedncias de fonte e de entrada em srie ou equivalente
thevenin), este classificado como amplificador de tenso. Com sada em corrente (impedncias de sada e de
carga em paralelo ou equivalente norton) e entrada tambm em corrente, tem-se um amplificador de corrente. Se a
grandeza sada em corrente (equivalente norton) e a entrada em tenso (equivalente thevenin), o amplificador
classificado como tipologia de amplificador de transcondutncia. Finalmente, se a grandeza sada em tenso
(equivalente thevenin) e a entrada em corrente (equivalente norton), o amplificador classificado como
amplificador de transresistncia. De seguida so apresentados os modelos e caractersticas das quatro tipologias.
8.1.1. AMPLIFICADOR DE TENSO

O amplificador de tenso, cujo modelo descrito na figura 8.1, caracteriza-se por ter sada uma tenso
proporcional tenso na entrada. A caracterstica, sendo a relao entre a grandeza de sada e a de entrada, dada
pela equao (8.1).
Rs RO
vs vi Ri A vxv i vo RL
Figura 8.1 - Modelo e caractersticas do amplificador de tenso.
vO
Av = (8.1)
vi
Objetivo v O = A v . v s (8.2)
Se se verificarem as relaes (8.3) e (8.4) as resistncias do amplificador de tenso podem ser aproximadas s do
amplificador ideal (8.7) cumprindo o objetivo (8.2).
R i R S v i v S (8.3)
R oR L v o A vv i (8.4)

No amplificador de tenso ideal

{ R i =
R o=0
(8.5)
8.1.2. AMPLIFICADOR DE CORRENTE

O amplificador de corrente, cujo modelo descrito na figura 8.2, caracteriza-se por ter sada uma corrente
proporcional corrente na entrada. A caracterstica, sendo a relao entre a grandeza de sada e a de entrada, dada
pela equao (8.6).
ii io
is Rs Ri Aixi i RO RL
Figura 8.2 - Modelo e caractersticas do amplificador de corrente.
iO
Ai = (8.6)
ii
Objetivo i O= Ai . i s (8.7)
Se se verificarem as relaes (8.8) e (8.9) as resistncias do amplificador de corrente podem ser aproximadas s
do amplificador ideal (8.12) cumprindo o objetivo (8.10).
Ri << Rs ii @ is (8.8)
Ro >> RL io @ Ai ii (8.9)
No amplificador de corrente ideal

{ Ri =0
R o=
(8.10)
8.1.3. AMPLIFICADOR DE TRANSCONDUTNCIA

O amplificador de transconductncia, cujo modelo descrito na figura 8.3, caracteriza-se por ter sada uma
corrente proporcional tenso na entrada. A caracterstica, sendo a relao entre a grandeza de sada e a de entrada,
dada por(8.11).

iO 1
Rs
G m= [ ] (8.11)
vi
io
vs vi Ri G mxv i RO RL
Figura 8.3 - Modelo e caractersticas do amplificador de transcondutncia.
Objetivo i O =G m . v s (8.12)
Se se verificarem as relaes (8.13) e (8.14) as resistncias do amplificador de transcondutncia podem ser
aproximadas s do amplificador ideal (8.17) cumprindo o objetivo (8.15).
Ri >> Rs vi @ vs (8.13)
Ro >> RL io @ Gm vi (8.14)
Ri =
No amplificador de transcondutncia ideal (8.15)
Ro =
8.1.4. AMPLIFICADOR DE TRANSRESISTNCIA

O amplificador de transresistncia, cujo modelo descrito na figura 8.4, caracteriza-se por ter sada uma tenso
proporcional corrente na entrada. A caracterstica, sendo a relao entre a grandeza de sada e a de entrada, dada
por (8.16).
vO
R m= [] (8.16)
ii
Objetivo v O= R m . i s (8.17)
Se se verificarem as relaes (8.18) e (8.19) as resistncias do amplificador de transresistncia podem ser
aproximadas s do amplificador ideal (8.20) cumprindo o objetivo (8.17).
Ri << Rs ii @ is (8.18)
Ro << RL vo @ Rm ii (8.19)
Ri = 0
No amplificador de transresistncia ideal (8.20)
Ro = 0

RO
ii
is Rs Ri R mxi i vo RL
Figura 8.4 - Modelo e caractersticas do amplificador de transresistncia.
8.2. DIAGRAMA GENRICO E EQUAO DE REALIMENTAO

Na figura 8.5 mostrado um diagrama de blocos de um sistema amplificador genrico em que existe
realimentao. O bloco A designa-se por amplificador bsico. Este amplificador, cuja funo de transferncia A
corresponde relao entre a grandeza de sada e a grandeza de entrada do bloco, ou seja, A=X O/Xi, pode ser de
tenso (Av), de corrente (Ai), de transresistncia (Rm) ou de transcondutncia (Gm). O bloco b designa-se por
circuito ou malha de realimentao. Nesta malha a funo de transferncia b corresponde relao entre a grandeza
de sada e a grandeza de entrada do bloco, ou seja, b=Xf/XO. O bloco misturador (somador) no mais do que um
circuito que mistura a grandeza que entra no sistema, XS, com a grandeza resultante do bloco de realimentao, X f.
Para que exista realimentao negativa, o sinal X f tem que ser negado antes da mistura, caso contrrio teramos
realimentao positiva. Em concordncia, as grandezas A e b tem de ter o mesmo sinal para realimentao
negativa.
Resumindo, a grandeza obtida na sada injetada no bloco b (amostragem de XO) que reintroduzida na entrada
do bloco A (mistura de XS e Xf). Esta ao permite tornar o amplificar menos sensvel a alteraes de
caractersticas do bloco A (dessensibilizao), como envelhecimento dos componentes ou modificaes de
temperatura, como ainda garantir outras qualidades, como o aumento da largura de banda ou garantir resistncias
de entrada e sada mais concordantes com o ideal para a tipologia de amplificador.
Xs Xi Xo
A
Xf
Figura 8.5 - Diagrama de blocos de um sistema realimentado.
Para deduzir a equao de realimentao pode obter-se (8.21), (8.22) e (8.23) a partir da figura 8.5.
X o = AX i (8.21)
X f =X o (8.22)
X i = X s X f (8.23)
A partir das equaes (8.21), (8.22) e (8.23) obtm-se a equao (8.24).

X o=AX i= A X s X f = A X sX o <=> X o1A=AX s (8.24)

Da equao (8.24) vem para a funo de transferncia (8.25), conhecida como equao de realimentao.
Xo A
=A f= (8.25)
Xs (1+A)
Se na equao (8.25) .A >>1 ento Af 1/, significando que o valor do ganho do amplificador realimentado
passa a depender apenas do fator de realimentao, ou seja, independente da malha A. Esta independncia
importante pois significa que o amplificador insensvel a alteraes de caractersticas da malha A. Para
quantificar esta insensibilidade podem ser usados dois fatores obtidos a partir de (8.25), o fator D, equao (8.26),
D=1A (8.26)
conhecido como fator de dessensibilidade e o fator S, equao (8.27), conhecido como fator de sensibilidade.
1 1
S= = (8.27)
(1+A) D
O termo dessensibilidade foi atribudo a este fator, atendendo a que a realimentao negativa faz com que
alteraes dos parmetros dos dispositivos ativos e passivos constituintes do amplificador, como variao do hfe por
envelhecimento ou alterao de valores de resistncias devido a variao de temperatura, entre outros, tenham
pouqussima influencia no ganho e resistncias de entrada e de sada. Ou seja, o desempenho do amplificador
mantm-se praticamente insensvel s alteraes desses parmetros.
Para alem do exposto, atendendo a que num amplificador o produto ganho.largura-de-banda constante
(A.LB=Kte), a realimentao negativa faz aumentar a largura de banda do amplificador.
8.2.1. PROPRIEDADES DA REALIMENTAO NEGATIVA

Dessensibiliza o ganho
Otimiza a resistncia de sada e de entrada topologia
Aumenta a largura de banda
Reduz o efeito do rudo
Reduz a distoro no-linear
Dessensibilizao do ganho
O efeito qualitativo provocado pela realimentao negativa na sensibilidade do ganho em malha fechada foi
referido acima. A reduo da sensibilidade provocada pela realimentao pode ser analiticamente deduzida a partir
da equao de realimentao. Assim, assumindo que b constante, se derivarmos a equao de realimentao em
ordem a A fica (8.28),
dA f (1+A) A 1
= = (8.28)
dA (1+A)2
(1+A)2
ou seja,
dA
dA f = (8.29)
(1+A)2
dividindo (8.29) pela equao de realimentao (8.25) fica (8.30),

dA
dA f 1A2 1 dA 1 dA
= = = (8.30)
Af A 1A A D A
1A
ou seja,
dA f 1 dA
= (8.31)
Af D A
A equao (8.31) indica que a percentagem de variao de Af (dAf/Af ) do amplificador realimentado apenas uma
pequena frao (1/D) da percentagem de variao (dA/A) do ganho A em malha aberta.
Otimizao da resistncia de sada e de entrada topologia
O efeito da realimentao negativa nas resistncias de entrada e de sada de um amplificador vai no sentido de
adequar essas resistncias tipologia do amplificador, ou seja, faz com que se tornem mais prximas do ideal. Por
exemplo, a realimentao negativa aplicada a uma amplificador de tenso faz aumentar a resistncia de entrada e
diminuir a resistncia de sada. J num amplificador de corrente faz diminuir a resistncia de entrada e aumentar a
resistncia de sada.
Aumento da largura de banda
A realimentao negativa faz aumentar a largura de banda de um amplificador. Tomemos como exemplo um
amplificador sem realimentao cuja resposta em alta frequncia caracterizada por ter um nico plo. Esse
amplificador tem uma funo de transferncia em alta frequncia dada por (8.32).
AP
A()=
1+ j H (8.32)
em que H = 2fH a frequncia de corte superior e AP o ganho de patamar, ou seja, o ganho s mdias frequncias.
Se for aplicada realimentao negativa ao amplificar, a equao de realimentao para alta frequncia fica (8.33).
AP

1 j
A H
A f = = (8.33)
1A AP
1

1 j
H
Resolvendo (8.33), dividindo ambos o numerador e denominador por (1+.AP), fica-se com (8.34).
AP
(1+A P )
A f ()= (8.34)
1
1+ j
H (1+A )
P
De (8.34) conclui-se que o ganho de patamar do amplificador realimentado dado por (8.35).
AP
Af = (8.35)
P
(1+A P )
Concluindo-se de (8.35) que para a frequncia de corte superior, Hf, vir (8.36).

Hf =1A P H =D H (8.36)
Sendo que,
H = 2fH
wH : frequncia de corte superior sem realimentao.
wHf : frequncia de corte superior com realimentao.
Seguindo o mesmo raciocnio para as baixas frequncias obter-separa a frequncia de corte inferir, Lf, fica-se
com o resultado (8.37).
L
Lf = =S L (8.37)
(1+A P )
Sendo que: L = 2fL
wL : frequncia de corte inferior sem realimentao.
wLf : frequncia de corte inferior com realimentao.
A largura de banda de um amplificador no realimentado LB=H-L. Em concordncia, a largura de banda do
mesmo amplificador realimentado calculada como sendo (8.38).
L
LB f = Hf Lf =(1+AP ) H =S L (8.38)
(1+A P )
A realimentao negativa faz subir a frequncia de corte superior e simultaneamente diminuir a frequncia de corte
inferior, pelo que, sendo LBf a diferena entre as duas, a largura de banda aumenta. Se tivermos um amplificador
com caracterstica passa-baixo, vir para a largura de banda (8.39).
LB f =LB(1+LB) (8.39)
Das ltimas equaes, (8.35) e (8.39), conclui-se que a realimentao negativa reduz o ganho de patamar com um
fator (1+Ap) mas aumenta a frequncia de corte superior com o mesmo fator. Contudo, como mostra a figura 8.6,
o produto ganho largura-de-banda permanece constante frequncia fT, ou seja verifica-se (8.40).
GLB=A pf T =Kte (8.40)

Reduo do efeito do rudo
A realimentao negativa permite reduzir o efeito do rudo nos amplificadores.
... (a atualizar).
Reduo da distoro no-linear
A realimentao negativa permite reduzir a distoro no-linear nos amplificadores.
...(a atualizar).

A(f)dB
20log(AP )
20log AP
2
fH. (1+.AP )
20log(AP/(1+.AP )) Ap .LB
20logAP f
2
fH f Hf f T f [Hz]
LB
LBf
Figura 8.6 - Grfico que ilustra o ganho em funo da frequncia sem e com realimentao
8.3. TOPOLOGIAS DE AMPLIFICADORES REALIMENTADOS
8.3.1. ESTRUTURA GERAL

A estrutura geral de um amplificador realimentado pode ser representada pelo diagrama de blocos apresentado na
figura 8.7.
Amplificador realimentado
is ii io iL
Amplificador
Fonte vs Misturador vi Bsico vo Amostragem vL Carga
A
if ia
Malha
Realimentao
vf va
b
Figura 8.7 - Amplificador realimentado: amplificador bsico A, malha de realimentao b, amostragem e

mistura.
As duas grandezas eltricas usadas na amostragem e na mistura permitem dois tipos de comparao e dois tipos de
mistura:
Amostragem em tenso-paralela va=vo

Amostragem em corrente-srie ia=io
Mistura paralela-mistura de correntes ii=(is-if)
Mistura srie-mistura de tenses vi=(vs-vf)
Na amostragem em tenso, tambm designada por amostragem paralela 8.8(a), a amostragem consiste na obteno
da tenso aos terminais da carga RL, paralela com a entrada da malha .

Na amostragem em corrente, tambm designada por amostragem serie 8.8(b), a amostragem consiste na obteno
da corrente que atravessa a carga RL, em serie com a entrada da malha .
Na mistura de tenso, tambm designada por mistura serie 8.8(c), a mistura consiste na obteno da tenso
entrada do bloco A, correspondente tenso da fonte de Thevenin subtrada da tenso sada da malha .
Na mistura de corrente, tambm designada por mistura paralela 8.8(d), a mistura consiste na obteno da corrente
de entrada do bloco A, correspondente corrente da fonte de Norton subtrada da corrente sada da malha .
De acordo com o exposto temos quatro topologias de realimentao, resultantes da combinao das amostragens
e das misturas, que por sua vez do origem a quatro tipologias de amplificadores, como resume a tabela 8.1.
io
A RL vo
A RL
b vo
b io
a) Amostragem de tenso (paralela) b) Amostragem de corrente (srie)

is ii
Rs
vs vs vi
A
is Rs A
if
vf b b
c) Mistura de tenso (srie): vi=vs-vf d) Mistura de corrente (paralela): ii=is-if
Figura 8.8 - Topologias de amostragem e mistura.
Topologia de realimentao Tipologia Amplificao

Amostragem Mistura
Tenso Serie Av Amplificador de Tenso
Tenso Paralelo Rm Amp. de Transresistncia
Corrente Paralelo Ai Amplificador de Corrente
Corrente Srie Gm Amp. de Transconductncia
Tabela 8.1 - Topologias e tipologias de realimentao em amplificadores.
De seguida vo ser apresentadas as caractersticas de cada uma das topologias de realimentao.
8.3.2. TOPOLOGIA TENSO-SRIE

Na figura 8.9 mostrado diagrama de blocos de uma topologia Tenso-Srie.

Rs R if R of
vs vs vi vo
A RL
vf b vo
Figura 8.9 - Topologia Tenso-Srie.
A tabela 8.2 resume as caratersticas do amplificador de tenso. A tenso a nica grandeza envolvida na
amostragem e na mistura (). Verifica-se que a resistncia de entrada do amplificador realimentado, Rif, aumentada
relativamente resistncia de entrada do amplificador em malha aberta, Ri. Por sua vez a resistncia de sada, Rof,
diminuda relativamente resistncia de sada do amplificador em malha aberta, Ro. A primeira aumenta devido
multiplicao de Ri pelo fator D, obtido da equao (8.26), enquanto a segunda diminui devido multiplicao de
Ro pelo fator inverso, S, obtido da equao (8.27).
Tipologia amplificao: Amplificador de Tenso

Topologia realimentao: Tenso-Serie
Ganho em malha aberta Malha de realimentao Mistura de tenso
vo vf
A= Av = (8.41) = (8.42) v i=v sv f (8.43)
vi vo
Ganho em malha fechada Resistncia entrada em malha fechada Resistncia sada em malha fechada
Av Ro
Avf = = AvS (8.44) Rif =Ri1Av =RiD (8.45) Rof = =RoS (8.46)
1Av 1Av
Fator de dessensibilidade Fator de sensibilidade
1 1
D=1Av (8.47) S= = (8.48)
1Av D
Tabela 8.2 - Equaes do amplificador de topologia Tenso-Srie.
8.3.3. TOPOLOGIA CORRENTE-SRIE

Na figura 8.10 mostrado o diagrama de blocos de uma topologia Corrente-Srie.
A tabela 8.3 resume as caratersticas do amplificador de transconductncia. A corrente a grandeza envolvida na
amostragem enquanto na mistura est envolvida a grandeza tenso. Verifica-se que a resistncia de entrada do
amplificador realimentado, Rif, aumentada relativamente resistncia de entrada do amplificador em malha
aberta, Ri. O mesmo se verifica para a resistncia de sada, Rof, pois aumentada relativamente resistncia de
sada do amplificador em malha aberta, Ro. Ambas aumentam devido multiplicao pelo fator D, obtido da
equao (8.26).

Rs R if i oR of
vs vs vi A RL
vf b io
Figura 8.10 - Topologia Corrente-Srie.
Tipologia amplificao: Amplificador de Transconductncia

Topologia realimentao: Corrente-Serie
Ganho em malha aberta Malha de realimentao Mistura de tenso
io vf
A=G m= (8.49) = (8.50) v i=v sv f (8.51)
vi io
Gm
G mf = =G mS (8.52) Rif =Ri1G m =RiD (8.53) Rof =R o1G m=R oD (8.54)
1Gm
1 1
D=1Gm (8.55) S= = (8.56)
1G m D
Tabela 8.3 - Equaes do amplificador de topologia Corrente-Srie.
8.3.4. TOPOLOGIA CORRENTE-PARALELO

Na figura 8.11 mostrado o diagrama de blocos de uma topologia Corrente-Paralelo.
A tabela 8.4 resume as caratersticas do amplificador de corrente. A corrente a nica grandeza envolvida na
amostragem e na mistura. Verifica-se que a resistncia de entrada do amplificador realimentado, Rif, diminuda
relativamente resistncia de entrada do amplificador em malha aberta, Ri. A resistncia de sada, Rof aumentada
relativamente resistncia de sada do amplificador em malha aberta, Ro. A primeira diminui devido
multiplicao pelo fator S, obtido da equao (8.27), enquanto a segunda aumenta devido multiplicao pelo fator
D, obtido da equao (8.26).

i s R if i i i oR of
is Rs A RL
if
b io
Figura 8.11 - Topologia Corrente-Paralelo.
Tipologia amplificao: Amplificador de Corrente

Topologia realimentao: Corrente-Paralelo
Ganho em malha aberta Malha de realimentao Mistura de corrente
io if
A= Ai= (8.57) = (8.58) i i=i si f (8.59)
ii io
Ai Ri
Aif = = AiS (8.60) Rif = =RiS (8.61) Rof = Ro1Ai =RoD (8.62)
1Ai 1Ai
Fator de dessensibilidade Fator de sensibilidad
1 1
D=1Ai (8.63) S= = (8.64)
1Ai D
Tabela 8.4 - Equaes do amplificador de topologia Corrente-Paralelo.
8.3.5. TOPOLOGIA TENSO-PARALELO

Na figura 8.12 mostrado o diagrama de blocos de uma topologia Tenso-Paralelo.
i s R if i i Rof
is Rs A RL vo
if
b vo
Figura 8.12 - Topologia Tenso-Paralelo.
A tabela 8.5 resume as caratersticas do amplificador de transresistncia. A tenso a grandeza envolvida na

amostragem enquanto na mistura est envolvida a grandeza corrente. Verifica-se que a resistncia de entrada do
amplificador realimentado, Rif, diminuda relativamente resistncia de entrada do amplificador em malha aberta,
Ri. O mesmo se verifica para a resistncia de sada, Rof, pois diminuda relativamente resistncia de sada do
amplificador em malha aberta, Ro. Ambas diminuem devido multiplicao pelo fator S, obtido da equao (8.27).

Tipologia amplificao: Amplificador de Transresistncia

Topologia realimentao: Tenso-Paralelo
Ganho em malha aberta Malha de realimentao Mistura de corrente
vo if
A= Rm= (8.65) = (8.66) i i=i si f (8.67)
ii vo
Rm Ri Ro
Rmf = = RmS (8.68) Rif = =RiS (8.69) Rof = =R oS (8.70)
1Rm 1R m 1Rm
1 1
D=1Rm (8.71) S= = (8.72)
1R m D
Tabela 8.5 - Equaes do amplificador de topologia Tenso-Paralelo.
8.4. METODOLOGIA DE ANLISE

Para analisar um circuito com realimentao dever comear-se por determinar os valores dos parmetros A e b.
Para isso ser necessrio separar o circuito em dois sub-circuitos ou blocos: o amplificador bsico, tambm
designado por malha A e o circuito de realimentao, conhecido por malha b. A partir do conhecimento dos dois
parmetros possvel determinar as caractersticas importantes do sistema realimentado: Af, Rif e Rof.
Obtm-se a configurao do amplificador bsico, sem realimentao, malha aberta mas levando em conta a
influencia de b, aplicando as regras a seguir enumeradas.
DETERMINAO DO CIRCUITO DE ENTRADA - sada da malha , Rob

Regra 1 - Se a amostragem de tenso faz-se vo=0, ou seja, curto-circuita-se o n de sada.
Regra 2 - Se a amostragem de corrente faz-se io=0, ou seja, abre-se a malha de sada.
DETERMINAO DO CIRCUITO DE SADA - entrada da malha , Rib

Regra 3 - Se a mistura paralela anula-se a tenso entrada da malha A, ou seja, curto-circuita-se o n de entrada,
para que nenhuma corrente da sada da malha de realimentao, , entre em A.
Regra 4 - Se a mistura srie anula-se a corrente entrada de A, ou seja, abre-se a malha de entrada, para que
nenhuma tenso da sada da malha de realimentao, , seja aplicada em A.
Estas regras asseguram que a realimentao reduzida a zero sem alterar a carga do amplificador bsico, podendo
ento ser calculado o parmetro A.
PASSOS PARA A ANLISE COMPLETA

Passo 1 - Identificar a topologia

Verificar se o sinal de realimentao X f de tenso ou de corrente, ou seja, se aplicado em srie ou em

paralelo.
Verificar se o sinal amostrado XO de tenso ou de corrente, ou seja, se obtido no n de sada ou na
malha de sada.
Passo 2 - Desenhar o circuito de realimentao seguindo as regras 3 a 4.
Passo 3 - Utilizar fonte de Thevenin se Xf for de tenso ou fonte de Norton se Xf for de corrente.
Passo 4 - Substituir cada dispositivo pelo seu equivalente de sinais (nem sempre necessrio).
Passo 5 - Indicar Xf e XO no circuito obtido, executandoos oassos 2,3 e 4 e calcular b=Xf/XO.
Passo 6 - Calcular A, aplicando as leis de Kirchhoff ao circuito equivalente que se obtm seguindo as regras 1 a 4 e
depois de executar o passo 4.
Passo 7 - A partir de A e b determinar: D, S, Af, Rif, ROf e ROf.

8.5. EXERCCIOS
EXERCCIO 8.1
+VCC +10V
R1 22k VBIAS 8V
R 3 2,2K
C2 R6 50 K
Ri
C1 M1
vi
Q1 1 F
C3 Ro
+ 1F R5 vo
vs - R2 10k
1K 1 F
R4 RL 4K
1,5 K
Figura 8.13 - Circuito amplificador de dois andares com realimentao negativa.

M1: k = -1x10-3 A/V2; Vt = -1V;
Q1: hFE=hfe=400; hie=4k.
8.1.1 Determinar o P.F.R dos dispositivos ativos

8.1.2 Considerando que Q1 est na ZAD e M1 est na ZCC
8.1.2.1 Identificar a topologia de realimentao;
8.1.2.2 Calcular o fator de realimentao, b;
8.1.2.3 Calcular o ganho A, resistncia de entrada Ri e resistncia de sada RO do amplificador em malha
aberta mas considerando o efeito de carga da malha de realimentao ( A carregado);
8.1.2.4 Calcular o ganho Af, resistncia de entrada Rif e resistncia de sada ROf do amplificador em malha
fechada.
8.1.3 Desenhar o modelo que represente o amplificador em malha aberta carregado e o modelo do amplificador
realimentado.

v CC v CC
+
-
-
10 V M B10V
VGS1
R6
R3 2,2K M1
50K
I C1 vBIAS +- 8V ID1
Rth IB1
Q1 MC
6,88K R5
vth + VBE1 N1 IE1
- 3 ,125 V
IR4 1K MD
R4 1,5K
MA
Figura 8.14 - Malhas, tenses e correntes a ter em conta para determinao da polarizao.
DETERMINAO DA POLARIZAO DOS DISPOSITIVOS ATIVOS
Anlise das malhas,
MA: V th + RthI B1+V BE1+ R 4I R4 =0 (8.73)
MB : V BIAS +V GS1+V CC =0 (8.74)

Anlise dos ns,
N1: I R4 =I E1 +(I D1) (8.75)

Equaes fundamentais dos dispositivos Q1 e M1 na ZAD e ZCC, respetivamente,
Q1: I C1 =h FEI B1 I E1=1h FE I B1 (8.76)
1 2
M1: I D1= k(V GS1V t ) (8.77)
2
Resolvendo as equaes determina-se a polarizao como sendo,
PFR Q1: I B1=2,75 A I C1 =1,1 mA I E1=1,103 mA V CE1 =5,2 V (8.78)
PFR M1: V GS1 =2V I D1=0,5 mA V DS1=7,1V (8.79)
ANLISE INCREMENTAL PARA DETERMINAO DE GANHOS E RESISTNCIAS DE ENTRADA E SADA

Na figura 8.15 est representado o amplificador realimentado constitudo pelas malhas A e a malha de
realimentao b.
TOPOLOGIA DE REALIMENTAO
Uma vez que o sinal de sada amostrado em tenso, passa pela malha b e depois misturado em srie com a
entrada de A, estamos perante uma topologia Tenso-Srie correspondendo por isso a um amplificador de tenso.

RO
Malha A
Ri M1
Q1 RL 4k
R equ 2k vo
vs R th 6,88k
vs
Ro
Ri
Malha b R 5
1K
vf R4 1,5K vo
Figura 8.15 - Malhas, tenses e correntes a ter em conta para determinao da polarizao.
MALHA DE REALIMENTAO
A malha de realimentao composta por R 4 e R5. A figura 8.16 representa os circuitos equivalentes para
determinao do fator b e das resistncias de entrada e de sada da malha de realimentao. Para obter o valor do
fator de realimentao determina-se a relao vf/vo. Atendendo a que a mistura feita em srie, a resistncia de
entrada da malha b, Rib, obtida anulando a corrente de sada desta malha, ou seja, abrindo o circuito sada.
Quanto resistncia de sada, sendo a amostragem feita em tenso, R ob obtida anulando a tenso de amostragem
vo, ou seja, curto-circuitando a entrada desta malha. Assim, de acordo com os circuitos representados, obtm-se o
fator b por diviso de tenso,
vf R4
= = =0,6 (8.80)
v o ( R 4+ R 5)
e o valor das resistncias,
R i=R 4 +R 5=2,5 K (8.81)
Rib R5
R5 R5 Rob
1K 1K
Circuito
1K
Circuito
aberto
Curto
vf vo R4 1,5K R4 1,5K
R4 1,5K
a) b) c)
Figura 8.16 - Circuitos equivalentes para obteno do fator b, Rob e Rib .
R o=R 4R5 =0,6 K (8.82)
PARMETROS EM MALHA ABERTA CARREGADA

A figura 8.17 apresenta o circuito equivalente em malha aberta mas tendo em conta o efeito de carga da malha b,
ou seja, A carregado.
Os parmetros como ganho de tenso, resistncia de entrada e resistncia de sada determinam-se a partir do
circuito da figura8.17.
A resistncia Requ representa o paralelo das resistncias R3 e R4,
R equ = R3R 6 (8.83)

Para determinar as resistncias equivalentes do circuito convm iniciar o clculo a partir da carga e avanar
sucessivamente desta para a entrada. Seguindo este principio obtm-se para a resistncia de carga do dispositivo
M1,
R L = Ri R L=1,54 K
M1
(8.84)
Para a resistncia de sada Ro e Ro tem-se,
R o =R i R o = R i=2,5 K
M1
(8.85)
R o =R oR L=1,54 K (8.86)
Para a resistncia de carga do dispositivo Q1,
R L =R equRi =2K
Q1 M1
(8.87)
RO
Malha A
M1
Ri
Q1
R ib 2,5k RL 4k
R equ 2k
vo
vs Rth 6,88k R ob 0,6k
vs
Figura 8.17 - Amplificador em malha aberta carregado.
Atendendo configurao em emissor comum degenerado do dispositivo Q 1, obtm-se para a resistncia de

entrada deste andar,
Ri =hie1+(1+h fe )Ro =245K

Q1 1
(8.88)
vindo finalmente para a resistncia de entrada,
R i = RthRi =6,7 K Q1
(8.89)
O parmetro de transcondutncia dinmica do dispositivo M 1, necessrio para o clculo do ganho do andar de
amplificao deste dispositivo, obtm-se a partir da equao,
g m=k(V GS V t )=1103 1 1
(8.90)
O ganho de tenso do circuito corresponde ao produto dos ganhos de cada um dos andares,
vo
Av = = A v A v (8.91)
vi 1 2

sendo para o primeiro andar,
h fe R L
Av = 1
=3,27
Q1
(8.92)
1
(hie +(1+h fe )R o )
1 1
e para o segundo andar,
Av = g mR L =1,54
2 M1
(8.93)
vem para o ganho global em malha aberta,
vo
Av = = A v A v =5,04 (8.94)
vi 1 2
PARMETROS EM MALHA FECHADA

Os parmetros em malha fechada determinam-se a partir dos parmetros obtidos para a malha aberta mas entrando
em conta com o fator de dessensibilizao (D) ou o fator de sensibilizao (S) aplicado de acordo com a topologia
de realimentao.
O fator de dessensibilizao dado por,
D=(1+A v )=(1+0,65,04)=4,024 (8.95)

e o fator de sensibilizao por,
1
S= =0,248 (8.96)
D
vindo ento para o ganho em malha fechada,
Av A 5,04
Avf = = v= =1,25 (8.97)
(1+Av ) D 4,024
Quanto resistncia de entrada, atendendo mistura srie, esta determinada multiplicando o valor da resistncia
em malha aberta pelo fator de dessensibilidade,
R i = R D=27k
f i (8.98)
e a resistncia de sada determinada dividindo o valor da resistncia em malha aberta pelo fator de
dessensibilidade, atendendo a que a amostragem paralela,
Ro
Ro = =621 (8.99)
f
D
MODELOS DO AMPLIFICADOR
A figura 8.18 representa o modelo do amplificador sem realimentao mas tendo em conta a carga devida malha
, ou seja A carregado. A figura 8.19 representa o modelo do amplificador com realimentao.

Comparando os dois modelos verifica-se que ao realimentar o amplificador, este fica com caractersticas mais
aproximadas tipologia de amplificador ideal de tenso, ou seja, verifica-se um aumento da resistncia de entrada e
diminuio da resistncia de sada, embora com um decrscimo do ganho. Conclui-se tambm que a realimentao
negativa faz aumentar a dessensibilidade do amplificador relativamente aos parmetros internos dos dispositivos.
Esta dessensibilidade faz com que alteraes dos parmetros dos dispositivos ativos e passivos constituintes do
amplificador, como variao do h fe por envelhecimento ou alterao de valores de resistncias devido a variao de

RO
2,5k
vs (t) Ri 6,7k 5. vi RL 4k
vi vo
Figura 8.18 - Modelo do amplificador carregado sem realimentao.
temperatura, entre outros, tenham pouqussima influencia no ganho e resistncias de entrada e sada, ou seja,
manter o desempenho do amplificador praticamente insensvel a esses parmetros.
ROf
621
vs (t) Rif 27k 1,25.vi RL 4k
vi vo
Figura 8.19 - Modelo do amplificador realimentado.

EXERCCIO 8.2
Considere-se o circuito amplificador da figura 8.20.
VCC
R4 RL 5K
R1 7k R3 5K 5K
Ro
C2 io
Ri
C1 Q2
is
Q1 1F
+ 1F
vs - R2 2k R5 10K R6 500
Rf
10K
Figura 8.20 - Circuito amplificador de dois andares com realimentao.

Q1, Q2: hFE=hfe=200; hie=3k, r0 =
8.2.1 Qual a topologia de realimentao e tipologia do amplificador?
8.2.2 Considerando que ambos os dispositivos ativos esto na ZAD:

8.2.2.1 Calcular o fator de realimentao, b;
8.2.2.2 Calcular o ganho A, resistncia de entrada Ri e resistncia de sada RO do amplificador em malha
aberta mas considerando o efeito de carga da malha de realimentao ( A carregado);
8.2.2.3 Calcular o ganho Af, resistncia de entrada Rif e resistncia de sada R Of do amplificador em malha
fechada.
8.2.3 Desenhar o modelo que represente o amplificador em malha aberta carregado e o modelo do
amplificador realimentado e comparar.

EXERCCIO 8.3
Considere-se o circuito amplificador com realimentao da figura 8.21.
VDD
VB B R2 1K
150K ID C3 vO1 Zo
R1 M1
Zi C1 R3 1uF
vs(t) Q1 C 2 RL 10K
1M C4
1uF 1uF 1uF
Rf
1K
Figura 8.21 - Circuito amplificador de dois andares com realimentao.
Dados dos parmetros dos dispositivos ativos:

Q1: hFE=hfe=600, hie=1,6k, r0 = .
M1: K=0,4mA/V2, Vt=1,5V, ID1=10mA, gm=4mAV-2.
Fonte de sinal com Rint=10k
8.3.1 Desenhar o circuito incremental, evidenciando os blocos A e . Identificar a topologia/tipologia de
realimentao e determinar o fator de transmisso .
8.3.2 Desenhar o esquema equivalente do circuito em malha aberta para pequenos sinais, mas tendo em
conta o efeito de carga da malha de realimentao. Determinar A, Ri e Ro.
8.3.3 Determinar Af, Rif e Rof em malha fechada e comentar resultados.
8.3.4 Considere-se que a malha de realimentao alterada por forma a que o ganho em cadeia, TCA(j),
resulte na expresso abaixo apresentada. Utilizando o Diagrama de Bode, concluir sobre a estabilidade
do amplificador e determinar margens de ganho e de fase. Ser necessrio efetuar compensao de
frequncia?
600
T CA ( j )= ( j ) A( j )=
(2+ j )(1+ j )
3141 62831
PARMETROS EM MALHA ABERTA-MTODO 1

Uma soluo possvel para o circuito incremental que evidencia as malhas A e o mostrado na figura 8.22. No
circuito de realimentao, malha , foi includa apenas a resistncia Rf. A amostragem paralelo carga RL pelo que
lhe corresponde uma amostragem de tenso. Quanto mistura, esta feita no n que liga a base do dispositivo Q 1 e
a entrada de sinal, portanto em paralelo com a entrada, correspondendo a mistura de corrente. Conclui-se assim
que a topologia de tenso-paralelo, ou seja, amplificador de transresistncia, A=Rm.

Malha Rm
RLQ1 RiM1 RLM1
M1
v R
O
o
Ri i i
RiQ1
Q1
vs(t)/Rs Rs R3 1M R2 1K RL 10K
10K R1 150K
i f Malha
iO Rf v
i
RO 1K Ri
Figura 8.22 - Circuito incremental do amplificador realimentado evidenciando a malha Rm e a malha .
Atendendo a que o sinal de entrada em corrente, converteu-se a fonte Thevenin de entrada de sinal numa fonte
equivalente de Norton. Para obter a fonte de corrente, curto-circuitam-se os terminais da fonte de Thevenin,
obtendo-se a corrente de curto-circuito, calculada como sendo vs(t)/Rs. Esta corresponde ao valor da fonte de
corrente. A converso da resistncia de Thevenin em resistncia de Norton, a colocar em paralelo com a fonte de
corrente, direta, ou seja, tem exatamente o mesmo valor da resistncia de Thevenin, 10k.
A figura 8.23 apresenta circuitos equivalentes para determinao dos parmetros da malha . Para obter o ganho
da malha , anula-se a entrada do amplificador para impedir que a corrente desta malha entre no bloco A,
resultando a figura 8.23(a).
i
O Rf v i
RO Rf Rf Ri
1K 1K 1K
vo
(a) (b) (c)

Figura 8.23 - Circuitos para determinao do parmetro e resistncias de entrada e sada da malha .
Da figura 8.23(a) retira-se (8.56).

v i
iO = (8.100)
Rf
A partir de (8.56) retira-se o parmetro que resulta no valor de (8.53).
iO 1
== =1103 [1 ] (8.101)
vi Rf
Aps anular a sada do amplificador, figura 8.23(b), retira-se o valor da resistncia de sada da malha como
sendo de 1k. Da mesma forma, anulando a entrada do amplificador, figura 8.23(c), retira-se o valor da resistncia
de entrada da malha como sendo igualmente de 1k.

Obtidos os parmetros da malha pode agora redesenha-se o circuito incremental da malha Rm, sem realimentao
mas tendo em conta a carga da malha , resultando no circuito da figura 8.24.
RLQ1 RiM1 RLM1

v R o
RiQ1 M1 O
Ri i i
Q1
vs(t)/Rs Rs Re1 Ri 1k RL 10K
10K R1 RO 1k
999
150K
Figura 8.24 - Circuito incremental do amplificador em malha aberta mas tendo em conta a carga da malha .
Re1 a resistncia equivalente obtida do paralelo de R 3 com R2.

A partir do circuito incremental da figura 8.24 necessrio determinar agora o parmetro Rm. Este parmetro
obtido a partir da grandeza tenso de sada e da grandeza corrente de entrada, segundo a equao (8.66).
vO
R m= (8.102)
ii
Atendendo a que mais cmodo determinar o ganho global de tenso, pois so conhecidas as equaes de clculo
dos parmetros das montagens emissor-comum e gate-comum, deduz-se de seguida uma equao que permita
determinar Rm em funo do ganho de tenso Av. Assim, sabendo que a corrente de entrada do amplificador dada
por (8.65),
vi
ii = (8.103)
Ri
pode reescrever-se (8.65) como sendo (8.64), em que Av o ganho global de tenso.
vO
R m= = Av R i (8.104)
v i / Ri
O ganho global de tenso calculado como sendo o produto dos ganhos parciais das montagens emissor-comum e
gate-comum, equao (8.63).
h feR LQ1
Av = AvM1 A vQ1= g m1R LM1 (8.105)
hie
A resistncia de carga do dispositivo M1 obtida por (8.62).
R LM1=R e1R i R L =475 (8.106)
A resistncia de carga do dispositivo Q1 obtida por (8.61).
1
R LQ1= R iM1= =250 (8.107)
g m1
A resistncia de entrada do dispositivo Q1 obtida por (8.60).
R iQ1=hie =1,6 k (8.108)
A resistncia de entrada do amplificador obtida por (8.59).
R i = R1R O R iQ1=612,87 (8.109)
A resistncia de sada do amplificador obtida por (8.58).
R O= R e1R iROM1=500 (8.110)
Com os valores de resistncias determinados pode agora calcular-se o valor do ganho de tenso global, (8.57).

600250
Av =(4103475)( )=(1,9)(93,75)=178,25 (8.111)
1,6103
Finalmente vem para o ganho em malha aberta o valor de (8.52).
R m= Av R i =178,25612,87=109,17103 (8.112)
PARMETROS EM MALHA ABERTA-MTODO 2

Uma forma alternativa de desenhar o circuito incremental para determinar os parmetros das malhas e Rm, o
mostrado na figura 8.25. Neste circuito so includas as resistncias R 1, R2 e R3 na malha de realimentao . Re1 a
resistncia equivalente obtida do paralelo de R3 com R2.
Malha Rm
RLQ1 RiM1 RLM1
M1
v R
O
o
Ri i i
RiQ1
Q1
vs(t)/Rs Rs RL 10K
10K
i f Malha
i O Rf v
i
RO 1K Ri
R1 150K Re1 999
Figura 8.25 - Circuito incremental do amplificador realimentado, evidenciando a malha Rm e a malha .
A figura 8.26 apresenta circuitos equivalentes para determinao dos parmetros da malha . Tal como
anteriormente, para obter o parmetro , anula-se a entrada do amplificador para impedir que a corrente desta
malha entre no bloco Rm, resultando o circuito da figura 8.26(a).
Ri RO Ri
i
O
0V Rf iO v
i Rf Rf
0A 1K 1K 1K
R1 150K Re1 999 vo R1 150K Re1 999 R1 150K Re1 999
(a) (b) (c)

Figura 8.26 - Circuitos para determinao do parmetro e resistncias de entrada e sada da malha .
Na figura 8.26(a) pode verificar-se que a tenso na resistncia R 1 nula devido ao curto-circuito, sendo a corrente
io igual corrente que percorre R f, ou seja, obtm-se (8.55), concluindo-se ser esta equao exactamente igual
obtida em (8.56). O parmetro que resulta de (8.55) igual ao valor obtido em (8.53).
( vi 0) vi
iO = = (8.113)
Rf Rf
Com a sada do amplificador Rm anulada, figura 8.26(b), Re1 anulada, obtendo-se o valor da resistncia de sada da
malha como sendo (8.13).

R O = R1R f =993,38 (8.114)

Da mesma forma, anulando a entrada do amplificador, figura 8.26(c), a resistncia R 1 que agora anulada, retira-
se o valor da resistncia de entrada da malha como sendo (8.54).
R i= R f R e1 =499,75500 (8.115)
Inserindo as resistncia Ri e RO na malha Rm, obtm-se o circuito da figura 8.27. Este circuito equivalente ao
circuito da figura 8.24 se a forem substitudos os pares (R 1, Ro) e (Re1, Ri), que se encontram em paralelo entre si
pelo respectivo valor do paralelo, ou seja, respectivamente, 993 e 500, valores iguais aos valores de Ro e Ri do
circuito da figura 8.27, como no poderia deixar de ser.
RLQ1 RiM1 RLM1

M1
v R
O
o
Ri i i
RiQ1
Q1
vs(t)/Rs Rs Ri 500 RL 10K
10K RO 993
Figura 8.27 - Circuito incremental do amplificador em malha aberta mas tendo em conta a carga da malha .
Conclui-se, assim, que ambas as metodologias usadas conduzem aos mesmos resultados de ganho da malha aberta
Rm e ganho da malha de realimentao , registados nas equaes (8.53) e (8.52).
PARMETROS EM MALHA FECHADA
Atendendo topologia tenso-paralelo aplica-se a equao (8.51) correspondente a uma tipologia de amplificador
de transresistncia, reescrita em (8.49),
Rm R
R mf = = m (8.116)
1+R m D
em que D o fator de dessensibilidade obtido como sendo (8.50).
D=1+R m=1+(1103 )(109,2103 )=110,2 (8.117)

Aplicando o resultado de (8.50) em (8.49) resulta (8.48) para ganho do amplificador realimentado.
109,210 3
R mf = =990.9[1 ] (8.118)
110,2
Para a resistncia de entrada do amplificador realimentado aplica-se (8.47) resultando em (8.46).
R if =R i D=612,87110,2=67,54 k (8.119)
Para a resistncia de sada do amplificador realimentado plica-se (8.45) resultando em (8.44).
RO 500
R Of = = =4,54[1 ] (8.120)
D 110,2
ESTUDO DA ESTABILIDADE DO AMPLIFICADOR
A equao da malha em cadeia aberta (8.21) dever ser fatorizada por forma a permitir desenhar as assimptotas do
Diagrama de Bode e da concluir sobre a estabilidade do amplificador realimentado. Aconselha-se o estudo do
captulo Estabilidade e Compensao, para compreenso da matria aqui abordada em antecipao.

600
T CA ( j )= ( j ) A( j )=
(2+ j )(1+ j ) (8.121)
3141 62831
A partir de (8.21) obtm-se (8.22)
600
T CA ( j )=
2 (1+ j )(1+ j ) (8.122)
6282 62831
Simplificando a equao fica na forma irredutvel (8.23).
300
T CA ( j )=
(1+ j )(1+ j ) (8.123)
6282 62831
Conclui-se assim que existem trs fatores sendo um constante e dois polos s frequncias P1=6282rad/s e
P2=62831rad/s.
Convertendo para dB o termo constante fica (8.24), ao qual corresponde um ngulo de fase de 0.
F K dB=20log10 (300)=+49,54 dB
0
(8.124)
O termo do primeiro polo fica (8.43).

2
F P1dB =20log10 (1+( ) ) (8.125)
6280
O correspondente ngulo de fase fica (8.42).
F P1 =arctg ( ) (8.126)
6280
O termo do segundo polo fica (8.41).
O correspondente ngulo de fase fica (8.5).

F P2dB=20log 10
(1+( )2 )
62831
(8.127)
F P2 =arctg ( )
62831 (8.128)
A figura 8.14 apresenta o diagrama por aproximao de bode da funo ganho em cadeia aberta.
|T CA(j)|dB f []
100
80
60
+49,54dB 49,54dB |FK0|
40
20 fP1=1kHz
fP2=10kHz fg=52kHz fP=100kHz
-1
0 10 100 101 102 103 104 105 106 107 108 109
2 3 4 5 6 789 2 3 4 5 6 7 89 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 23 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789
MG 10,4dB f [Hz]
-20 +180
-40 +90
-60 0
-80 -90
-100 -180
-180 MF
<45
Figura 8.28 - Diagrama de Bode do ganho em cadeia aberta, TCA(j).

Das curvas do diagrama pode verificar-se que a margem de ganho de MF=10,4dB e margem de fase MP inferior
a 45, permitindo concluir que, embora o amplificador apresente estabilidade, esta no absoluta pois a margem de
fase muito inferior a 45. Uma forma de garantir estabilidade absoluta seria diminuir o ganho do fator F K0 por
forma a que a margem de fase fosse igual ou superior a 45, mantendo a margem de ganho igual ou superior a
10dB.

9. Estabilidade e
Compensao
ESTABILIDADE EM AMPLIFICADORES REALIMENTADOS

MTODOS DE COMPENSAO
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 9.ESTABILIDADE E COMPENSAO
9.1. ANLISE DE ESTABILIDADE EM AMPLIFICADORES REALIMENTADOS

Quando foi estudada a realimentao negativa em amplificadores, verificou-se que esta tinha efeitos no ganho
global e nas resistncias de entrada e de sada. Verificou-se igualmente que o amplificador realimentado
negativamente, tende a assumir caractersticas mais concordantes com o ideal para a sua tipologia de amplificao,
diminui a sensibilidade a efeitos como parmetros e envelhecimento dos componentes e reduz a distoro devida a
no-linearidades. Para todo esse estudo, assumiu-se que a malha de realimentao era constituda apenas por
elementos resistivos puros, ou seja, tanto a malha do amplificador bsico, como a malha de realimentao eram
independentes da frequncia, mantendo-se constante. Como pode ser observado, a equao de realimentao
(9.1), deduzida e utilizada no captulo anterior, no depende da frequncia.
Av
Avf = (9.1)
1+Av
O que acontecer se a malha de realimentao ou o amplificador bsico, Av, inclurem componentes reativos,
como capacidades ou bobines? Neste caso a equao de realimentao passar a ser dependente da frequncia
podendo ser descrita por (9.2).
Av ( j )
Avf ( j )= (9.2)
1+( j )Av ( j )
Nestas circunstncias no garantido que o amplificador realimentado seja estvel, pois a amplitude e fase dos
fatores de realimentao (j) e de ganho em malha aberta Av(j) assumem valores diferentes em funo da
frequncia, podendo em determinadas condies passar a existir realimentao positiva e o amplificador tornar-se
instvel.
Por definio, designa-se por Ganho em Cadeia Aberta, TCA(j), ao produto dos fatores (j) e Av(j), ou seja
(9.3).
T CA ( j )= ( j )A v ( j ) (9.3)
Atendendo a que a equao (9.3) pertence ao domnio dos complexos, esta pode ser reescrita na forma de amplitude
e fase, segundo a equao (9.4).
T CA ( j )= ( j )A v ( j )=T CA ( j ) (9.4)
A partir da equao (9.2), pode inferir-se que o ganho em cadeia aberta, TCA(j), que determina se o
amplificador estvel ou instvel, dependendo da sua fase e da sua amplitude. Considere-se a frequncia P para a
qual se verifica em (9.4) uma fase de 180. Neste caso, o ganho em cadeia aberta um valor real com sinal
negativo, como pode retirar-se da equao (9.2), reescrita em (9.5), concluindo-se que a realimentao se torna
positiva.
A v ( j2 f P ) Av ( j P )
Avf ( j2 f P )= = (9.5)
1( j2 f P )Av ( j2 f P ) 1T CA ( j P )
Do denominador da equao (9.5) pode observar-se que este pode assumir trs situaes distintas, muito
importantes para o estudo da estabilidade, dependendo do valor do mdulo de TCA(j) ser maior, menor ou igual a 1
frequncia P. Analise-se cada uma destas trs situaes.

1. Se o modulo de TCA(j) for ligeiramente inferior 1, verifica-se de (9.5) que o ganho em malha fechada do
amplificador realimentado, Avf, ligeiramente superior ao ganho do amplificador em malha aberta, Av. Nesta
situao o amplificador estvel. Contudo, mantendo-se inferior a 1, se o modulo de T CA(j) se aproximar
muito de l, o ganho em malha fechada muito elevado, correndo-se o risco de este entrar em oscilao.
2. Se o modulo de TCA(j) for igual a 1 verifica-se de (9.5) que o ganho em malha fechada do amplificador
realimentado, Avf, tende para infinito. Nesta situao o amplificador instvel, tendendo a oscilar. Conclui-se
assim que o circuito oscila com uma frequncia igual a P. Mesmo na ausncia de sinal da fonte, o
amplificador tende a oscilar frequncia P. Esta auto-oscilao possvel, mesmo na ausncia de sinal
aplicado pela fonte, pois as no-idealidades dos circuitos, como o rudo ou qualquer perturbao da fonte de
alimentao, contm no seu espectro a frequncia P que despoleta a oscilao. Uma vez despoletada essa
oscilao manter-se- incondicionalmente.
3. Se o modulo de TCA(j) for superior a 1 verifica-se de (9.5) que o ganho em malha fechada do amplificador
inferior ao ganho em malha aberta mas o amplificador instvel. Devido realimentao positiva, existe um
pequeno instante em que o sinal sada do amplificador vai aumentando de amplitude at se atingir um ponto
de equilbrio em que se verifica que o ganho |T CA(j)| =1. Atingido este equilbrio a oscilao mantm-se.
Conclui-se que amplificadores com realimentao negativa podem ser estveis ou instveis dependendo dos valores
da frequncia e do fator de realimentao . Se o ganho em cadeia poder vir a ser igual ou superior a um e o ngulo
de fase 180, o amplificador ser instvel. Aps conhecidas as condies em que um amplificador realimentado
negativamente se pode tornar instvel, necessrio ento encontrar solues que permitam garantir que um
amplificador seja estvel, evitando assim que possa vir a oscilar no seu normal funcionamento. O processo que
permite tornar um amplificador instvel num amplificador estvel designado por compensao. Para que um
determinado processo de compensao possa ser aplicado necessrio primeiro estabelecer critrios de
estabilidade.
9.2. CRITRIOS DE ESTABILIDADE

Verificou-se que dependendo do valor do mdulo de TCA(j) e da sua fase existem trs situaes distintas
relacionadas com a instabilidade. Os diagramas de Nyquist e os diagramas de Bode podem ser usados como
critrios na determinao do grau de estabilidade. O grau de estabilidade reconhecido, normalmente, com base
em duas mtricas designadas por Margem de ganho e Margem de fase que sero definidas de seguida.
9.2.1. CRITRIO DE ESTABILIDADE DE NYQUIST

O critrio de Nyquist recorre a um diagrama de fasores, em coordenadas polares, no qual desenhado o mdulo e
fase da resposta em frequncia do ganho em cadeia aberta, TCA(j). O mdulo |TCA(j)| e fase (j) so calculados
em funo da frequncia - < < +. O diagrama representada por uma srie de pontos, cada um
correspondente a uma dada frequncia. No diagrama desenhado tambm um crculo de raio unitrio, para servir
de referncia. A unio desses pontos gera a curva designada por locus, do latim que significa local. Esta curva
tambm conhecida por Curva ou Diagrama de Nyquist. Inevitavelmente, esta curva interseta o eixo real negativo
frequncia P, definida atrs. Se a curva de Nyquist contiver no seu interior ou intersetar o ponto P 3(-1, j0),
designado por ponto crtico, o amplificador ser instvel. Caso contrrio ser estvel. O nmero de polos de
TCA(j) corresponde ao nmero de vezes que o contorno da curva de Nyquist contiver o ponto crtico.

A figura 9.1 mostra dois exemplos de diagramas de Nyquist. Nestes diagramas as curvas a dourado correspondem
ao intervalo de frequncia =0 a +. A cinza correspondem ao intervalo de frequncia =0 a -. As curvas a
cinza so um espelho das curvas a dourado, pois TCA(-j) corresponde ao conjugado de TCA(j).
Im Im
P2(0,1)
P2(0,1)
=-oo =0 =-oo =0
p P1(1,0) p g P1(1,0)
P3(-1,0) g =+oo Re P3(-1,0) =+oo Re
f f
|TCA (jw)| |TCA (jw)|
P4(0,-1)
P4(0,-1)
(a) (b)
Figura 9.1 - Exemplos de Diagramas de Nyquist de sistema (a)estvel e (b)instvel .
Numa curva de Nyquist existem dois pontos importantes a referir. O ponto da curva onde se verifica uma fase de
180 que designado por frequncia de cruzamento de fase, P e o ponto onde o mdulo do ganho cruza o
crculo de ganho unitrio, designado por frequncia de cruzamento de ganho, g.
No exemplo da figura 9.1(a) a curva no interseta o ponto crtico P 3(-1, j0), pelo que o amplificador estvel. No
exemplo (b) as duas curvas contm no seu interior o ponto crtico pelo que o sistema instvel.
Para garantir estabilidade ento necessrio procurar os polos, ou razes, do modulo do Ganho em Cadeia Aberta,
TCA(j) e, caso se verifique instvel, aplicar compensao.
Num sistema apenas com um ou dois polos, a fase nunca interseta o eixo dos 180 pelo que no apresenta
problemas de instabilidade. Assim, a funo mais simples que conduz instabilidade a funo que apresenta trs
ou mais polos mais que o numero de zeros.
Um par de parmetros importante para aferir a mtrica de estabilidade relativa de um dado sistema o par
margem de ganho e margem de fase. Por definio, designa-se Margem de Fase, M, ao valor da fase obtido por
(9.6) quando a frequncia do sinal de entrada tal que o ganho de cadeia aberta unitrio, ou seja, obtido
frequncia de cruzamento de de ganho, g .
M =180+( A) para frequncia tal que A=1 AdB =0dB (9.6)

Por definio, designa-se Margem de Ganho, GM, ao valor do ganho obtido por (9.7) quando a frequncia do sinal
de entrada tal que a fase de cadeia aberta de -180, ou seja, obtido frequncia de cruzamento de fase, P.
G M =AdB para frequncia tal que ( A)=180 (9.7)

Os exemplos da figura 9.1 apresentam-se redesenhados na figura 9.2 para determinao das margens de ganho e de
fase, de acordo com a definio anterior. Aqui, apenas se considera a gama de frequncia =0 a +, suficiente
para obter os dois parmetros.
Im Im
GM P2(0,1)
GM P2(0,1)
=0 fM |TCA (jw)| =0
p P1(1,0) p g P1(1,0)
P3(-1,0) g =+oo Re P3(-1,0) =+oo Re
|TCA (jw)|
fM
P4(0,-1)
P4(0,-1)
(a) (b)
Figura 9.2 - Margens de Ganho e de Fase para os exemplos da figura 9.1.
Na figura 9.2(a) pode observar-se que, adicionando 180 ao ngulo de fase obtido frequncia de cruzamento g,
o resultado positivo e igual ao valor representado na figura por M, o sistema estvel. J na figura 9.2(b),
adicionando 180 ao ngulo obtido frequncia de cruzamento, resulta um ngulo negativo de valor igual ao M
representado, sendo o sistema instvel. Pode concluir-se, generalizando, que um sistema estvel se a margem de
fase positiva ( M>0) e instvel se a margem de fase negativa.
A margem de ganho obtida da figura 9.2(a) po
G M =20log10 (1)20log10T CA ( g )dB
G M3 G M1 Im
P2(0,1)
fM3
=+oo
P3 P2 P1 P1(1,0) (9.8)
P3(-1,0) Re
fM1 f
P4(0,-1)
C3 C2 C1
=0
Figura 9.3 - Margens de Ganho e de Fase para os exemplos da figura 9.1.

Atendendo a que frequncia =g se verifica ser o mdulo |T CA(j g )| <1, sendo por isso o logaritmo desse valor
negativo, o resultado de (9.8) positivo.
Para < g o mdulo |TCA(j)| >1 e |TCA(j)| <1 para > g. fase (j)
equivalente ao para a margem de fase ganho pode
9.2.2. CRITRIO USANDO DIAGRAMAS DE BODE

Outro critrio bastante usado o critrio que utiliza as curvas de Bode. Neste caso as curvas do mdulo e fase de
TCA(j) so desenhadas tendo em conta que o eixo do mdulo descrito em dB e o eixo da frequncia numa escala
logartmica.
O par de parmetros que permite inferir a mtrica de estabilidade relativa de um dado sistema. Por definio,
designa-se Margem de Fase, M, ao valor da fase obtido por (9.9) quando a frequncia do sinal de entrada tal que
o ganho de cadeia de retorno unitrio, ou seja, 0dB.
M =180+( A) para frequncia f tal que A=1 AdB =0dB (9.9)

Por definio, designa-se Margem de Ganho, GM, ao valor do ganho obtido por (9.10) quando a frequncia do
sinal de entrada tal que a fase de cadeia de retorno de -180.
G M =AdB para frequncia f tal que ( A)=180 (9.10)
Na figura 9.4 mostrado o processo de obteno das margens de fase M F e de ganho MG a partir dos diagramas de
bode. frequncia do ponto de cruzamento da curva de mdulo e da curva de fase com o eixo da frequncia
designam-se por cruzamento de fase f e cruzamento de ganho g, respetivamente.
|T CA(j)|dB f(j)
[]
0dB
g f [rad/s]
MG
0
-90
MF
-180
Figura 9.4 - Obteno das margens de ganho MG e de fase MF a partir dos diagramas de mdulo e de fase.

Para garantir uma estabilidade relativa necessrio que a margem de ganho e a margem de fase sejam,
respetivamente, maiores que 10dB e 45. Analisando a equao da funo de transferncia de um sistema,
nomeadamente o polinmio caracterstico, s se este possui um nmero superior a dois polos em relao ao nmero
de zeros, que o ngulo de fase do ganho em cadeia, fCA(TCA(j)) poder exceder os -180 a uma determinada
frequncia. Conclui-se, assim, que se esse nmero for inferior a trs polos no existe o risco de o amplificador se
tornar instvel.
9.2.2.1. EXEMPLO 9.1 - MARGENS DE GANHO E DE FASE
109
T CA ( j )= (9.11)
(410 2+ j )2(2103+ j )
109
T CA ( j )=
161042103(1+ j )2(1+ j ) (9.12)
410 2 2103
3,125
T CA ( j )=
(1+ j )2(1+ j ) (9.13)
410 2 210 3
Mdulo do fator K0: F K0dB =20log 10 (3,125)=9,9dB (9.14)
{
0dB para <400 Hz
F P1dB =220log10(1+ j )
Modulo Polo1: . (9.15)
4102 40dB/ dec para >400 Hz
{
0 para <40 Hz
Fase Polo1: P1 =2arctg ( ) (9.16)
90 / dec para 40Hz<<4kHz
4102 180 para >4 kHz
{
0dB para <2 kHz
F P2dB =20log10(1+ j )
Modulo Polo2: . (9.17)
210 3 20dB/ dec para >2 kHz
{
0 para <200 Hz
Fase Polo2: P1 =arctg ( ) (9.18)
45 /dec para 200Hz<<20kHz
2103 90 para >20 kHz

Dos diagramas de modulo e de fase da figura 9.5, conclui-se que a margem de fase de fM=72 e a margem de
ganho de GM=24dB. A frequncia para a qual se verifica um ganho de 0dB de fG=720H e a frequncia para a
qual se verifica uma fase de -180 de fF=2,8kHz. O Amplificador estvel.
|H(j)|dB f []
100
80
60
40
fF=2,8kHz
20 fG=720Hz
10dB |FK0| +10dB
-1
0 10 100 101 102 103 104 105 106 107 108 109
2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89 2 3 4 5 6 7 89
MG f [Hz]
-20 24dB +180
-40 +90
-60 0
-80 -90
MF
72
-100 -180
-270
Figura 9.5 - Obteno das margens de ganho MG e de fase MF a partir dos diagramas de modulo e de fase.

102(2+ j )
Z1
T CA ( j )= (9.19)
(0,1+ j )(0,5+ j )(1+ j )
P1 P2 P3
Para
Z1=2400rads-1; P1=22000rads-1; P2=218000rads-1; P3=250000rads-.
2102 (1+ j )
2 Z1
T CA ( j )= (9.20)
0,1(1+ j )0,5(1+ j )(1+ j )
0,1 P1 0,5 P2 P3
f
4103(1+ j )
800
T CA ( j )=
f f f (9.21)
(1+ j )(1+ j )(1+ j )
200 9103 5010 3
Mdulo do fator K0: F K0dB =20log 10 (410 3 )=+72,04 dB (9.22)

{
f 0dB para f <800 Hz
Modulo Zero1: F Z1dB =20log 10(1+ j ) . (9.23)
800
+20dB/ dec para f >800 Hz
{
Modulo Polo1: F P1dB =20log10(1+ j ) . (9.24)
200
20dB/ dec para f >200 Hz
{
f 0dB para f <9 kHz
9103 20dB/ dec para f >9kHz
{
f 0dB para f <50 kHz
50103 20dB/dec para f >50 kHz
{
f 0 para f <80 Hz
Fase Zero1: Z1=arctg ( ) 45/ dec para 80Hz< f <8kHz (9.27)
800
90 para f >8 kHz
{
f 0 para f <20 Hz
Fase Polo1: P1 =arctg ( ) 45 /dec para 20Hz< f <2kHz (9.28)
200
90 para f >2 kHz
{
f 0 para f <900 Hz
9103 90 para f >90kHz
{
f 0 para f <5 kHz
Fase Polo3: P3 =arctg ( ) 45/ dec para 5kHz< f <500kHz (9.30)
5010 3 90 para f >500kHz
Dos diagramas de modulo e de fase da figura 9.6, conclui-se que a margem de fase de fM<0 e a margem de ganho de
GM=-8dB. A frequncia para a qual se verifica um ganho de 0dB de fG=650kHz e a frequncia para a qual se verifica uma
fase de -180 de fF=500kHz. O Amplificador ...

|T CA(j)|dB f []
100
80
72,04dB |FK0|
60
40
20 fP1=200Hz fP=500kHz
fZ1=800Hz fP2=9kHz fP3=50kHz
-8dB fg=650kHz
-1
0 10 100 101 102 103 104 105 MG 106 107 108 109
2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789
f [Hz]
-20 +180
-40 +90
-60 0
-80 -90
MF -180
-100
-180 <0

10(4+ j )
Z1
T CA ( j )= (9.31)
(0,1+ j )(1+ j )(1+ j )
P1 P2 P3
Para as frequncias
fZ1=1kHz; fP1=2kHz; fP2=30kHz; fP3=150kHz.
410(1+ j )
4 Z1
T CA ( j )= (9.32)
0,1(1+ j )(1+ j )(1+ j )
0,1 P1 P2 P3
f
4102 (1+ j )
4103
T CA ( j )=
f f f (9.33)
(1+ j )(1+ j 3 )(1+ j )
200 3010 150103
Mdulo do fator K0: F K0dB =20log 10 (410 2 )=+52,04 dB (9.34)
{
Modulo Zero1: F Z1dB =20log 10(1+ j ) . (9.35)
4103 +20dB/ dec para f >40 kHz
{
200
20dB/ dec para f >200 Hz

{
f 0dB para f <9 kHz
9103 20dB/ dec para f >9kHz
{
f 0dB para f <50 kHz
50103 20dB/dec para f >50 kHz
{
f 0 para f <400 Hz
Fase Zero1: Z1=arctg ( ) 45/ dec para 400Hz< f < 40kHz (9.39)
4103 90 para f >40 kHz
{
f 0 para f <20 Hz
200
90 para f >2 kHz
{
f 0 para f <3kHz
Fase Polo2: P2 =arctg ( ) 45 /dec para 3kHz< f <300kHz (9.41)
30103 90 para f >300kHz
{
f 0 para f <15 kHz
Fase Polo3: P3 =arctg ( ) 45/ dec para 15kHz< f <1,5 MHz (9.42)
15010 3 90 para f >1,5MHz
Dos diagramas de modulo e de fase da figura 9.3, conclui-se que a margem de fase de fM=35 e a margem de ganho de
GM=30dB. A frequncia para a qual se verifica um ganho de 0dB de fG=300kHz e a frequncia para a qual se verifica uma
fase de -180 de fF=1,6MHz. O Amplificador ...

|TCA(j)|dB f []
100
80
60
52,04dB |FK0|
40
fg=300kHz
20 fP=1,6MHz
0 10
-1
100 101 102fP1=200Hz 103 fZ1=4kHz104 fP2=30kHz105 fP3=150kHz106 107 108 109
2 3 4 5 6 789 2 3 4 5 6789 2 3 4 5 6789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6 789 2 3 4 5 6789 2 3 4 5 6789 2 3 4 5 6789 f [Hz]
MG 30dB
-20 +180
-40 +90
-60 0
-80 -90
MF
-100 -180
35
9.3. TCNICAS DE COMPENSAO
No captulo dedicado resposta em frequncia de um amplificador concluiu-se que funo de transferncia

normalmente uma equao racional constituda por dois polinmios. Essa funo dever ser fatorizada, por forma a
mais facilmente permitir obter os diagramas de bode e, a partir deles, inferir sobre a estabilidade do amplificador.
As razes do polinmio do dividendo, zeros da funo, no produzem, por si s, problemas de instabilidade,
atendendo a que anulam a funo. Os zeros do polinmio caracterstico, polos da funo, so os responsveis pela
eventual instabilidade. A localizao no espectro de frequncia e a relao entre o nmero de zeros e o numero de
polos determinante na estabilidade, pelo que devem ser bem conhecidos. Este conhecimento permite que possa
ser efetuada compensao com base nas seguintes metodologias,
(1) - Adicionando um polo dominante;
(2) - Modificando um polo dominante existente;
(3) - Modificando a malha de realimentao;
(4) - Mtodo de Miller.
9.3.1. INTRODUO DE POLO DOMINANTE
Este mtodo consiste em adicionar um novo polo no circuito, por forma a garantir que a curva de ngulo de fase
seja inferior a -180 quando o mdulo do ganho em cadeia, TCA, unitrio.
102
T CA ( j )=
(1+ j 3 )(1+ j )(1+ j ) (9.43)
410 20103 50103

10. Anexos
GAMA DE VALORES NORMALIZADOS DE RESISTNCIAS

IMAGENS BASE DE SINAIS DO OSCILOSCPIO
REGRA DE CRAMER
INSTITUTO SUPERIOR DE ENGENHARIA DE LISBOA 10.ANEXOS
10.1.ANEXO A - GAMA DE VALORES NORMALIZADOS DE RESISTNCIAS

Seria impraticvel para a industria eletrnica disponibilizar todos os valores possveis de resistncias. A industria
segue normas da EIA (Electronic Industries Association) e outras entidades reguladoras que especificam os valores
standard para produo de resistncias eltricas, normalmente designados por Gama de Valores ou Srie de
Valores. Cada srie, baseada na tolerncia que possvel garantir na produo, simbolicamente representada com
um ``E seguido de um nmero que indica o nmero de valores por dcada. Historicamente, as primeiras
resistncias a serem produzidas industrialmente eram baseadas em grafite (carvo), tendo uma tolerncia muito
elevada (50%, srie E3) com trs valores nominais de referncia. Com o aperfeioamento da qualidade do
equipamento e dos processos de produo, que permitem minorar a tolerncia dos componentes eletrnicos, foram
surgindo novas sries. A srie E6, usada aqui como primeiro exemplo, surge a partir da tolerncia de 20% e tem
seis valores nominais de referncia (Rnon), como mostra a tabela 10.1.
Tolerncia 20% Srie E6
Rnom Rmximo
Rmnimo
(Rnom+)
=Rnom.0,2 (Rnom-)
0,2 0,8 1 1,2

0,3 1,2 1,5 1,8
0,44 1,76 2,2 2,64
0,66 2,64 3,3 3,96
0,94 3,76 4,7 5,64
1,36 5,44 6,8 8,16
Tabela 10.1- Srie E6: valores nominal, mximo e mnimo para tolerncia de 20%.
A srie E12 surge a partir da tolerncia de 10% e tem doze valores nominais como mostra a tabela 10.2. As srie
E24, E48, E96 e E192 surgem a partir da tolerncia de 5%, 2%, 1% e 0,1% e tem vinte e quatro, quarenta e oito e
noventa e seis e cento e noventa e dois valores nominais, respetivamente, mostrada na tabela 10.4.
Tolerncia 10% Srie E12

Rmnimo Rnom Rmximo
=Rnom.0,1
(Rnom-) (Rnom+)
0,1 0,9 1 1,1

0,12 1,08 1,2 1,32
0,15 1,35 1,5 1,65
0,18 1,62 1,8 1,98
0,22 1,98 2,2 2,42
0,27 2,43 2,7 2,97
0,33 2,97 3,3 3,63
0,39 3,51 3,9 4,29

0,47 4,23 4,7 5,17

0,56 5,04 5,6 6,16
0,68 6,12 6,8 7,48
0,82 7,38 8,2 9,02
Tabela 10.2- Srie E12: valores nominal, mximo e mnimos para tolerncia de 10%.
Tabela 10.3- Valores das series E6, E12, E24 e E96.
Gama de Valores de Resistncias Normalizadas (series)

E6 E12 E24 E96 E6 E12 E24 E96 E6 E12 E24 E96
10 10 10 10.0 21.5 46.4
10.2 22 22 22 22.1 47 47 47 47.5
10.5 22.6 48.7
10.7 23.2 49.9
11 11.0 23.7 51 51.1
11.3 24 24.3 52.3
11.5 24.9 53.6
11.8 25.5 54.9
12 12 12.1 26.1 56 56 56.2
12.4 26.7 57.6
12.7 27 27 27.4 59
13 13.0 28.0 60.4
13.3 28.7 62 61.9
13.7 29.4 63.4
14.0 30 30.1 64.9
14.3 30.9 66.5
14.7 31.6 68 68 68 68.1
15 15 15 15.0 32.4 69.8
15.4 33 33 33 33.2 71.5
15.8 34 73.2
16 16.2 34.8 75 75.0
16.5 35.7 76.8
16.9 36 36.5 78.7
17.4 37.4 80.6
17.9 38.3 82 82 82.5
18 18 18.2 39 39 39.2 84.5
18.7 40.2 86.6
19.1 41.2 88.7
19.6 42.2 91 90.9
20 20.0 43 43.2 93.1
20.5 44.2 95.3
21.0 45.3 97.6
Valores em concordncia com IEC Publication 63 (1963) e BS2488

Tabela 10.4- Valores normalizados de resistncias da serie E12.

10.2.ANEXO B - IMAGENS BASE PARA SINAIS DO OSCILOSCPIO
CH1 (X)
Volts/Div
Position
Mode
Time/Div
XY
CH2 (Y)
Volts/Div
Position
Mode
Figura 10.1- Imagem de osciloscpio para acetato.
10.3.ANEXO C - REGRA DE CRAMER
APLICAO A EQUAES LINEARES
Considere-se um sistema de n equaes lineares com n incgnitas:

a11 x1 a12 x2 a13 x3 a1n xn b1
a21 x1 a22 x2 a23 x3 a2 n xn b2
a31 x1 a32 x2 a33 x3 a3n xn b3

an1 x1 an2 x2 an 3 x3 ann xn bn
Denote-se por o determinante da matriz A=(aij) dos coeficientes,

a11 a12 a13 a1n
a21 a22 a23 a2n
A a31 a32 a33 a3n

an1 an2 an 3 ann
Denote-se por i o determinante da matriz obtida substituindo a coluna i de A pela coluna de termos constantes,

b1 a12 a13 a1n a11 b1 a13 a1n a11 a12 a13 b1

b2 a22 a23 a2 n a21 b2 a23 a2 n a21 a22 a23 b2
1 b3 a32 a33 a3n 2 a31 b3 a33 a3n n a31 a32 a33 b3

bn an 2 an3 ann an1 bn an3 ann an1 an2 an 3 bn
O sistema tem soluo (nica) se, e s se, 0 . Essa soluo calculada como sendo,
1 2 n
x1 , x2 , , xn .

Exemplo 1. Resolva-se, se tiver soluo, o seguinte sistema de equaes aplicando a regra de cramer:
2 x1 x3 1

x2 3 x1 x3 2
x3 x2 x1 3 0

Comea-se por reorganizar o sistema de equaes,
2 x1 0 x2 x3 1

3 x1 x2 x3 2
x1 x2 x3 3

O determinante da matriz A ,
2 0 1
A 3 1 1 2 (1 1) 3 ( 0 1) 1 ( 0 1) 2 .
1 1 1
Sendo 0 , conclui-se que o sistema um sistema de cramer, ou seja, tem soluo. Determine-se agora a soluo
deste sistema,
1 1 2 2 3 3
x1 , x2 e x3 .
2 2 2
1 0 1
1 2 1 1 1 (1 1) 2 (0 1) 3 (0 1) 1 ,
3 1 1
2 1 1
2 3 2 1 2 (2 3) 3 (1 3) 1 (1 2) 3 ,
1 3 1
2 0 1
3 3 1 2 2 (3 2) 3 (0 1) 1 (0 1) 4 .
1 1 3
Ento, a soluo :
1 3 4
x1 , x2 e x3 2.
2 2 2

Contra Capa
ISEL 2017

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LEETC

Desenho de fundo de capa baseado na seguinte microfotografia de circuito integrado monoltico.

Circuito: Sistema RFIC de receo dupla-banda (2.4GHz/5.2GHz)

Qualquer comentrio ou sugesto deve ser direcionado para o endereo,

[V12.06] [2012.06.22] Primeiro documento provisrio.

[V14.10] [2014.10.22] Novo desenho de capa. Introduo do Captulo-Amplificadores Operacionais. Atualizado o

Fernando dos Santos Azevedo

Instituto Superior de Engenharia de Lisboa

ISEL, Maro de 2017

1.1. CONVENES E SIMBOLOGIA

iE - corrente total instantnea no emissor.

FERNANDO AZEVEDO PG.11 ELECTRNICA 2 - FOLHAS DE APOIO

v BE =V BE+v be vBE tenso total instantnea entre base e emissor.

VBE VBE > 0 VBE < 0 VBE

1.2. POLARIZAO NAS ZONAS DE FUNCIONAMENTO

FERNANDO AZEVEDO PG.12 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.3 - Transstor de Juno Bipolar do tipo NPN e PNP.

JE polarizada Inversamente - JC polarizada Inversamente ZONA DE CORTE - ZC

FERNANDO AZEVEDO PG.13 ELECTRNICA 2 - FOLHAS DE APOIO

Zona Ativa Direta

VBE ON 0,7 V VBE K te 0,7 V VBE ON 0,7 V

V CE >0,2 V V CE>V CEsat V CE <0,2V

V BC =V BE =0,8 V VCE sat 0,2 V V BC =V BE =0,8 V

Zona Ativa Inversa

FERNANDO AZEVEDO PG.14 ELECTRNICA 2 - FOLHAS DE APOIO

V BC =0,7V rev hFE V BC =0,7 V

1.3. MODELO DC LINEAR DO DISPOSITIVO - MODELO DE SINAIS FORTES

I E =( I B + I C )=( I B +h FEI B )=(1+h FE )I B (1.3)

Equaes e modelo vlidos para os dispositivos NPN e PNP. B IB IC C

Figura 1.4 - Equao Fundamental e Modelo DC do TJB.

1.4. PROCEDIMENTO PARA DETERMINAO DO PFR

FERNANDO AZEVEDO PG.15 ELECTRNICA 2 - FOLHAS DE APOIO

1.5. MODELOS DE AMPLIFICADORES

FERNANDO AZEVEDO PG.16 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.5 - Aplicao da fonte na entrada (eq.Thevenin) e carga na sada do quadripolo.

1.5.2. MODELO DO AMPLIFICADOR DE TENSO

FERNANDO AZEVEDO PG.17 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.6 - Modelo equivalente do amplificador em tenso.

2 Situao - sada em curto-circuito, RL=0

Atendendo a que a sada curto-circuitada (vo=0V), a corrente na sada ser (1.7).

3 Situao - sada com carga, 0 RL

Avo = Kte (1.10)

1.5.2.1. EXEMPLO - CARATERIZAO DO AMPLIFICADOR DE TENSO

FERNANDO AZEVEDO PG.18 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.7 - Amplificador em tenso.

A potncia na carga RL obtida pela expresso (1.13).

Figura 1.8 - Ganho de tenso em funo da carga RL.

FERNANDO AZEVEDO PG.19 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.9 - Potncia na carga RL em funo do seu valor ohmico.

1.5.3. MODELO DO AMPLIFICADOR DE CORRENTE

Figura 1.10 - Modelo equivalente do amplificador em corrente.

FERNANDO AZEVEDO PG.20 ELECTRNICA 2 - FOLHAS DE APOIO

Ais =Kte (1.19)

1.5.3.1. EXEMPLO - CARACTERIZAO DO AMPLIFICADOR DE CORRENTE

Figura 1.11 - Amplificador em corrente.

FERNANDO AZEVEDO PG.21 ELECTRNICA 2 - FOLHAS DE APOIO

Figura 1.12 - Ganho de corrente em funo da carga RL.

Figura 1.13 - Potncia na carga RL em funo do seu valor ohmico.

FERNANDO AZEVEDO PG.22 ELECTRNICA 2 - FOLHAS DE APOIO

1.6. MODELO INCREMENTAL - MODELO DE SINAIS FRACOS

vbe hre vce + h fe ib hoe vce

Figura 1.14 - Modelo incremental h do TJB.

Descrio dos parmetros h do modelo da figura 1.14,

hoe : condutncia na sada, com entrada em aberto.