Sunteți pe pagina 1din 6

Ministerul Educaiei al Republicii Moldova

Universitatea Tehnic a Moldovei

Raport
LUCRARE DE LABORATOR NR. 1
La Analiza si Sinteza Dispozitivelor Numerice

A efectuat:
st. gr. SI-151 Cucu D.

A verificat:
lector superior Munteanu S.

Chiinu 2016
Tema: Sinteza circuitelor logice combinaionale

Scopul lucrarii: Studierea practic i cercetarea procesului de sintez a circuitelor logice


combinaionale.

Varianta 10
Sarcina lucrarii: Fie date functiile logice:
y1=(0,3,4,5,6,8,10,12,13)
y2=(4,5,6,7,9,11,12,13,14)

1. Construiti tabela de adevar a functiei y1 si y2.


2. Efectuati minimizarea functiilor y1 si y2 pentru unitati si pentru zerouri.
3. Utilizind proprietatile DeMorgan transformati forma disjunctive minimala a
functiilor y1 si y2 in setul de elemente SI-NU.
4. Construiti schema circuitului pentru functiile y1 si y2 utilizind softul
LogicWorks 4.0 utilizind numai porti logice SI-NU.
5. Pentru fiecare schema a circuitului determinati costul si timpul de retinere a
semnalului.
6. Pentru functia y1 determinati FCD si FCC.

Consideratii teoretice: Orice circuit logic se caracterizeaz prin natura semnalelor de


intrare, a celor de ieire, prin clasele de funcii intrare-ieire i prin natura prelucrrilor de
date ce au loc n structura sa intern.
Din punct de vedere funcional circuitele logice se mpart n dou clase: combinaionale
i secveniale. Un circuit logic combinaional (CLC) se caracterizeaz prin aceea c starea
ieirilor sale la un moment dat depinde numai de starea intrrilor sale n momentul
considerat. Se mai spune c circuitele logice combinaionale (CLC) sunt lipsite de
memorie i variabilele de ieire nu sunt aplicate la intrare. Legtura ntre starea intrrilor i
starea ieirilor circuitului este dat de funciile de transfer ale acestuia, denumite n ceast
caz funcii de comutare, care sunt funcii booleene.
Orice circuit logic combinaional (CLC), care are n intrri (x1,x2,x3, ... ,xn) i m ieiri
(y1,y2,y3, ... ,ym), la care ieirile pot fi exprimate numai n dependen de variabilele de
intrare:
y1=f1(x1,x2,x3, ... ,xn);
y2=f2(x1,x2,x3, ... ,xn)
................................
ym=fm(x1,x2,x3, ... ,xn);
Sinteza unui circuit logic combinaional (CLC) se realizeaz n urmtoarele etape:
- descrierea necesitilor ce trebuie s le rezolve circuitul logic combinaional (prin text,
desen, diagrame, etc);
- reprezentarea acestei descrieri sub forma unui tabel de adevr;
- deducerea funciilor logice i minimizarea acestora;
- implimentarea acestor funcii minimizate sub forma unor reele de comutare prin
intermediul circutelor integrate;
Implimentarea funciilor logice minimizate sub forma reelelor de comutare poate fi
realizat sau n forma disjunctiv (I/SAU), sau n orice alt form normal, adic I-
NU/I-NU, SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I, SAU/I, SAU-
NU/SAU-NU.
Trecerea de la o form normal la alta se efectueaz prin utilizarea succesiv a
formulelor lui De Morgan, avnd iniial forma canonic disjunctiv normal (I/SAU) i
forma canonic conjunctiv normal (SAU/I) a funciei.
Minimizarea funciilor este necesar n procesul de sintez a circuitelor numerice
deoarece forma cea mai simpl (minimal) a unei funcii va necesita cheltuieli minimale
de aparataj la materializarea acestor funcii.
Exist mai multe metode de minimizare a funciilor logice. n cazul cnd numrul de
variabile a funciei nu este mai mare dect 6 se utilizeaz metodele diagramelor Veitch-
Karnaugh.
Diagramele Veitch-Karnaugh reprezint nite tabele numrul ptrelelor crora este
egal cu numrul de combinaii posibile ale variabilelor pe care le poate avea funcia ce
trebuie minimizat. Ptrelele sunt aezate ca cele care corespund combinaiilor ce se pot
alipi ntre ele i se afl n poziii vecine. Orice alipire ntre dou combinaii vecine va
rezulta urmtoarele: partea comun rmne intact (neschimbat), iar variabilele prin care
se deosebesc dispar.
ntr-o diagram se pot alipi dou combinaii cu eliminarea unei variabile, patru
combinaii cu eliminarea a dou variabile, opt combinaii cu eliminarea a trei variabile,
asesprezece combinaii cu eliminarea a patru variabile, treizeci i dou de combinaii cu
eliminarea a cinci variabile.
La minimizarea diagramelor Veitch-Karnaugh se completeaz astfel: n ptrelele care
corespund combinaiilor pentru care funcia este egal cu 1 se nscriu uniti, iar celelalte
nu se completeaz. Alipirile se realizeaz n aa fel ca numrul minimal de alipiri s
cuprind un numr maximal de uniti.

Indeplinirea sarcinii:

Nr x1 x2 x3 x4 y1 y2
.
0 0 0 0 0 1 0
1 0 0 0 1 0 0
2 0 0 1 0 0 0
3 0 0 1 1 1 0
4 0 1 0 0 1 1
5 0 1 0 1 1 1
6 0 1 1 0 1 1
7 0 1 1 1 0 1
8 1 0 0 0 1 0
9 1 0 0 1 0 1
10 1 0 1 0 1 0
11 1 0 1 1 0 1
12 1 1 0 0 1 1
13 1 1 0 1 1 1
14 1 1 1 0 0 1
15 1 1 1 1 0 0
Tabelul Nr.1: Tabelul de adevar al functiilor y1 si y2
X1 X2 00 01 11 10
X3 X4
00 1 1 1 1

01 0 1 1 0

11 1 0 0 0

10 0 1 0 1
X1 X2 00 01 11 10
X3 X4
00 0 1 1 0

01 0 1 1 1

11 0 1 0 1

10 0 1 1 0
fig.1 Diagrama Karnaugh pentru funcia y1 fig.2 Diagrama Karnaugh pentru funcia y2

Funciile minimalizate in forma I-SAU:


= x3 x 4
y1 x 2 x3 x1 x 2 x 4 x1 x 2 x 4 x1 x 2 x3 x 4
y2=

Aducem functiile la forma I-NU/ I-NU


y1=
y2= x 1 x 2 x 2 x 3 x1 x 2 x 4 x1 x 2 x 4
fig.3 Sinteza circuitului logic in setul de elemente SI-NU pentru functia y 1

fig.4 Diagrama de timp pentru functiile y1

fig.5 Sinteza circuitului logic in setul de elemente SI-NU pentru functia y 2


fig.6 Diagrama de timp pentru functia y2

1. Pentru prima schema:


Timpul de retinere = 2 u.t.
Costul =20 Q

2. Pentru schema a doua:


Timpul de retinere = 2 u.t.
Costul =15 Q

Concluzii: Un lucru foarte important in aceasta lucrare de laborator este minimizarea


functiilor, iar in cazul nostru le-am minimizat prin diagrame Karnaugh. Tot aici am facut
cunostinta cu programul LogicWorks 4.0 care este un program bun pentru a construi
schemele logice.