Cap8 Def

151
8. CIRCUITE BASCULANTE BISTABILE
Circuitele basculante sunt circuite electronice care, n funcionare, au dou sau mai
multe puncte de funcionare i trecerea de la un punct la altul se face printr-un proces foarte
rapid, cumulativ (de regul datorat unei reacii pozitive), care poart numele de basculare, de
unde i numele acestor circuite. Strile de funcionare pe care le are circuitul pot fi stabile sau
cvasistabile.
Se spune c o stare de funcionare a unui circuit este stabil dac circuitul rmne n
acel punct de funcionare un timp nelimitat, iar ieirea din aceast stare se face prin
basculare, numai pe baza unei comenzi din exteriorul circuitului. O stare stabil este
totdeauna asociat cu intrarea circuitului pe care se d comanda de basculare din acea stare.
O stare de funcionare a unui circuit se numete cvasistabil (instabil) dac circuitul
rmne n acea stare un timp limitat i apoi, fr vreo comand din exterior, basculeaz n
alt stare. Evident, n acest situaie nu mai este nevoie de nici o intrare de comand. Timpul
limitat ct circuitul st n starea cvasistabil este determinat de regul de unele componente
interne ale circuitului (rezistene, condensatoare, etc.).
Din punct de vedere al numrului i tipului de stri, n mod uzual, se ntlnesc urmtoarele
circuite :
- circuite basculante bistabile : sunt circuite care n funcionare prezint dou stri,
ambele stabile.
- circuite basculante monostabile: prezint dou stri, una stabil i a doua cvasistabil.
- circuite basculante astabile: prezint dou stri de funcionare, ambele cvasistabile.
Circuitele basculante bistabile (CBB) pot fi construite att cu elemente discrete

(tranzistoare, rezistene) ct i sub form de circuite integrate analogice (ca elemente
constructive ale unor circuite complexe) sau logice (TTL, CMOS, ECL, nMOS). CBB-urile
integrate logice mpreun cu porile logice stau la baza construirii tuturor circuitelor digitale.
152 Capitolul 8: CIRCUITE BASCULANTE BISTABILE
8.1. Circuite basculante bistabile cu tranzistoare npn cu cuplaj colector-baz
Exist o mare diversitate de CBB cu tranzistoare - cu cuplaj colector-baz, cu

tranzistoare cuplate n emitor, cu tranzistoare complementare, etc.- fiecare avnd sectorul su
de aplicaii. Drept reprezentativ (st i la baza circuitelor integrate) este bistabilul cu
tranzistoare cu cuplaj colector-baz care va fi analizat n detaliu n cele ce urmeaz.
8.1.1. CBB cu tranzistoare cuplaj colector-baz: schem electric; funcionare
Construcia circuitului, fig. 8.1., este perfect simetric (rezistenele omoloage fiind
egale). Condensatoarele C1 i C2 au fost reprezentate cu linie punct deoarece ele pot lipsi la
analiza n regim staionar, efectul lor
intervenind numai n regim dinamic
(condensatoare de accelerare).
Funcionare
La prima alimentare, datorit simetriei
circuitului, se poate presupune c cele
dou tranzistoare conduc la fel, adic
au acelai curent de colector iC1 = iC2 .
Aceast stare ns nu este o stare de
echilibru stabil. ntr-adevr, s
presupunem c dintr-o cauz extern, oarecare, curentul i C1 crete. n urma acestei modificri,
Fig. 8.1. CBB cu tranzistoare npn cuplaj C-B tensiunea din colectorul lui T1 scade (se
calculeaz cu UC1 = EC RC1 iC1 ).
Scderea lui UC1 se transmite prin divizorul rezistiv R1, r2 n baza lui T2 ceea ce determin
scderea tensiunii sale de baz. Se amorseaz modificrile n lan descrise de diagrama de mai
jos n care :
- O sgeat orizontal semnific trecerea de la cauz la efect (deasupra sgeii s-a
indicat procesul prin care se trece de la cauz la efect).
- Sgeata vertical semnific sensul de modificare (cretere/descretere) a mrimii
respective.
8.1. CBB cu tranzistoare npn cuplaj colector - baz 153
Se observ c se pune n eviden o reacie pozitiv care ntrete dezechilibrul iniial

(creterea lui iC1). Procesul se continu, tranzistorul T1 evolund spre saturaie (UC1 scade) n
timp ce T2 evolueaz spre blocare (UC2 crete). Mecanismul continu n avalan (reacie
pozitiv) pn n momentul n care fie T1 devine saturat, fie T2 devine blocat i reacia
pozitiv se ntrerupe (lanul de mai sus se ntrerupe). Circuitul este astfel dimensionat nct se
ajunge la starea final caracterizat de T1 saturat i T2 blocat (singura situaie distinct care
ar mai fi posibil ar fi T1activ T2 blocat) i care este o stare stabul..
Similar se poate arta c o perturbaie iniial de sens contrar amorseaz un proces de
basculare care ar duce circuitul n starea T1 blocat T2 saturat (reacia pozitiv ar putea fi
descris de un lan de acelai tip ca mai sus vezi simetria circuitului).
n concluzie, cele dou stri stabile ale circuitului basculant bistabil sunt:
Starea 1 caracterizat de T1 saturat T2 blocat .
Starea 2 caracterizat de T1 blocat T2 saturat.
8.1.2. Dimensionarea circuitului basculant bistabil cu tranzistoare
Circuitul trebuie astfel dimensionat nct cele dou stri ale sale s fie stabile. Datorit
simetriei circuitului vom analiza numai una dintre cele doua stri, fie aceasta, de exemplu,
starea 1. Condiiile care se impun pentru ca aceast stare s fie stabil sunt :
1. Presupunnd T1 saturat trebuie s rezulte T2 blocat.
2. Presupunnd T2 blocat trebuie s rezulte T1 saturat.
Impunnd aceste dou condiii cele dou tranzistoare se menin unul pe cellalt la un nivel
de conducie ce corespunde strii 1 i, fr vreo intervenie din exterior, durata strii 1 devine
nelimitat. n cele ce urmeaz, datorit simetriei circuitului, n notaia componentelor vom
renuna la indicele 1 sau 2 (din considerente de simplitate i generalizare) astfel c de
exemplu rezistenele vor fi notate R, r i RC.
Vom analiza distinct cele dou implicaii de mai sus.
Prima implicaie : presupunnd T1 saturat trebuie s rezulte T2 blocat.
Fie situaia n care T1 este saturat, fig. 8.2. Vom calcula tensiunea din baz
tranzistorului T2, notat UB2 , i vom impune condiia ca aceasta s aiba o astfel de valoare
nct s rezulte blocarea lui T2 (mai mic dect U sau, i mai sigur, mai mic dect 0).
U CE sat U BE
Se calculeaz I1 i
R
U BE E B
I2
r
Din I1 + ICBO = I2 se calculeaz
U CE sat U BE U BE E B i
I CBO
Fig. 8.2. CBB-ul cu tranzistorul T1 saturat R r
nc
1 1 U CE sat E
U BE I CBO B
R r R r
n ultima relaie impunem UBE < 0 ceea ce duce la
EB
r
U CE sat (8.1)
I CBO
R
Presupunnd UCE sat = 0, relaia (8.1) se simplific
EB
r (8.2)
I CBO
n concluzie, implicaia presupunnd T1 saturat trebuie s rezulte T2 blocat revine la
respectarea relaiei (8.2) de dimensionare a rezistenei r.
Observaii :
1. Pentru blocarea lui T2 ar fi fost suficient s se impun condiia U BE < U. Existena
sursei EB, care negativeaz baza, a permis impunerea unei condiii UBE < 0 care asigur
o blocare mai ferm pentru T2. Rolul sursei EB este acela de a asigura o mai mare
imunitate (blocare mai ferm) la zgomot a CBB-ului. (n general E B se adopt de
valoare mic, 2-3 V).
2. Curentul ICBO are n mod uzual o valoare extrem de mic nct relaia de dimensionare
(8.2) este inutil. De aceea n multe cazuri (vezi i variantele fr sursa E B) se
consider c prima implicaie este realizat fra a impune nici o condiie de
dimensionare pentru rezistenele circuitului.
Implicaia a doua : presupunnd T2 blocat trebuie s rezulte T1 saturat.

Fie situaia n care tranzistorul T2 este blocat, fig. 8.3. Se va calcula pentru T1 curentul
su de baz, IB, i, distinct, curentul su de colector, IC , iar apoi vom impune condiia clasic
pentru saturaie IB > IC .
Se calculeaz
E C RC I C 2 RI 1 U BE sau
EC RC I 1 I CBO RI 1 U BE de unde se
E C U BE I CBO RC
scoate I1
R RC
U BE E B
Dar I2 i deci rezult
r
Fig. 3. CBB-ul cu tranzistorul T2 blocat
E C U BE I CBO RC U BE E B
I B I1 I 2
R RC r
E C U CE sat
Urmeaz s se calculeze curentul de colector pentru T1 : I C
RC
Condiia de saturaie revine la :
E C U BE I CBO RC U EB E C U CE sat
BE
R RC r RC
De regul, aceast inegalitate se rezolv n legtur cu rezistena R i se ine cont de
neglijrile ICBO = 0, UBE << EC i UCE sat = 0 :
E C
R RC
EC E B U BE (8.3)

RC r
Ceea de-a doua implicaie revine la ndeplinirea inegalitii (8.3) determin dimensionarea
rezistenei R. Pentru o mai bun evaluare a acestei rezistene se vor lua n eviden i
urmtoarele consideraii.
Observaie :
1. Se va evalua tensiunea din colectorul tranzistorului blocat, fig. 8.2.
E C U BE E R U BE RC
U C U BE R C
R RC R RC
(8.4)
Se observ c UC, ca funcie de R, este o funcie cresctoare : pentru R = 0 rezult U C = UBE
iar pentru R rezult UC = EC. Deoarece tensiunea din colectorul tranzistorului saturat
este 0 se impune ca tensiunea din colectorul tranzistorului blocat trebuie s fie ct mai
apropiat de sursa EC (diferena dintre ele s fie ct mai mare), deci R s fie ct mai mare.
2. Condiia (8.3) de calcul pentru R provine din inegalitatea specific saturaiei I B > IC .
Pentru a evita suprasaturarea tranzistorului (vitez lent de comutaie) se impune ca relaia
IB > IC s fie satisfcut la limit i implicit rezistena R s satisfac relaia (8.3) la limit.
n concluzie, ambele observaii de mai sus recomand ca inegalitatea (8.3) de calcul

pentru rezistena R s fie satisfcut la limit. Cu valori numeric uzuale, rezistena R rezult
mult mai mare dect rezistena de colector RC.
8.1.3. Variante de CBB cu tranzistoare
Schema analizat n fig. 8.1. prezint o variant complet de CBB. n fig. 8.4. sunt
prezentate unele variante simplificate ale CBB-urilor.
Fig. 8.4. Variante de CBB-uri cu tranzistoare
a. n prima variant, din considerente de economie, se propune renunarea la

sursa EB. n acest caz condiia de blocare a tranzistorului (cu care s-a calculat rezistena r -vezi
relaia (8.1)) se va impune UBE < U.
b. O variant i mai simpl se obine dac se renun i la rezistenele r. Totui
aceast variant este mai expus la perturbaii. n acest caz condiia (8.1) dispare iar (8.3)
revine la R < RC RC .
c. Varianta cea mai simpl se obine dac se renun i la rezistena R. n acest
caz tensiunea din colectorul tranzistorului blocat (vezi relaia (8.4)) este U BE = 0,7 V.
Dezavantajul principal al acestei soluii este diferena prea mic dintre tensiunea din
colectorul tranzistorului saturat UCE sat = 0 i tensiunea din colectorul tranzistorului blocat care
este egal cu UBE = 0,7 V. Datorit simplitii sale aceast variant este adoptat uneori n
implementarea circuitelor logice bipolare.
d. Transpunerea variantei anterioare n cazul circuitelor MOS conduce la ultima
variant prezentat, unde rezistena de sarcina poate fi realizat n diverse moduri (vezi
circuitele nMOS i CMOS).
8.2. Comanda circuitelor basculante bistabile cu transzistoare
Ieirea unui CBB se realizeaz din colectorul tranzistorului T1 sau T2. n mod
tradiional ieirea CBB-ului se noteaz cu litera Q. Ieirea din cellalt colector se va nota cu
litera Q. Datorit simetriei circuitului, oricare dintre cele dou colectoare poate fi ales drept
ieire Q, iar opusul su va rmne ieirea Q.
Prin analogie cu circuitele logice se observ c ieirea Q poate avea tensiunea
corespunztoare nivelului High sau Low. Se observ, de asemenea, c ieirea Q are nivelul
logic inversat fa de ieirea Q i de aceea Q' Q . n fine, n limbajul uzual, cnd ne referim
la starea n care se afl un CBB, n loc de starea 1 (T 1 saturat i T2 blocat) sau starea 2 (T1
blocat i T2 saturat) se va spune c acesta se afl n starea Q = 0 logic ( sau Q = Low)
respectiv starea Q = 1 logic (sau Q = High).
Schemele de comand care se vor prezenta sunt scheme de comand cu impulsuri. a
CBB-ului i pot asigura bascularea acestuia dintr-o stare n cealalt stare.
8.2.1. CBB cu tranzistoare cu comand de tip RS
Unui astfel de bistabil i se mai spune i CBB cu comand cu impulsuri pe ci separate

n baze, fig 8.5.
Fig. 8.5. CBB de tip RS

Construcia
Circuitul basculant bistabil este reprezentat n varianta cea mai complet. Poate fi
realizat i n oricare dintre variantele simplificate.
Circuitul are dou ieiri, complementare, din colectoarele celor dou tranzistoare, care
sunt notate Q i Q . Alegerea ieirii Q este aleatoare dar, odat fixat aceast ieire, notarea
intrrilor i a celeilalte ieiri devin obligatorii.
Denumirea pentru cele dou intrri semnific modul lor de funcionare:

- SET = punere pe 1 logic a CBB-ului ( respectiv Q = High ).
- RESET = punere pe 0 logic a CBB-ului ( respectiv Q = Low).
Pentru ieiri se folosete o logic de nivel n timp ce pentru intrri se folosete o logic
de impuls (comanda bistabilului este cu impulsuri):
- intrare = 1 logic prezena unui impuls de comand.
- intrare = 0 logic absena unui impuls de comand.
Circuitul de comand este compus din dou grupuri de difereniere identice R d1, Cd1 i
Rd2, Cd2 urmate de dou diode, D1 i respectiv D2, conectate spre bazele celor dou
tranzistoare. Uneori se conecteaz i sursa de polarizare EP (de valoare 2 3 V) pentru ca n
regim staionar cele dou diode s fie uor polarizate invers (se mrete imunitatea la
zgomot). Evident circuitul funcioneaz i pentru EP = 0.
Funcionare
Funcionarea CBB-ului este descris de tabelul de funcionare, fig. 8.5. n acest tabel
indicele n ataat ieirii Q semnific starea ieirii nainte de comand n timp ce indicele n+1
semnific starea ieirii dup comand. n fine, n tot timpul funcionrii, ieirea Q este
complementara ieirii Q motiv pentru care nu se mai face nici o referire la aceast ieire.
Conform tabelului de funcionare deosebim urmtoarele sectoare:

Sectorul I pentru care R = S = 0; n acest caz nu se aplic impuls de comand nici la
intrarea R nici la S. Evident starea ieirii Q rmne nemodificat adic Q n = Qn+1 ( fie
egal cu 0, fie cu 1). Pe undeva, deoarece nu se aplic nici un impuls de comand, n mod
impropriu se noteaz starea ieirii cu indicele n i respectiv n+1. Se face totui aceast
notaie pentru c este folosit i n cazul bistabilelor integrate sincrone.
Sectorul II pentru care R = 0 i S = 1; n acest caz se aplic impuls de comand numai la
intrarea S. Acest impuls este derivat de grupul Rd2, Cd2, n catodul diodei D2 obinndu-se o
pereche de impulsuri, unul pozitiv i unul negativ. Dioda permite numai impulsului
negativ s treac spre baza lui T2. Impulsul negativ ajuns n baza tranzistorului npn este
de natur s determine blocarea acestuia. n funcie de starea ieirii Q nainte de comand
(deci n funcie de Qn) se deosebesc dou situaii:
- n linia trei a tabelului Qn = 0, adic T2 este saturat; impulsul negativ blocheaz pe T2 i
iniializeaz un proces de basculare pentru bistabil n urma cruia acesta trece n starea
Q = 1.
- n linia patru a tabelului Qn = 1, adic T2 este blocat; Impulsul negativ cu att mai mult
blocheaz pe T2 i nu iniializeaz nici un proces de basculare pentru bistabil, acesta
rmnnd n starea Q = 1.
n concluzie, dup comanda R = 0 i S = 1 , cu siguran bistabilul se va gsi n starea
Qn+1 = 1. Activarea intrrii Set duce necondiionat bistabilul n starea 1 logic i de aici rezult
i denumirea pentru aceast intrare.
Sectorul III pentru care R = 1 i S = 0; o analiz similar cu cea fcut pentru sectorul II
(vezi simetria circuitului) conduce la concluzia c, n urma activrii intrrii Reset, cu
siguran bistabilul este trecut n starea Qn+1 = 0 (de unde i denumirea intrrii).
Sectorul IV pentru care R = 1 i S = 1; n acest caz se aplic impulsuri absolut identice
i simultane pe ambele intrri. Impulsurile sunt derivate identic (grupurile de derivare sunt
i ele identice) iar impulsurile negative obinute dup derivare trec prin cele dou diode n
bazele tranzistoarelor. Impulsurile blocheaz simultan cele dou tranzistoare pentru o
fraciune de timp, dar dup dispariia impulsurilor circuitul va evolua cu egal
probabilitate fie n starea Q = 0 fie n starea Q = 1. Starea final a circuitului fiind
nedeterminat, n tabelul de funcionare s-a specificat acest lucru n mod corespunztor

(semnul de ntrebare) i se trage concluzia c este interzis o astfel de comand.
8.2.2. Circuit basculant bistabil de tip JK
Unui astfel de bistabil i se mai spune i CBB cu comand cu impulsuri pe ci separate

n colectoare, fig. 8.6.
Construcia
i n acest caz CBB-ull a fost reprezentat n varianta cea mai complet. El poate fi
realizat i n oricare dintre variantele simplificate.
Se observ c cele dou diode D1 i D2 care selecteaz impulsurile negative rezultate
dup derivare sunt polarizate cu tensiune +EC n catod (prin intermediul rezistenelor de
derivare). n anod, una diode are aproximativ tot +EC (cea care este legat la tranzistorul
blocat) n timp ce cealalt diod are n anod potenialul masei (cea care este legat la
tranzistorul saturat). Aceasta a doua diod este puternic polarizat invers i din aceast cauz
nu permite trecerea nici a impulsului negativ. n concluzie, ambele diode de comand
selecteaz impulsul negativ obinut dup derivare, dar dintre ele una este puternic polarizat
invers i nu permite nici mcar acestuia s treac mai departe.
Fig. 8.6. CBB de tip JK
Funcionare
Conform tabelului de funcionare din fig. 8.6. , deosebim urmtoarele sectoare:
Sectorul I pentru care J = K = 0; n acest caz nu se aplic impuls de comand nici la
intrarea J nici la K. Starea ieirii Q rmne nemodificat, adic Q n = Qn+1 (fie egal cu 0,
fie cu 1).
Sectorul II pentru care R = 0 i K = 1; n acest caz se aplic impuls de comand numai

la intrarea K. Acest impuls este derivat de grupul R d2, Cd2, i n catodul diodei D2 se obine
o pereche de impulsuri, unul pozitiv i unul negativ. n ceea ce privete polarizarea diodei
D2 se deosebesc situaiile:
- n linia trei a tabelului Qn = 0, adic T2 este saturat i implicit D2 puternic blocat;
Impulsul negativ obinut dup derivare nu trece prin diod i deci starea bistabilului se
pstreaz, adic Qn+1 = 0.
- n linia patru a tabelului Qn = 1, adic T2 este blocat i implicit D2 blocat la limit;
Impulsul negativ obinut dup derivare trece prin diod apoi trece prin condensatorul
de accelerare C2 i se aplic n baza lui T1 saturat. Impulsul fiind negativ, iniiaz
procesul de basculare n urma cruia bitabilul trece n starea Qn+1 = 0.
n concluzie, dup comanda J = 0 i K = 1, cu siguran bistabilul se va gsi n starea Qn+1 = 0.
Sectorul III pentru care J = 1 i K = 0; O analiz similar cu cea fcut pentru sectorul
II (vezi simetria circuitului) conduce la concluzia c, n urma activrii intrrii J, cu
siguran bistabilul este trecut n starea Qn+1 = 1.
Sectorul IV pentru care J = 1 i K = 1; n acest caz se aplic impulsuri absolut identice
i simultane pe ambele intrri. Impulsurile sunt derivate identic (grupurile de derivare sunt
i ele identice) iar impulsurile negative obinute dup derivare gsesc cele dou diode n
situaii diferite:
- n linia apte a tabelului Qn = 0 i implicit D2 este puternic blocat iar D1 blocat la
limit; trece mai departe numai impulsul negativ de la intrarea J i care apoi, prin
condensatorul de accelerare, ajunge n baza lui T2 iniializnd procesul de basculare a
CBB-ului n starea Qn+1 = 1.
- n linia opt a tabelului Qn = 1 i implicit D2 este blocat la limit iar D1 puternic
blocat; trece mai departe numai impulsul negativ care provine de la intrarea K.
Acesta ajunge prin condensatorul de accelerare n baza lui T1 iniializnd procesul de
basculare a CBB-ului n starea Qn+1 = 0.
n concluzie, datorit seleciei suplimentare realizat prin polarizarea adecvat a celor
dou diode de comand, activarea simultan a celor doua intrri, J = K =1, trece bistabilul n
starea opus fa de situaia existent nainte de comand.
CBB-ul de tip JK are o funcionare similar cu bistabilul de tip RS (J similar cu S, iar K

similar cu R), n plus fa de acesta, bistabilul JK rezolvnd i situaia de nedeterminare de la
RS : pentru acea comand nepermis la RS, bistabilul JK trece n starea opus fa de situaia
n care se afl. ntr-un sens se poate spune c bistabilul JK reprezint o generalizare a
bistabilului RS.
8.2.3. Circuit basculant bistabil de tip T
n fig. 8.7 este prezentat circuitul basculant bistabil cu comand pe o cale comun n baze
numit i bistabil de tip T.
Construcia
Bistabilul a fost reprezentat cu schema electronic cea mai complet, dar poate fi
realizat n oricare din variantele simplificate.
Cele dou diode de comand sunt polarizate prin intermediul rezistenelor de derivare
cu potenialul din colectorul tranzistoarelor, realizndu-se n acest fel o selecie suplimentar a
diodelor, similar celei realizate la bistabilul JK:
- pentru starea Q = 0, tranzistorul T2 este saturat iar T1 este blocat; potenialul din
colectoarele tranzistoarelor este transmis n catodul diodelor astfel nct dioda D 2 este
blocat la limit iar D1 este puternic blocat.
- pentru starea Q = 1, o analiz similar conduce la concluzia c dioda D 1 este blocat la
limit iar D2 este puternic blocat.
Fig. 8.7. CBB de tip T cu comand pe o cale comun n baze

Funcionare
Conform tabelului de funcionare din fig. 8.7., deosebim urmtoarele sectoare:
Sectorul I pentru care T = 0; n acest caz nu se aplic impuls de comand la intrarea T.
Starea ieirii Q rmne nemodificat, adic Qn = Qn+1 ( fie egal cu 0, fie cu 1).
Sectorul II pentru care T = 1; n acest caz se aplic un impuls de comand la intrarea T.
Acest impuls este derivat identic de ambele grupuri de derivare Rd1, Cd1 i respectiv Rd2,
Cd2. Impulsurile obinute dupa derivare gsesc cele dou diode n stri distincte:
- pentru linia trei a tabelului Qn = 0, adic D2 uor blocat iar D1 puternic blocat.
Impulsul negativ obinut dup derivri trece numai prin dioda D2 i amorseaz
procesul de basculare al bistabilului determinnd trecerea acestuia n starea Qn+1 = 1.
- pentru linia patru a tabelului Qn = 1, adic D2 puternic blocat iar D1 uor blocat.
Impulsul negativ obinut dup derivri trece numai prin dioda D1 i amorseaz
procesul de basculare al bistabilului determinnd trecerea acestuia n starea Qn+1 = 0.
n concluzie, comanda T = 1 trece bistabilul n starea opus, de unde i numele intrrii

( T = toggle = basculare). Se observ c intrarea T acioneaz similar cu o comand J = K
pentru bistabilul JK ( ca i cum intrrile J K ar fi legate mpreun i rebotezate cu T ).
n fig. 8.8. s-a prezentat o alt variant de implementare pentru CBB-ul de tip T care
provine pur i simplu din bistabilul de tip JK prin legarea mpreuna a celor dou intrri.
Funcionarea acestuia deriv evident din funcionarea bistabilului de la care se pleac.
Fig. 8.8. CBB de tip T cu comand pe o cale comun n colectoare
8.3. Circuite basculante bistabile integrate
n perioada actual, de departe, cele mai folosite bistabile sunt circuitele basculante
bistabile integrate. Acestea sunt ntlnite att ca circuite de sine stttoare n cadrul
integratelor pe scar mic dar mai ales ca elemente constructive de baz pentru registre,
numrtoare, celule de memorie, etc, din circuite VLSI. Bistabilele integrate sunt
implementate cu pori logice i au caracteristicile generale (tensiune i curent de alimentare,
nivele logice, vitez, densitate de integrare) specifice familiei din care fac parte. n
paragrafele urmtoare, porile logice pot aparine oricreia familiile de circuite digitale.
8.3.1. Bistabilul elementar de tip RS
Prin analogie cu un bistabil cu tranzistoare se poate construi circuitul basculant

bistabil cu pori logice din fig.8.9.
Fig.8.9 Circuite basculante bistabile
Pentru a permite comanda bistabilului de la intrri, cele dou inversoare se nlocuiesc cu

circuite SAU-NU sau SI-NU . Se obin circuitele basculante bistabile din fig.2 care vor fi
denumite bistabile elementare.
Fig.8.10. Bistabile elementare .

a. cu nivel activ 0 ( construit cu SI-NU )
b. cu nivel activ 1 ( construit cu SAU-NU)
Cele dou intrri ale bistabilului sunt :

R = Reset = punere pe zero = resetare .
S = Set = punere pe unu = setare .
Ieirile sale sunt Q i Q i sunt complementare cu excepia strii nepermise. Atunci

cnd se spune c bistabilul este n starea 1 se va nelege faptul c ieirea sa notat cu Q
este n starea 1 (i implicit ieirea Qeste n starea 0).
Se observ construcia simetric a bistabilelor i notarea aleatoare a ieirilor lor, Q i
Q. ns odat notate ieirile Q i Q, intrrile R i S nu mai pot fi notate aleator, poziionarea
lor decurgnd obligatoriu, n sensul n care funcioneaz acestea (de setare sau resetare).
Convenie privind notarea intrrilor unui bistabil :

o intrare este cu nivel activ 1 logic dac aplicnd 1 pe acea intrare circuitul execut
comanda respectiv; o astfel de intrare se va nota cu litera (grupul de litere) care o
denumete (fr negare ).
o intrare este cu nivel activ 0 logic dac aplicnd 0 pe acea intrare circuitul execut
comanda respectiv; o astfel de intrare se va nota cu litera (grupul de litere) care o
denumete, cu negare .
Cu aceast convenie, se observ c un bistabil elementar tip RS nu are permis

comanda n care se activeaz simultan ambele intrri (n sensul c pentru o astfel de comand
cele dou ieiri Q i Q nu mai sunt complementare vezi fig.8.10 - ideea se va relua la
bistabilele sincrone ) i rmne nemodificat dac intrrile nu sunt activate.
Observaie : nivelul activ al unei intrri poate fi modificat prin adugarea unor
inversoare, fig.8.12
Fig.8.12 Schimbarea nivelului activ al intrrilor unui bistabil elementar
Generalizare : considernd un numr par de

pori logice inversoare (NU, SI-
NU, SAU-NU ) legate n inel,
fig.8.12, se va obine un circuit
Fig.8.12. Circuit basculant bistabil
basculant bistabil .
Problem
Care din schemele prezentate n fig. 8.13 sunt bistabile ? S se noteze intrrile i ieirile
respectnd toate conveniile stabilite mai sus.
Fig.8.13
Observaie: n multe circuite de memorie

elementul de baz este un CBB construit cu
dou tranzistoare bipolare, fig.8.14, sau cu
tranzistoare MOS (n acest din urm caz drept
rezistene de sarcin se folosesc tot tranzistoare
MOS). Comanda acestora de regul are
structura funcional ce respect schema din
fig.8.14. Se remarc faptul c acesta este de
Fig.8.14. Bistabil tip RS cu tranzistoare
fapt un bistabil elementar tip RS realizat cu
dou pori SAU-NU (dou tranzistoare n
paralel reaalizeaz un SAU).
8.3.2.. Bistabilul RS tip latch
Bistabilele elementare reprezentate anterior sunt asincrone : imediat ce se aplic o

comand, bistabilul o execut. Bistabilul elementar se poate completa cu o nou intrare,
notat tact sau clock (prescurtat T sau CL sau CK ), care are rolul de a stabili momentul n
care acioneaz intrrile RS fig. 8.15.
Fig. 8.15. Bistabil RS latch
Construcie
Circuitul de tip latch este compus din :
porile de acces 1 i 2
bistabilul elementar propriu zis, realizat cu porile 3 i 4
Funcionare
Pentru T=1 porile de acces 1 i 2 sunt validate i intrrile RS sunt puse n legtur cu
bistabilul elementar; circuitul acioneaz conform tabelului de funcionare al unui bistabil
elementar RS obinuit.
Pentru T=0 porile 1 i 2 sunt blocate (au 0 logic la ieire) i aplic bistabilului elementar
3, 4 exact comanda R=S=0 care nu modific starea acestuia; se spune c intrrile RS ale
latch-ului sunt decuplate de la bistabilul elementar i bistabilul intr n starea de zvorre
= latch, memornd starea anterioar .
A rezultat o funcionare n care intrrile RS au fost cuplate la bistabilul elementar
numai pentru palierul de 1 logic aplicat la intrarea de tact. Se observ deci c tactul
controleaz numai momentul cnd funcioneaz intrrile RS (nu i felul n care acestea
acioneaz) i de aceea se spune c intrrile RS sunt intrri sincrone.
Convenie privind notarea tactului

Dac porile de acces sunt validate pentru palierul tactului de T=1 , se spune c
tactul are nivelul activ 1, se noteaz cu T i se simbolizeaz cu
Dac porile de acces sunt validate pentru palierul tactului de T=0 , se spune c
tactul are nivelul activ 0 , se noteaz cu T i se simbolizeaz cu
Variante constructive
In fig.8.16 sunt prezentate cteva variante de bistabile RS tip latch.
Fig.8.16 Variante constructive de bistabile RS tip latch
Observaie : se remarc faptul c porile de acces SI au nivelul activ al tactului 1 logic n

timp ce porile de acces SAU au nivelul activ al tactului de valoare 0 logic.
8.3.3. Consideraii privind tipurile de sincronism ale bistabilelor
Uzual se ntlnesc urmtoarele trei tipuri de sincronism ale circuitelor basculante

bistabile integrate:
A. Bistabil de tip latch

Este tipul de sincronism care a fost prezentat n paragraful anterior. In acest caz
intrrile de date (RS , D ) sunt n legtur cu bistabilul elementar intern un ntreg interval de
timp, ct tactul este pe nivel activ. Unui astfel de sincronism i se mai spune "sincron pe
palierul" tactului. Se reine convenia cu privire la notarea tactului i nivelul activ al acestuia.
Se face observaia c acest tip de sincronism nu permite realizarea tuturor tipurilor de
bistabile (de exemplu bistabil tip JK ).
B. Bistabil sincron pe frontul impulsului de tact

n acest caz intrrile de date sunt n legtur cu bistabilul exact numai pe durata unui
front al impulsului de tact, adic un interval de timp infinit mic. In momentul frontului activ
al tactului, ieirea Q a bistabilului se modific conform datelor aflate la intrrile de date (RS,
JK, T, D) n acel moment. Intre dou fronturi active ale tactului, ieirea bistabilului rmne
nemodificat.
Convenie privind notarea tactului
Dac frontul activ al tactului este cel cresctor, intrarea de tact se noteaz cu T i se
simbolizeaz cu simbolul unui front cresctor
Dac frontul activ al tactului este cel descresctor, intrarea de tact se noteaz cu T i se
simbolizeaz cu simbolul unui front descresctor
Observaie
Un bistabil are tactul activ numai pe un anumit front al semnalului de tact ("positive edge"
sau "negative edge"). De aceea dou fronturi active ale tactului sunt separate de o perioad a
semnalului dreptunghiular de tact. Rezult c ieirea bistabilului se modific n momentul
frontului activ al semnalului de tact i rmne nemodificat ntreaga perioad care urmeaz
pn la frontul activ urmtor.
C. Bistabil de tip "master-slave"

Construcie
n principiu un astfel de bistabil este compus din dou bistabile de tip latch legate n
cascad, unul purtnd numele de master i al doilea de slave. Intrrile ansamblului master-
slave coincid cu intrrile bistabilului master iar ieirile ansamblului coincid cu ieirile
bistabilului slave.
Fig.8.17. Structura de principiu a unui bistabil tip Master-Slave
Funcionare
Esenial n funcionarea unui bistabil master-slave este decalarea tactului dintre
master, TN , i slave ,TS, (fig. 8.18.) astfel nct ansamblul s funcioneze "n doi timpi".
Astfel, n intervalul (t1, t2) datele de la intrare intr n Master, iar bistabilul Slave este blocat.
n intervalul (t2, t3) Master-ul intr n blocare, iar Slave-ul este n continuare blocat. Pe
intervalul (t3, t4) Master-ul este blocat, n schimb Slave-ul l copie pe Master (Slave-ul este un
bistabil de copiere de exemplu de tip D). Pe intervalul
(t4, t1) ambele sunt blocate, ciclul relundu-se n
continuare. Se observ un ciclu de funcionare "n doi
timpi" fiecare tact fiind format din prima parte n care
se intr n Master i din a doua parte cnd datele se
transfer din Master n Slave.
Observaie
Intervalele (t2, t3) i (t4, t1) n care ambele
bistabile (att master ct i slave) sunt blocate simultan
Fig.8.18. Decalarea semnalului de pot fi reduse la minimum ca durat, forma de und
tact pentru cele doua semnale de tact artnd ca n fig.8.19.,
adic cele dou semnale und sunt una complementara
celeilalte.
Concluzie
Pentru a realiza decalajul dintre tactul aplicat la
Master i cel aplicat la Slave, fie c se vor folosi Master
Fig.8.19. Tact comun

i Slave, dou latch-uri de acelai tip i atunci se folosete un inversor pentru inversarea
nivelului activ al tactelor ntre Master i Slave ,vezi fig. 8.18., fie Master-ul i Slave-ul vor fi
construite cu pori de acces de tip diferit (unul SI, cellalt SAU) i atunci tactul poate fi
aplicat paralel (vezi i exemplele ulterioare).
Convenie privind notarea intrrii de tact pentru un bistabil master-slave
Ieirea Q a bistabilului master-slave se modific atunci cnd slave ncepe s-l copie pe
master adic n momentul t3. In consecin, bistabilul master-slave va funciona aparent
identic cu un bistabil sincron pe front i anume ca i cum ar avea front activ frontul care
blocheaz pe master i deschide pe slave. n consecin, se adopt o convenie de notare
similar celei aplicat la bistabilul sincron pe front :
Dac accesul n master este permis pentru Tact = 0 i accesul n slave pentru Tact = 1,
atunci ieirea se modific la frontul cresctor al tactului, intrarea de tact se noteaz cu T i
se simbolizeaz cu
Dac accesul n master este permis pentru Tact = 1 i accesul n slave pentru Tact = 0,
atunci intrarea de tact se noteaz cu T i se simbolizeaz cu
Observaie
Din punct de vedere al utilizatorului, bistabilul master-slave are o comportare identic
cu cea a unui bistabil sincron pe front, neputndu-se face o diferen de funcionare ntre
aceste dou tipuri. n literatur, acestor dou tipuri de bistabile li se mai spune i flip-flop.
8.3.4. Tipuri de bistabile integrate sincrone; reprezentare; tabele de adevr; ecuaii
Bistabilul sincron de tip RS
Fig.8.19. Bistabil de tip RS
Tactul poate fi : latch

front (edge)
Master-Slave
Se subliniaz faptul c bistabilul de tip RS poate funciona cu toate variantele de tact.
Vom nota cu H variabila care definete tactul (indiferent de tipul su) i facem convenia:
H = 1 pentru tact activ ;
H = 0 pentru tact inactiv
Ecuaie:
Qn 1 H n Qn H n ( S n Rn Qn )
Bistabilul sincron de tip JK
Fig.8.20. Bistabil de tip JK

Tactul poate fi : edge
Master-Slave
n cazul bistabilului JK tactul nu poate fi de tip latch deoarece pentru combinaia J=K=1 i
tactul activ, ieirea Q ar trece n opus i apoi din nou n opus i aa mai departe, adic n
definitiv ar oscila tot timpul ct tactul este activ.
Ecuaie:
Q n 1 H n Q n H n ( J n Q n K n Q n )
Observaie
Bistabilul JK are aceeai funcionare cu cea a bistabilului RS cu deosebirea c acolo
unde bistabilul RS are nedeterminare (pentru R=S= activ) bistabilul JK are o funcionare
perfect determinat : pentru J=K=1, la aplicarea tactului bistabilul trece n starea opus ! Din
acest punct de vedere, bistabilul JK poate fi considerat un fel de generalizare a bistabilului
RS, n sensul c funcioneaz identic cu acesta i n plus rezolv i nedeterminarea sa .
Bistabilul de tip D
Denumirea D provine de la D = delay (ntrziere).

Bistabilul D este un bistabil de copiere a datelor : data de la intrarea D este copiat la

ieirea Q n momentul aplicrii tactului. Un astfel de bistabil nici nu poate fi conceput ntr-o
funcionare asincron (fr tact) !
Fig. 8. 21. Bistabil de tip D
Tactul poate fi : latch

edge
Master-Slave
Ecuaie:
Q n 1 H n Q n H n D n
Bistabilul de tip T
Denumirea provine de la T = toggle (basculare). A nu se confunda T de la toggle cu T

de la tact.
Fig. 8.22. Bistabil de tip T
Tactul poate fi : edge

Master-Slave
Ca i bistabilul JK, bistabilul de tip T nu accept tact de tip palier deoarece pentru T =
1 ar oscila.
Ecuaie:
Qn 1 H n Qn H n (Tn Qn )
8.3.5. Transformarea unui tip de bistabil n alt tip de bistabil
Dispunem de un tip de bistabil, fie el X{JK, D, T, RS} i dorim s-l transformm

ntr-un bistabil de alt tip, Y{JK, D, T, RS}.
Problema se rezolv adaugnd un CLC (Circuit Logic Combinaional) n faa bistabilului X
pentru a-l transforma n Y i aplicnd reacie de la ieirea Q la CLC, fig. 8.23..
Pentru a determina structura CLC-ului se procedeaz
astfel:
se scrie tabelul de adevr pentru bistabilul Y ce
se dorete a se obine avnd grij s se
Fig. 8.23. completeze i coloanele Qn i Qn+1.
se completeaz acest tabel cu o nou coloan,
notat X, utiliznd tabelul de stri al bistabilului X, cu valori pentru X care s asigure
trecerile corespunztoare.de la Qn la Qn+1.
Se determin apoi funcia logic X=f(Y, Qn) care se minimizeaz.
Observaie: Evident tactul H de la bistabilul de plecare X se pstreaz i la bistabilul obinut

Y (vezi compatibilitatea tactelor).
Exemplul 1: S se transforme bistabilul RS n bistabil JK
Fig. 8.24. Transformarea unui bistabil RS n bistabil JK
Conform notaiilor anterioare se observ c X = RS i Y = JK.

Se aplic metoda descris mai sus, fig. 8.24., i se obin ecuaiile care descriu CLC-ul :
R K Qn i S J Qn
Schema de transformare a bistabilului RS n JK implementeaz cele dou ecuaii sub

forma unor reacii de la ieirea bistabilului la intrarea sa i este reprezentat n fig.8.24.
Evident tactul bistabilului de plecare RS poate fi numai de tip edge sau M-S aa cum cere
bistabilul JK.
Exemplul 2: S se transforme un bistabil RS n bistabil D.
Fig.8.25. Transformarea unui bistabil de tip RS (JK) n bistabil de tip D
Se aplic metoda anterioar i se stabilesc ecuaiile S = D i R D.
Observaii:
Transformarea bistabilului de tip JK n D este identic cu cea a bistabilului de tip RS.
Nu exist probleme de compatibilitate a tactului deoarece bistabilul de tip D poate admite
toate tipurile de tact.
n unele aplicaii este posibil ca datele ce se doresc a fi copiate de bistabilul D s provin

de la un bistabil anterior care are ieiri att Q ct i complementarul acestuia. In acest caz se
va observa identitatea funcional dintre urmtoarele trei scheme:
Fig.8.26. Conectarea n cascad a mai multor bistabile de tip D.
Se observ c n ultima variant nu mai necesar un inversor ntre R i S deoarece

bistabilul anterior are disponibil att ieirea Q ct i ieirea Q'.
Problem: Se pornete de la un JK, RS, D sau T. S se obin un bistabil cu intrri

notate A,B,C care s funcioneze astfel:
- pentru A = 0 intrrile B i C s funcioneze similar cu JK, adic BJ, CK
- pentru A=1, B=0 intrarea C s funcioneze similar intrrii D, adic CD

- pentru A=1, B=1 intrarea C s funcioneze similar intrrii T, adic CT
8.4. Exemple de circuite basculante bistabile integrate
8.4.1. CBB de tip latch D
n fig. 8.27. recunoatem bistabilul de tip

RS latch realizat cu porile 1, 2, 3 i 4 (1 i 2 pori
de acces; 3 i 4 bistabilul elementar) iar poarta 5
este cea care transform RS-ul n D.
In seria TTL 74/54, circuitele 75 i 375 au
schema din fig.8. 27. i conin cte 4 bistabile
Fig. 8.27. Latch de tip D

latch D pe integrat, toate fiind acionate de acelai
tact, notat E (enable).
8.4.2. CBB de tip Master-Slave, tip RS, cu inversor pe tact
Se va prezenta un circuit basculant bistabil tip RS, Master-Slave, prevzut suplimentar

cu intrri asincrone, prioritare RA SA active pe nivel 0.
Fig. 8. 28. CBB tip RS, Master-Slave, prevzut cu intrri prioritare de Set i Reset
Construcie
Recunoatem o structur master-slave n care master este realizat cu porile 1-4 din
care 3,4 formeaz bistabilul elementar, iar 1,2 sunt pori de acces; bistabilul slave este realizat
cu porile 5-8 dintre care 7,8 formeaz un bistabil elementar, iar 5,6 sunt pori de acces.
ntruct porile de acces 1,2 respectiv 5,6 sunt de acelai tip tactul celor dou latch-uri
este decalat de inversorul 9.
Se observ c slave-ul este de tip RS, are S legat la ieirea Q de la master i R legat la
ieirea Q de la Master, adic slave copie pe master (evident atunci cnd i permite tactul).
Funcionare
n tabelul de adevr se descrie funcionarea circuitului i din analiza acestuia rezult:
intrrile R A , S A sunt prioritare, asincrone i au nivelul activ 0 logic- vezi primele 3
rnduri din tabelul de adevr;
n restul tabelului, dac intrrile prioritare sunt inactive, tabelul ne arat o funcionare
clasic de bistabil RS, master-slave.
Funcionarea pe intrrile asincrone :

Vom urmri faptul c aceste intrri sunt active pe 0 i sunt prioritare (adic dac cel
puin una din ele este activat, circuitul ascult de aceasta).
Fie R A 0, S A 0 -primul rnd din tabel; se observ c cele dou intrri aplicate
direct porilor 7, 8 determin Q = Q' = 1 indiferent de starea celorlalte intrri.
Fie R A 0, S A 1 - linia doi din tabelul de adevr; vom considera distinct cazurile
Tact=0 i Tact=1 i vom observa c, oricare ar fi tactul, ieirile sunt conform tabelului (Q = 0
i Q' = 1) indiferent de intrrile R i S.
a. fie Tact=1 ; acesta determin poarta P 9=0 i implicit porile P 5=P6=1 ; la intrrile
porilor 7 i 8 se aplic 1 (element neutru) i intrrile R A 0, S A 1 ; rezult Q = 0,
Q = 1 i aceasta indiferent de intrrile sincrone R i S (care nici nu intervin n analiza
de mai sus).
Observaie: Intrrile R A , S A se aplic i master-ului 3,4 aezndu-l i pe acesta n
starea QM = 0, QM = 1 ca i slave-ul, dei porile 5, 6 fiind blocate, nu las legtur
ntre master i slave.
b. fie Tact=0 ceea ce determin P1 = P2 = 1; indiferent de intrrile R i S este blocat

accesul n master; pe de alt parte P9=1 valideaz porile de acces 5 i 6. n consecin
master-ul este conectat la intrarea slave-ului.
Intrrile R A 0, S A 1 se aplic simultan att master-ului ct i slave-ului i

determin QM=0=Q i QM=1=Q -aceeai stare att pentru master ct i pentru slave !!
Se observ c n aceast situaie este necesar controlarea master-ului simultan cu a
slave-ului pentru ca nu cumva la bistabilul elementar 7,8 din slave s ajung o
comand nepermis ( de tip 00).
n concluzie - vezi pct. a. i b. - se constat c indiferent de tact, comanda

R A 0, S A 1 a determinat trecerea bistabilului n starea Q=0, Q=1 (cu att mai mult
indiferent de intrrile R i S) determinnd i trecerea bistabilului master n aceeai stare cu
slave.
Similar se urmrete linia 3 din tabelul de adevr pentru care comanda

R A 1, S A 0 determin trecerea bistabilului n starea Q = 1 i Q' = 0 indiferent de tact i de
intrrile RS.
Funcionarea pe intrrile sincrone R i S

n acest caz intrrile asincrone sunt inactive, adic R A S A 1 ; 1 fiind element neutru
pentru operaiile I pur i simplu putem face abstracie de intrrile R A , S A .
Ceea ce rmne este o cascad de tip master-slave cu pori SI-NU: pentru Tact=1 datele de la
intrrile RS intr n master, slave fiind blocat; pentru Tact=0 master este blocat i slave
validat copiindu-l pe Master.
Rezult o funcionare clasic de bistabil Master-Slave, n care aparent circuitul

funcioneaz ca un bistabil activ pe front descresctor al tactului (de aceea tactul s-a notat T
).
Transformarea n bistabil JK : Bistabilul RS poate fi transformat n JK adugndu-i

binecunoscutele reacii deduse ntr-un paragraf anterior ( se observ c tactul de tip master-
slave este compatibil att cu bistabilul RS ct i cu cel JK). Reaciile de la ieire nu necesit
pori suplimentare, aplicndu-se direct porilor 1i 2, fosta intrare S devenind J iar fosta
intrare R devenind K. Dup transformare se obine un bistabil tip JK, Master-Slave, cu intrri
RS prioritare i active pe nivel 0.
Fig. 8.29. CBB tip JK, Master-Slave, prevzut cu intrri prioritare de Set i Reset
Noul bistabil are intrrile R A , S A asincrone i prioritare care funcioneaz identic ca la

bistabilul RS de la care s-a pornit.
8.4.3. CBB de tip Master-Slave, tip RS, cu tact paralel
Bistabilul are schema i tabelul de adevr din fig. 8.30.
Fig. 8.30 CBB tip RS, Master-Slave cu tact paralel
Construcie
Se observ construcia de tip master-slave (master - porile 1-4; slave - porile 5-8); se
observ porile de acces 1,2 care sunt I iar porile de acces 5,6 care sunt SAU : deci tactul
latch-urilor nu mai trebuie inversat ci se aplic paralel. Se remarc constructiv c intrrile
asincrone R A , S A sunt aplicate att la master ct i la slave, dar care necesit suplimentar
porile 9,10 i conectarea convenabil pentru a asigura compatibilitatea.
Funcionarea
Circuitul funcioneaz identic cu cel din cazul anterior. De asemenea, transformarea
RS n JK i n acest caz este identic cu cea din cazul anterior, prin reaciile de la ieiri la
porile 1 i 2 ca n fig. 8.29.
8.4.4. Bistabile JK n seriile TTL
In seria TTL 54/74 se construiesc bistabilele JK urmtoare :

54/74-72 - un bistabil pe capsul cu trei intrri J i trei intrri K ; ntre aceste intrri se
realizeaz funcia SI : J = J1J2J3 i respectiv K = K1K2K3 ;
- are 2 intrri, de set i reset, asincrone, prioritare, active pe 0 logic;
54/74-73 - dou bistabile tip JK pe capsul (cte o singur intrare J i K );
- are o singur intrare asincron, prioritar, cea de reset; activ pe 0 logic,;
54/74-76 - dou bistabile pe capsul cu cte o singur intrare J i K ;
- are 2 intrri, de set i reset, asincrone, prioritare, active pe 0 logic,;
n fig. 8.31. se prezint schema logic a bistabilului JK, aceeai pentru toate variantele
amintite mai sus..
Fig. 8.31. Bistabilul TTL 54/74-72 de tip JK, Master-Slave
Construcie
bistabilul Master: - porile 1 i 2 pori de acces;
- porile 3, 4, 5, 6 bistabilul elementar (porile 3, 4 au rol n aplicarea
intrrilor asincrone R i S );
bistabilul Slave: - porile 7 i 8 pori de acces;
- porile 9 i 10 bistabilul ;
Se observ reaciile de la ieirile Q i Qctre porile de acces SI de la intrare care

asigur transformarea bistabilului RS n JK.
De asemenea se remarc tactul aplicat paralel la master i slave, inversarea avnd loc
prin faptul c porile de acces n Master sunt SI iar cele din Slave sunt SAU
Funcionare
Circuitul are funcionarea descris de tabelul din fig. 8.29. i care poate fi urmrit n mod
similar cu analizele fcute n paragrafele 8.4.2. i 8.4.3.
8.4.5. Circuite basculante bistabile CMOS
Existena porilor de transmisie permite ca n familia CMOS s fie realizate bistabile

avnd o structur chiar mai simpl dect cea analizat la circuitele anterioare. Reamintim c o
poart de transmisie CMOS este format din dou tranzistoare MOS, unul cu canal indus de
tip p i unul cu canal indus de tip n, conectate n paralel i comandate simultan de dou
semnale de clock complementare astfel nct ori ambele sunt blocate ori ambele sunt dechise.
Poarta asigur conducie bidirecional.
8.4.5.1. Latch de tip D n construcie CMOS
Schema electric a unui astfel circuit este prezentat n fig.19.
Fig. 8.32. Latch CMOS de tip D
Construcie
Porile 4 i 5 permit obinerea celor dou clock-uri complementare necesare pentru
comanda porilor de transmisie.
Se remarc de asemenea, faptul c porile de transmisie PT1 i PT2 sunt comandate de
acelai clock dar n opoziie (cnd una este deschis cealalt este blocat i invers).
Funcionare
Circuitul funcioneaz dup cum urmeaz:
Pentru CL 1 CL 0 i ca urmare PT1 este deschis i PT2 blocat. n acest caz
circuitul echivalent este de forma celui din fig.8.33.a., ieirea Q urmrind fidel intraea D.
Pentru CL 0 CL 0 i poarta de transmisie PT1 este blocat iar PT2 deschis.
n acest caz circuitul echivalent este cel din fig. 8.33.b, porile 2 i 3 lund structura un
bistabil elementar i memornd data care a fost anterior la intrarea D.
Fig. 8.33. Funcionarea bistabilului latch de tip D
Concluzii
Bistabilul prezentat are o funcionare clasic de circuit latch, poarta de transmisie PT1
jucnd rolul unei pori de acces iar porile 2, 3 i PT2 fiind bistabilul elementar. Dac n seriile
TTL bistabilul elementar de tip RS realizat cu dou circuite SI-NU era cel folosit n toate
construciile, n seriile CMOS bistabilul tip D latch este cel care st la baza realizrii
celorlalte tipuri de bistabile.
n seria CMOS 4000 exist circuitul 4042 care are exact schema analizat avnd n
plus nc o intrare prin care se poate stabili nivelul activ al tactului (n fapt intercaleaz sau nu
suplimentar n serie cu porile 4 i 5 nc o poart inversoare).
8.4.5.2. Bistabil de tip D, Master-Slave, n construcie CMOS
Desigur c i n construcie CMOS pot fi realizate circuite cu pori n variantele

master-slave care au fost prezentate anterior. ns, aa cum s-a precizat mai sus, n tehnologie
CMOS se pot realiza i alte de circuite, pornindu-se de la latch-ul de tip D. Pentru
exemplificare se prezint mai jos schema unui bistabil master-slave de tip D.
Construcie
Se recunoate o construcie Master-Slave n care cele dou latch-uri sunt de fapt
identice cu cel din fig.8.32 , singura modificare fiind transformarea porilor NU n pori SI-
NU cu scopul de a se putea aplica intrrile de forare asincrone R i S.
Circuitul master este realizat cu porile de transmisie PT1, PT2 i porile logice 1 i 2.
Bistabilul slave este realizat cu porile de transmisie PT3, PT4 i porile logice 3 i 4.
Porile 5, 6, 7 i 8 au rol de bufferare.
Porile 11 i 12 permit obinerea a dou tacte complementare necesare pentru comanda
porilor de transmisie.
Se remarc faptul c PT1 i PT2 sunt comandate n opoziie (aa cum este necesar la un
latch). De asemenea porile PT3 i PT4 sunt comandate n opoziie.
Se observ de asemenea faptul c porile de acces n Master i n Slave, PT 1 i
respectiv PT3 sunt comandate n opoziie aa cum este necesar la un ansamblu Master-Slave.
Fig. 8. 33. Bistabil tip D, Master-Slave n construcie CMOS
Funcionare
Funcionarea bistabilului este
descris de tabelul alturat.
Se observ c intrrile asincrone
R, S sunt prioritare (se aplic direct
bistabilelor latch-urilor i au nivel activ
1). Atunci cnd R, S sunt inactive
bistabilul funcioneaz cu intrrile D i
CL dup principiul clasic al bistabilelor master-slave.
Analiza funcionrii circuitului se poate face imediat folosind drept model celelalte
bistabile de tip master-slave analizate n capitolele anterioare.
Observaie
Atunci cnd se dorete realizarea unui bistabil JK sau T n variant CMOS, se
pornete de la un bistabil de tip D care ulterior se transform n JK sau T.
n seria 4000 sunt realizate circuitul 4013, bistabil de tip D Master-Slave exact cu
schema analizat mai sus i bistabilul 4027 care este un bistabil de tip JK Master-Slave
obinut prin transformarea bistabilului D n bistabil JK.
8.5. Regimul dinamic al circuitelor basculante bistabile integrate
Timpii specifici care caracterizeaz funcionarea bistabilelor sunt:

- timp de propagare de la intrare la ieie tp
- durata minim a impulsului activ de la intrare tw
- timpi de rezerv inaintea i dup frontul activ al tactului
Detaliai pentru fiecare tip de bistabil, acetia sunt prezentai mai jos.
Bistabil asincron (bistabil elementar tip RS sau intrri prioritare la un bistabil Master-Slave)
n conformitate cu fig. 8.34, pentru intrrile asincrone ale unui bistabil se definesc urmtorii
parametrii dinamici specifici:
tw - durata minim a nivelului
activ al intrrii asincrone;
nivelul activ poate fi L sau H.
tp In-Q - timp de propagare de la
intrare la ieirea Q : este timpul
scurs ntre momentul aplicrii
unei comenzi la intrare i
momentul n care ieirea
execut acea comand.
Fig. 8.34. Timpii specifici unui bistabil asincron
Exemple :
Circuitul 54/74-72 = Bistabil tip Master-Slave, seria TTL standard, comenzi pe
intrrile asincrone :
tw(L) = 25 ns
tp R,S-Q = 25 ns pentru variaia ieirii LH
40 ns pentru variaia ieirii HL
Circuitul 4013 = Bistabil D, Master-Slave, seria CMOS, comenzi pe intrrile

asincrone:
tw(H) = 25 ns pentru VDD = 5 V;
12 ns pentru VDD = 10 V;
10 ns pentru VDD = 15 V;
tp R,S - Q = 60 ns pentru VDD = 5 V variaia LH ; 100 ns pentru V DD =
5V variaia HL
30 ns pentru VDD = 10 V variaia LH ; 40 ns pentru VDD = 10 V variaia HL
20 ns pentru VDD = 15 V variaia LH; 30 ns pentru VDD = 15 V variaia HL
Bistabil sincron de tip latch
Fig. 8.35. Timpii specifici funcionrii unui bistabil de tip latch
Pentru un bistabil de tip latch parametrii dinamici specifici sunt:

tw = durata minim a nivelului activ al tactului;
T = perioada minim (frecvena maxim ) a semnalului de tact;
tp CL-Q = durata scurs ntre momentul frontului de nceput al tactului activ i momentul n
care ieirea se modific;
tp D-Q = durata scurs ntre momentul modificrii unei de la intrare (n interiorul
intervalului n care tactul este activ) i momentul n care ieirea se modific;
tsu = timp de prestabilire ( time set-up) = intervalul de timp de naintea frontului de
nchidere al tactului n care datele de la intrri nu au voie s se modifice;
th = timp de meniner (time hold) = intervalul de timp de dup frontul de nchidere al

tactului n care datele de la intrri nu au voie s se modifice;
Pe intervalul timpilor tsu + th este interzis a se modifica datele de la intrri, ieirea Q

putnd avea o funcionare defectuoas n caz contrar.
Exemple:
Circuitul 54/74-75 = Bistabil tip D latch, seria TTL standard.
tsu = 20 ns
th = 5 ns
tp D-Q = 30 ns pentru variaia LH ; 25 ns pentru variaia HL
tp CL-Q = 30 ns pentru variaia LH ; 15 ns pentru variaia HL
Bistabil sincron de tip Master-Slave
Fig. 8.36. Timpii specifici funcionrii unui bistabil de tip Master-Slave
Aparent, un bistabil Master-Slave acioneaz similar unui bistabil sincron de tip front
i n consecin timpii specifici sunt definii similar cu ai acestuia, fig. 8.36. :
tw = durata minim pentru cele dou nivele active (unul pentru Master i cellalt pentru
Slave) ale tactului.
T = perioada minim (frecvena maxim ) a semnalului de tact.
tp CL-Q = durata scurs ntre momentul frontului activ al tactului i momentul n care ieirea
se modific.
tsu = timp de prestabilire ( time set-up) = intervalul de timp de naintea frontului activ al
tactului n care datele de la intrri nu au voie s se modifice.
th = timp de meniner (time hold) = intervalul de timp de dup frontul activ al tactului n
care datele de la intrri nu au voie s se modifice.

Exemple:
Circuitul 54/74-72 = Bistabil tip JK, Master-Slave, seria TTL standard.
tsu = 0 ns
th = 0 ns
tp CL-Q = 25 ns pentru variaia LH a ieirii; 40 ns pentru variaia HL a ieirii
tw (H) = 20 ns
tw (L) = 47 ns
fmax = 15 MHz frecvena maxim a tactului
Circuitul 4013 = Bistabil D, Master-Slave seria CMOS

tsu = 20 ns pentru VDD = 5 V; 10 ns pentru VDD = 10 V; 5 ns pentru VDD = 15 V
th = 0
tp CL - Q = 95 ns pentru VDD = 5 V variaia LH ; 110 ns pentru VDD = 5V variaia HL
40 ns pentru VDD = 10 V variaia LH ; 45 ns pentru VDD = 10 V variaia HL
30 ns pentru VDD = 15 V variaia LH; 30 ns pentru VDD = 15 V variaia HL
fmax = 14 MHz pentru VDD = 5 V ; 28 MHz pentru VDD = 10 V ;
40 MHz pantru VDD = 15 V
Bistabil sincron pe frontul impulsului de tact
Parametrii dinamici specifici unui astfel de bistabil, fig. 8.37., sunt:

tw = durata minim a nivelului tactului (distinct pentru cele dou nivele).
T = perioada minim (frecvena maxim ) a semnalului de tact
tp CL-Q = durata scurs ntre momentul frontului activ al tactului i momentul n care ieirea
se modific
tsu = timp de prestabilire ( time set-up) = intervalul de timp de naintea frontului activ al
tactului n care datele de la intrri nu au voie s se modifice
th = timp de meniner (time hold) = intervalul de timp de dup frontul activ al tactului n
care datele de la intrri nu au voie s se modifice

Pentru bistabilele sincrone pe frontul tactului este recomandabil ca frontul activ al
tactului s fie pe ct se poate mai aproape de ideal - durat mic i fr oscilaii.
Fig. 8.37. Timpii specifici funcionrii unui bistabil sincron pe frontul tactului
Exemple:
Circuitul 54/74-74 = Bistabil tip D sincron pe frontul cresctor al tactului, seria TTL standard.
tsu = 20 ns
th = 5 ns
tp CL-Q = 25 ns pentru variaia LH a ieirii; 40 ns pentru variaia HL a ieirii
tw (H) = 30 ns
tw (L) = 37 ns
fmax = 15 MHz frecvena maxim a tactului

Cap8 Def

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Cap8 Def

Încărcat de

Drepturi de autor:

Formate disponibile

151

8. CIRCUITE BASCULANTE BISTABILE

Circuitele basculante bistabile (CBB) pot fi construite att cu elemente discrete

8.1. Circuite basculante bistabile cu tranzistoare npn cu cuplaj colector-baz

Exist o mare diversitate de CBB cu tranzistoare - cu cuplaj colector-baz, cu

8.1.1. CBB cu tranzistoare cuplaj colector-baz: schem electric; funcionare

Se observ c se pune n eviden o reacie pozitiv care ntrete dezechilibrul iniial

8.1.2. Dimensionarea circuitului basculant bistabil cu tranzistoare

Vom analiza distinct cele dou implicaii de mai sus.

Prima implicaie : presupunnd T1 saturat trebuie s rezulte T2 blocat.

Implicaia a doua : presupunnd T2 blocat trebuie s rezulte T1 saturat.

n concluzie, ambele observaii de mai sus recomand ca inegalitatea (8.3) de calcul

8.1.3. Variante de CBB cu tranzistoare

Fig. 8.4. Variante de CBB-uri cu tranzistoare

a. n prima variant, din considerente de economie, se propune renunarea la

8.2. Comanda circuitelor basculante bistabile cu transzistoare

8.2.1. CBB cu tranzistoare cu comand de tip RS

Unui astfel de bistabil i se mai spune i CBB cu comand cu impulsuri pe ci separate

Fig. 8.5. CBB de tip RS

Denumirea pentru cele dou intrri semnific modul lor de funcionare:

Conform tabelului de funcionare deosebim urmtoarele sectoare:

nedeterminat, n tabelul de funcionare s-a specificat acest lucru n mod corespunztor

8.2.2. Circuit basculant bistabil de tip JK

Unui astfel de bistabil i se mai spune i CBB cu comand cu impulsuri pe ci separate

Fig. 8.6. CBB de tip JK

Sectorul II pentru care R = 0 i K = 1; n acest caz se aplic impuls de comand numai

CBB-ul de tip JK are o funcionare similar cu bistabilul de tip RS (J similar cu S, iar K

8.2.3. Circuit basculant bistabil de tip T

Fig. 8.7. CBB de tip T cu comand pe o cale comun n baze

n concluzie, comanda T = 1 trece bistabilul n starea opus, de unde i numele intrrii

Fig. 8.8. CBB de tip T cu comand pe o cale comun n colectoare

8.3. Circuite basculante bistabile integrate

8.3.1. Bistabilul elementar de tip RS

Prin analogie cu un bistabil cu tranzistoare se poate construi circuitul basculant

Fig.8.9 Circuite basculante bistabile

Pentru a permite comanda bistabilului de la intrri, cele dou inversoare se nlocuiesc cu

Fig.8.10. Bistabile elementare .

Cele dou intrri ale bistabilului sunt :

Ieirile sale sunt Q i Q i sunt complementare cu excepia strii nepermise. Atunci

Convenie privind notarea intrrilor unui bistabil :

Cu aceast convenie, se observ c un bistabil elementar tip RS nu are permis

Fig.8.12 Schimbarea nivelului activ al intrrilor unui bistabil elementar

Generalizare : considernd un numr par de

Observaie: n multe circuite de memorie

8.3.2.. Bistabilul RS tip latch

Bistabilele elementare reprezentate anterior sunt asincrone : imediat ce se aplic o

Fig. 8.15. Bistabil RS latch

Convenie privind notarea tactului

Fig.8.16 Variante constructive de bistabile RS tip latch

Observaie : se remarc faptul c porile de acces SI au nivelul activ al tactului 1 logic n

8.3.3. Consideraii privind tipurile de sincronism ale bistabilelor

Uzual se ntlnesc urmtoarele trei tipuri de sincronism ale circuitelor basculante

A. Bistabil de tip latch

B. Bistabil sincron pe frontul impulsului de tact

C. Bistabil de tip "master-slave"

Fig.8.17. Structura de principiu a unui bistabil tip Master-Slave

Fig.8.19. Tact comun

Bistabilul sincron de tip RS

Fig.8.19. Bistabil de tip RS

Tactul poate fi : latch

Bistabilul sincron de tip JK

Fig.8.20. Bistabil de tip JK

Denumirea D provine de la D = delay (ntrziere).