Microprocesseur68000 Hardware Signaux

4.
MICROPROCESSEUR 68000 (MATERIEL) SIGNAUX DECHANGES
4.1. Configuration PERIPHERIQUE

minimaliste
CLOCK BUS D'ADRESSE
Communication : PERIPHERIQUE
Microprocesseur

DECODAGE
MICROPROCESSEUR
LOGIQUE
ROM
Mmoires
Priphriques
Microprocesseurs RAM
BUS DE CONTROLE
BUS DE DONNEE
Quatre groupes de signaux :
Groupe 1 signaux dadresse

Groupe 2 signaux de donne
Groupe 3 signaux de contrle et dtat
Groupe 4 lignes dalimentation et signal horloge
Microprocesseurs 2010-2011 R. .K. Ing

4. MICROPROCESSEUR 68000 (MATERIEL) SIGNAUX DECHANGES
4.2. MOTOROLA 68000

Nombre de broches : 64
Signaux dadresse :
A1-A23
Signaux de donne :
D0-D15
Lignes dalimentation et signal horloge :

Vcc, GND
CLK (4MHz, 6MHz, 8MHz)
Signaux de contrle et dtat :

/AS, R/W
/UDS, /LDS, /DTACK
E, /VMA, /VPA
/BR, /BG, /BGACK
/IPL0, /IPL1, /IPL2
/FC0, /FC1, /FC2
/BERR, /RESET, /HALT

4.3. Echanges de donnes avec les circuits mmoire ou priphrique

Bus dadresse (24 bits)
(A0)-A1-A23 (A0 signal interne)

Spcifie lemplacement de la lecture ou de lcriture
Espace addressable : 224 = 16 Moctets
Le signal A0 est interne et utilis pour piloter les signaux /UDS et /LDS
Sortie trois tats un autre circuit peut prendre le contrle du bus
Fonctionne diffremment durant la prise en charge dune interruption
Bus de donne (16 bits)
D0-D15
Pour le transfert des donnes vers les circuits mmoire et priphrique ou en provenance
de ceux-ci
Lignes bidirectionnelles. Elles sont positionnes :
En entre durant un cycle CPU de lecture
En sortie durant un cycle CPU dcriture
La totalit des lignes est utilise lors dune opration sur un mot
La moiti des lignes est utilise lors dune opration sur un octet (D0-D7 ou D8-D15)
Durant une interruption vectorise, le vecteur dinterruption est plac sur les lignes D0-
D07

Format de transfert des donnes A1-A23

D0-D7
Transfert en format mot (16 bits) ou octet (8 bits) D8-D15
AS
adresse paire D0-D7

A0-A22
adresse impaire D0-D7

A0-A22
CS
CS
Espace dadressage du 68000
224 = 16 777 216 adresses distinctes / transfert en format octet
8 Moctets
8 Moctets
(MSB)
(LSB)
Bus de donne : 16 bits |
| 223 = 8 388 608 adresses distinctes
Bus dadresse : 23 bits | / transfert en format mot (2 octets)
OE OE
R/W WE WE
+
UDS
+
LDS +

Echanges synchrone et asynchrone

Echange asynchrone
Lorsque quun cycle de bus est initi par le CPU pour une criture ou une lecture, il ne sera
achev que lorsque ce dernier aura reu une rponse de la mmoire ou du priphrique.
Cette rponse est un signal dacquiescement qui indique au CPU que le cycle de bus actuel est
complt.
La squence des oprations est appele poigne de mains (handshake)
Dfinitions
Cycle horloge (cc) 1 priode du signal horloge

Etat du bus (Sn) priode du signal horloge
Cycle de bus temps pour accomplir une lecture ou criture
Cycle dinstruction temps pour lire, dcoder et excuter une instruction
S0 S1 S2 S3 S4 S5 S6 S7 S0 S1 S2
CC
BUS CYCLE

Signaux mis en uvre
/AS (Address Strobe)

sortie
affirm pour indiquer quune adresse valide est place sur le bus dadresse
/UDS (Upper Data Strobe) and /LDS (Lower Data Strobe)

sortie 3 tats
dtermine le format (taille) de la donne change :
en format mot /UDS = /LDS = 0 (adresse paire)
en format octet /LDS = 0 et /UDS = 1 (adresse impaire lignes D0-D7 utilises)
/LDS = 1 et /UDS = 0 (adresse paire lignes D80-D15 utilises)

/DTACK (Data Transfer ACKnowledge)

entre (le seul signal de contrle en entre)
signal de poigne de mains (handshake) gnr par le circuit adress
wait states
le CPU attend jusqu ce que /DTACK soit affirm :
cycle de lecture : la donne sur le bus est mmoris lorsque /DTACK est affirm
cycle dcriture : la donne est maintenue sur le bus tant que /DTACK nest pas affirm
R/W (Read/Write)
sortie 3 tats
spcifie la nature du cycle de bus
R/W = 1 lecture
R/W = 0 criture
pour viter une criture intempestive, le CPU place R/W 1 lorsquil ralise une
opration interne
plac ltat haute impdance lorsque le CPU rend la main au niveau du bus mmoire

Principe du transfert asynchrone
le CPU place ladresse sur le bus et affirme /AS pour signaler aux mmoires et
priphriques quune adresse valide est disponible sur le bus
la mmoire ou le priphrique (adress) affirme /DTACK pour informer le CPU :
lors dune opration de lecture quune donne valide est positionne sur le bus
lors dune opration dcriture que la donne a t crite avec succs dans la mmoire
ou le priphrique
Un accs mmoire occupe au minimum 8 tats horloge (S0 S7)
Lopration asynchrone fonctionne galement avec des circuits (lents) ayant avec un long temps
daccs. Dans ce cas des tats dattente (wait state) sont insrs dans le cycle de bus

Chronogrammes des accs en lecture

Chronogrammes des accs en criture

Squencement des oprations pour un accs en lecture
68000 Peripheral
Device address
1) Set R/W pin to read mode
2) Place code function into FC0-
FC2
3) Place address into A1-A23
4) Activate /AS
5) Activate /UDS and /LDS Output data
1) Decode address
2) Place data into D0-D15
3) Activate /DTACK
Terminate data transfer
1) Accept data
2) Deactivate /UDS and /LDS
3) Deactivate /AS
Terminate cycle
1) Disable data
2) Deactivate /DTACK
Initiate next cycle

Dcomposition dans le temps de la squence
STATE 0 The read cycle starts in state 0 (S0). The processor places valid function codes on
FC0FC2 and drives R/W high to identify a read cycle.
STATE 1 Entering state 1 (S1), the processor drives a valid address on the address bus.
STATE 2 On the rising edge of state 2 (S2), the processor asserts /AS and /LDS, and/or
/UDS.
STATE 3 During state 3 (S3), no bus signals are altered.
STATE 4 During state 4 (S4), the processor waits for a cycle termination signal (/DTACK
or /BERR) or /VPA, an M6800 peripheral signal. When /VPA is asserted during
S4, the cycle becomes a peripheral cycle. If neither termination signal is asserted
before the falling edge at the end of S4, the processor inserts wait states (full
clock cycles) until either /DTACK or /BERR is asserted.

STATE 5 During state 5 (S5), no bus signals are altered.
STATE 6 During state 6 (S6), data from the device is driven onto the data bus.
STATE 7 On the falling edge of the clock entering state 7 (S7), the processor latches data
from the addressed device and negates /AS and /LDS, and /UDS. At the rising
edge of S7, the processor places the address bus in the high impedance state. The
device negates /DTACK or /BERR at this time.
NOTE : During an active bus cycle, VPA and BERR are sampled on every falling edge of the
clock beginning with S4, and data is latched on the falling edge of S6 during a read
cycle. The bus cycle terminates in S7, except when BERR is asserted in the absence of
DTACK. In that case, the bus cycle terminates one clock cycle later in S9.

Accs en lecture - Commentaires des chronogrammes

Accs en lecture Insertion dtats dattente (wait state)

Squencement des oprations pour un accs en criture
68000 Peripheral
Device address
1) Place code function into FC0-
FC2
2) Place address into A1-A23
3) Activate /AS
4) Activate write pin (R/W)
5) Place data into D0-D15
6) Activate /UDS and /LDS
Output data
1) Decode address
2) Accept data through D0-D15
3) Activate /DTACK
Terminate data transfer
1) Deactivate /UDS and /LDS
2) Deactivate /AS
3) Deactivate data
4) Deactivate write (R/W) Terminate cycle
1) Deactivate DTACK
Initiate next cycle

Dcomposition dans le temps de la squence
STATE 0 The write cycle starts in S0. The processor places valid function codes on FC2
FC0 and drives R/W high (if a preceding write cycle has left R/W low).
STATE 1 Entering S1, the processor drives a valid address on the address bus.
STATE 2 On the rising edge of S2, the processor asserts /AS and drives R/W low.
STATE 3 During S3, the data bus is driven out of the high-impedance state as the data to be
written is placed on the bus.
STATE 4 At the rising edge of S4, the processor asserts /LDS, and/or UDS. The processor
waits for a cycle termination signal (/DTACK or /BERR) or /VPA, an M6800
peripheral signal. When /VPA is asserted during S4, the cycle becomes a
peripheral cycle. If neither termination signal is asserted before the falling edge at
the end of S4, the processor inserts wait states (full clock cycles) until either
/DTACK or /BERR is asserted.

STATE 5 During S5, no bus signals are altered.
STATE 6 During S6, no bus signals are altered.
STATE 7 On the falling edge of the clock entering S7, the processor negates /AS, /LDS, and
/UDS. As the clock rises at the end of S7, the processor places the address and
data buses in the high-impedance state, and drives R/W high. The device negates
/DTACK or /BERR at this time.

Echange synchrone
Permet au 68000 dutiliser des circuits de la prcdente gnration 6800 tels que le PIA 6821ou
lACIA 6850.
Signaux mis en uvre

E (enable clock)
sortie
signal indpendant de ltat du bus du CPU
signal de synchronisation utilis par les priphriques de gnration 6800
horloge CPU divise par 10 6 cycles ltat bas et 4 cycles ltat haut
/VPA (valid peripheral address)
entre
informe le 68000 quun priphrique de gnration 6800 est en train dtre adress
/VMA (valid memory address)
sortie
informe le priphrique concern quune adresse valide est place sur le bus et que le
CPU est synchronis sur E
en rponse au signal /VPA
clk
E
Squencement des oprations pour un accs en lecture ou criture
68000 Peripheral
Initiate cycle
1) CPU initiate read or write Define 6800 cycle
cycle 1) External hardware activate
/VPA
Synchronize with E clock
1) CPU waits until E goes low Data transfer
2) CPU activate /VMA 1) Peripheral waits until E is
active before transferring
data
Terminate cycle
1) CPU waits until E goes low
2) CPU disable /VMA
3) CPU disable /AS, /UDS and
/LDS
Initiate next cycle

Chronogrammes des accs en lecture et criture

Exemple 1 dinterfaage avec un priphrique de gnration 6800
ADDRESS BUS
Address
AS* decoder CS*
68000 6800 device
VPA*
VMA* CS*
E E
R/W* R/W*

Exemple 2 dinterfaage avec un priphrique de gnration 6800

4.4. Signaux de contrle du systme

/RESET
signal bi-directionnel utilis pour amener le CPU dans un tat
dtermin
entre/sortie active ltat bas
drain ouvert rsistance externe de type pull up placer
peut former un OU cabl avec dautres entres
utilis en entre :
charge SSP et PC en format mot long avec les contenus mmoire dadresse $000000 et
$000004
au moment de la mise sous tension, /RESET et /HALT doivent tre maintenus ltat
bas pendant au minimum 100 ms.
autrement, /RESET and /HALT doivent tre affirms pendant un minimum de 10 cycles
horloge. Lentre /RESET est en gnral reli un bouton poussoir de rinitialisation
du CPU.
utilis en sortie :
le 68000 dispose de linstruction RESET
lorsque linstruction est excute, le CPU affirme la sortie /RESET pendant 124 cycles
horloge autorise le CPU rinitialiser son environnement sans se rinitialiser lui-
mme.
dans les systmes basiques, /HALT et /RESET sont relis.

Chronogrammes de mise sous tension

Electronique de RESET

/HALT
signal bi-directionnel / entre sortie drain ouvert
lorsquil est affirm par un circuit externe
le CPU stoppe la fin du cycle de bus courant
le CPU se rexcute nouveau lorsque /HALT repasse ltat haut.
/HALT peut tre utilis pour forcer le 68000 nexcuter quun seul cycle de bus la fois
mode dusage appel pas pas
utilis pour dverminer (debugger) un systme
/HALT doit tre affirm juste assez longtemps pour permettre le CPU de nexcuter
quun seul cycle de bus.
/HALT peut tre utilis pour rpter un cycle de bus en cas derreur daccs mmoire
/HALT peut tre affirm soit avant soit pendant laffirmation de /BERR
lorsque /HALT et /BERR sont affirms, le CPU termine le cycle de bus courant
lorsque /HALT est dsactiv, le CPU excute le prcdent cycle
/HALT en sortie :
lorsque le 68000 se trouve dans une situation dans laquelle il ne peut se rcuprer
(double erreur de bus)
le CPU stoppe et affirme le signal /HALT pour indiquer le problme
linstruction STOP peut galement dmarrer la condition de halte et positionner la sortie
/HALT ltat bas.

/BERR
le systme utilise /BERR pour informer le 68000 un dysfonctionnement (exemple : le

CPU tente daccder une adresse mmoire invalide)
le 68000 traite le signal de deux manires :
lorsque /BERR est affirm seul, il excute une exception de type erreur de bus aprs
avoir termin le cycle dfaillant
lorsque /HALT est affirm avant ou en mme temps que /BERR, il rexcute le cycle
de bus
/BERR doit tre dsactiv au moins 1 cycle horloge avant la dsactivation de /HALT

Exemple dutilisation de lentre /BERR - montage de type chien de garde

4.5. Codes fonction
Sorties trois tats FC0, FC1, FC2

spcifie le type de cycle de bus courant
accs code dinstruction ou donne
acquiescement dinterruption
FC2 :
mode Utilisateur ou Superviseur
mme valeur que le bit S du registre dtat
fournissent une protection basique de lespace mmoire (actuellement, les MMU sont
utiliss prfrentiellement)

4.6. Signaux de contrle des interruptions
/IPL0, /IPL1 et /IPL2 (Interrupt Priority Level)

entres
permet de suspendre (dinterrompre) temporairement lexcution dun programme pour
traiter une tche plus importante
les circuits externes peuvent mettre une demande dinterruption au CPU en utilisant les
entres codes /IPL0, /IPL1 et /IPL2
/IPL0, /IPL1 et /IPL2 permettent de coder 7 niveaux de priorit de demande
dinterruption, de 1 7.
les interruptions sont vectorises ou
autovectorises (usage de /VPA compatibilit
avec les priphriques de gnration 6800
vecteur 25 31)
une interruption peut tre ignore si son niveau
est infrieur ou gal celui du masque
dinterruption I2, I1, I0 qui se situe dans le
registre dtat.
fonctionne avec FC0-FC2 au niveau du processus
dacquittement.

Squencement des oprations lors dune demande dinterruption
68000 Peripheral

Chronogrammes dacquiescement de demande dinterruption

Exemple de gnration du signal daquiescement de demande dinterruption

4.7. Signaux darbitrage du bus

Arbitrage du bus
ce mcanisme est utilis pour autoriser les microprocesseurs grer le DMA et le

mutiprocesseur
lorsque le 68000 contrle le bus, il est maitre du bus. Ce rle peut cependant tre confi
un contrleur DMA ou un autre processeur.
larbitrage consiste dsigner celui qui sera maitre du bus la prochaine demande

Signaux darbitrage du bus

/BR (bus request)
entre drain ouvert un OU cbl peut tre ralis avec dautres circuits
affirm par dautres circuits voulant devenir maitre du bus
/BG (bus grant)
sortie
le maitre du bus lche le contrle de celui-ci la fin de son cycle de bus
le demandeur peut ngativer le signal /BR aprs laffirmation de /BG
/BGACK (bus grant acknowledge)
entre
le demandeur aprs laffirmation de /BG affirme /BGACK pour informer quil est
maintenant maitre du bus
/BGACK est maintenu ltat bas tant que le nouveau maitre du bus reste maitre

Exemple
+5V +5V
BGACK*
BR*
68000
Master Master Master
BG*
Bus 1 Bus 2 Bus 3
R
Address bus

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MICROPROCESSEUR 68000 (MATERIEL) SIGNAUX DECHANGES

4.1. Configuration PERIPHERIQUE

Groupe 1 signaux dadresse

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4.2. MOTOROLA 68000

Lignes dalimentation et signal horloge :

Signaux de contrle et dtat :

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4.3. Echanges de donnes avec les circuits mmoire ou priphrique

Microprocesseurs 2010-2011 R. .K. Ing

Bus dadresse (24 bits)

(A0)-A1-A23 (A0 signal interne)

Bus de donne (16 bits)

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Format de transfert des donnes A1-A23

adresse paire D0-D7

adresse impaire D0-D7

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Echanges synchrone et asynchrone

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Cycle horloge (cc) 1 priode du signal horloge

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Signaux mis en uvre

/AS (Address Strobe)

/UDS (Upper Data Strobe) and /LDS (Lower Data Strobe)

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/DTACK (Data Transfer ACKnowledge)

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Principe du transfert asynchrone

la mmoire ou le priphrique (adress) affirme /DTACK pour informer le CPU :

Un accs mmoire occupe au minimum 8 tats horloge (S0 S7)

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Chronogrammes des accs en lecture

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Dcomposition dans le temps de la squence

STATE 3 During state 3 (S3), no bus signals are altered.

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STATE 5 During state 5 (S5), no bus signals are altered.

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Accs en lecture - Commentaires des chronogrammes

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Accs en lecture Insertion dtats dattente (wait state)

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Dcomposition dans le temps de la squence

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STATE 5 During S5, no bus signals are altered.

STATE 6 During S6, no bus signals are altered.

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Signaux mis en uvre

Squencement des oprations pour un accs en lecture ou criture

Initiate next cycle

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Chronogrammes des accs en lecture et criture

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Exemple 1 dinterfaage avec un priphrique de gnration 6800

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Exemple 2 dinterfaage avec un priphrique de gnration 6800