MODUL TIMER1 v1

S se implementeze n FPGA prin descriere n limbaj VHDL, utiliznd programul VIVADO,

modulul prezentat n figura 1 care este descris prin urmatoarele specificaii:

a) registrul TMR1 are dimensiunea de 16 bii

b) sursa de clock clk_in este cea a plcii de dezvltare

c) sursa de clock clk_ex va fi generat de un buton extern

d) iniializarea registrului TMR1 de la butoanele externe se face pentru EN=1 , in doua

cicluri (DATA_init are dimensiunea de 8 biti)

e) valoarea registrului TMR1 se va afisa n binar prin LED-uri

f) la depirea valorii maxime bitul flag TMRIF ia valoarea 1

g) sensul de numarare va fi stabilit prin portul de intrare up/down

up/down

EN

RESET
TMRIF

clk_in
MUX COUNTER TMR1

clk_ext

sel_clk
TMR1_v

DATA_init

Fig.1 TIMER1, schema bloc

Fiierul bitstream rezultat n urma procesului de implementare va fi verificat utiliznd placa

de dezvoltare BASYS3
Bibliografie:

1. PIC16LF1937, datasheet, http://ww1.microchip.com/downloads/en/DeviceDoc/41364E.pdf (pag.

195)

2. VHDL Reference Manual,

http://www.ics.uci.edu/~jmoorkan/vhdlref/Synario%20VHDL%20Manual.pdf

3. BASYS 3 Reference Manual, https://reference.digilentinc.com/reference/programmable-

logic/basys-3/reference-manual