LABORATORIO N1

INFORME FINAL

UNIVERSIDAD NACIONAL DEL CALLAO

FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

CURSO : SISTEMAS DIGITALES

CDIGO DE CURSO : LB429

PROFESOR : ING. UTRILLA SALAZAR DARIO

ALUMNO : MENDOZA ARVALO CARLOS HERIBERTO

CDIGO : 1323220043

GRUPO HORARIO : 91 G

TEMA : BIESTABLES ASNCRONOS Y SNCRONOS

CICLO : 2015-B

2015
SISTEMAS DIGITALES

BIESTABLES ASNCRONOS Y SNCRONOS

I. INTRODUCCIN

En este laboratorio, se va a tratar los circuitos biestables, monoestables y astables,

los biestables se dividen en dos categoras: flip-flops y latches.
Los biestables poseen dos estados estables denominados SET (activacin) y RESET
(desactivacin).
La diferencia de flip-flops y latches es en la manera en que cambian de un estado a
otro los flip-flops es la manera mas fcil de construir contadores registros y otros
circuitos de control secuencial, y se emplean tambin en ciertos tipos de memoria.

II. OBJETIVOS

1. OBJETIVOS GENERALES

Implementar los circuitos match y flip flor, utilizando compuertas lgicas.

Analizar el funcionamiento de estos circuitos y comprobar su funcionamiento segn su
tabla de verdad.
Comprobar el funcionamiento de los circuitos sncronos y asncronos por medio de
compuertas lgicas simples.

2. OBJETIVOS ESPECIFICOS

Implementar y poner un led a la salida del circuito para visualizar y comprobar su

funcionamiento segn su tala de verdad.
Usar como entradas lgicas DIPSWITCHS.
Construir la tala de verdad para cada circuito.

III. RESUMEN

Como primer paso para el desarrollo del presente laboratorio se debe consultar los
manuales correspondientes para cada objetivo. Luego se debe analizar los circuitos
en forma terica y luego simularlos con algn software especializado y depurar los
errores.
Por ultimo se implementa el circuito con los circuitos integrados realizando
conjuntamente pruebas individuales de su funcionamiento y al terminar dicho
proceso se procede a hacer las pruebas y desarrollar las tablas de estados o construir
los diagramas de tiempo.

IV. MARCO TEORICO

SISTEMAS SECUENCIALES SNCRONOS

Segn la forma de realizar el elemento de memoria nos podemos encontrar distintos

tipos de sistemas secuenciales, principalmente dos:

BIESTABLES ASNCRONOS Y SNCRONOS 2

SISTEMAS DIGITALES

Sistemas Secuenciales Sncronos, en los que su comportamiento puede

definirse en instantes discretos de tiempo, se necesita una sincronizacin de los
elementos del sistema mediante una seal de reloj, que no es ms que un tren
de pulsos peridico. Las variables internas no cambian hasta que no llega un
pulso del reloj.
Sistemas Secuenciales Asncronos, actan de forma continua en el tiempo,
un cambio de las entradas provoca cambios en las variables internas sin
esperar a la intervencin de un reloj.

El cambio de las variables internas se puede producir de dos maneras en un sistema

secuencial sncrono:

Por niveles, cuando permiten que las variables de entrada acten sobre el
sistema en el instante en el que la seal de reloj toma un determinado
nivel lgico (0 1).

Por flancos, o cambios de nivel, cuando la accin de las variables de

entrada sobre el sistema se produce cuando ocurre un flanco activo del
reloj. Este flanco activo puede ser de subida (cambio de 0 a 1) o de bajada
(cambio de 1 a 0).

El elemento de memoria bsico de los circuitos secuenciales sncronos es el biestable.

Almacena el estado 0 el estado 1, Y de ah su nombre, tienen dos estados estables de
funcionamiento. Tambin se les suele conocer como FLIP-FLOPS.

V. CUESTIONARIO

1. DESCRIBIR EL CONCEPTO DE BIESTABLE ASINCRONO, ANALICE SU

FUNCIONAMIENTO Y MENCIONE LOS TIPOS DE LATCHES.
Un biestable asncrono, o latch, es aquel circuito en el que las salidas del dispositivo
dependen solo de los estados de sus entradas, estas salidas se manifiestan de forma
continua y obedecen a las entradas en cualquier tiempo, sin necesidad de una entrada
de reloj. Existen dos tipos de Latch:

Latch nand

1
U1:A Tabla de verdad del latch nand
R S
3
2 Qn 1 Qn 1
74LS00
0 0 1 1
0 1 1 0
U1:B
4 1 0 0 1
6
5 1 1 Qn Qn
74LS00

BIESTABLES ASNCRONOS Y SNCRONOS 3

SISTEMAS DIGITALES

Latch nor

Tabla de verdad del match nor

U1:A
2 R S Qn 1 Qn 1
1
3
0 0 Qn Qn 1
74LS02
0 1
0
1 0
U1:B 0 1
5 1 1
4 0 0
6

74LS02

2. DESCRIBIR EL CONCEPTO DE BIESTABLE SINCRONO, ANALICE SU

FUNCIONAMIENTO Y DESCRIBA LOS TIPOS DE FLIP FLOPS CONVENCIONALES.
Un biestable sncrono o flip flop, es un circuito secuencial capaz de almacenar un bit de
memoria, se dice que es sncrono porque posee una salida principal que depende de
los estados de las entradas como del circuito de reloj. Son aquellos en los que su
comportamiento puede definirse en instantes discretos de tiempo, se necesita una
sincronizacin de los elementos del sistema mediante una seal de reloj, que no es
ms que un tren de pulsos peridico. Las variables internas no cambian hasta que no
llega un pulso del reloj.

TIPOS DE BIESTABLES SINCRONOS:

Biestable RS: su smbolo lgico se muestra a continuacin, posee dos entradas y
una salida principal y su complementaria, tambin tiene una entrada de reloj.

Tabla de funcionamiento del biestale RS

qn S R qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Indeterminado
1 0 0 1

BIESTABLES ASNCRONOS Y SNCRONOS 4

SISTEMAS DIGITALES

1 0 1 0
1 1 0 1
1 1 1 indeterminado

Biestable JK: El biestable JK puede considerarse como el biestable universal. Dispone

de tres entradas sncronas J y K, para especificar la operacin y CLK, para disparar el
biestable. Tambin consta de dos entradas asncronas PR y CLR, y por supuesto dos
salidas complementarias. Su ecuacin caracterstica es:Qn+1 = JQn + KQn
A continuacin se muestra su smbolo y su modo de funcionamiento:

Tabla de funcionamiento del biestable JK

qn J K qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

Biestable T: Se trata de un biestable que se comporta como un biestable JK en el

que hemos unido las entradas J y K:

BIESTABLES ASNCRONOS Y SNCRONOS 5

SISTEMAS DIGITALES

Tabla de funcionamiento del biestable T

qn T qn+1
0 0 0
0 1 1
1 0 1
1 1 0

El Biestable D que aparece en la figura, puede funcionar de dos formas:

-Sncrona: usa una seal de reloj.

-Asncrona: usa las seales PR Y CLR.

De forma sncrona lo hace de la siguiente manera: Si la transicin de la seal

de reloj es de bajo a alto (o sea, de 0 a 1) se traslada el dato D a la salida, se dice
que el biestable ha sido disparado por la seal de reloj. Si por el
contrario la transicin en el pulso de reloj es de estado alto a bajo (o sea, pasa
de 1 a 0) el biestable no responde. En este caso, el ltimo valor permanece
almacenado sin cambios.

Las entradas PR y CLR son lo que se llaman entradas asncronas, pues

independientemente de cmo est la seal de reloj, reiniciarn (pondrn un 1
en la salida) o despejarn (pondrn un 0 en la salida) el biestable. ste es el
modo de funcionamiento asncrono. La ecuacin caracterstica es: Qn+1 = D

Tabla de funcionamiento del biestable D

Qn D Qn+1

BIESTABLES ASNCRONOS Y SNCRONOS 6

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0 0 0
0 1 1
1 0 0
1 1 1
3. DE LOS MANUALES TCNICOS OBTENER LOS IC TTL Y CMOS; QUE REALIZAN LA
FUNCION DE MATCH Y FLIP FLOPS, ANALICE SU TABLA DE VERDAD Y
FUNCIONAMIENTO.
De los manuales tcnicos, se obtuvieron los siguientes flip flops:

a) El 7473 y el 74HC73 tienen la misma 14

J Q
12

representacin, poseen una salida a reset y se 1

CLK
3 13
activan en flanco de ajada K Q

R
2
U2:A
7473

14 12
J Q

2
1
b) El 74HC76 o tamien se encontro el 74ls76 y 7476 4 CLK 15

S
J Q
3 13
K Q
son los slip flor comerciales, con dos salidas de

R
1
CLK

reset y clear, se activan en flanco de bajada.

R 2
16 14
K Q

3
c) El 74HC78 se comporta como un flip flop JK doble U4
con un clock comun y un master reset comun, y 3
14
J0 Q0
13
12
K0 Q0
dos salidas para los dos set diferentes. Se lo puede 10
7
J1
K1
Q1
Q1
8
9

usar para implementar un master-slave. Se activan 1

CLK
2
en flanco de bajada. 6
5
S0
S1
MR
74LS78

d) El 7472 o 74HC72 se comporta como un flip flop triple con U1

13

entradas J y K independientes, posee un reset comun y un

3 8
S

J1 Q
4
J2
5
J3
set comun, tambien comparten el mismo clock. Se activan 12
CLK

en flanco de bajada. 9
10
K1
K2
11 6
K3 Q
R
2

7472

U2:A
74107
e) El 74107 o 74HC107 se comporta como un flip flop JK
1 3
con una salida para reset, se activa en flanco de bajada. J Q
12
CLK
4 2
K Q
R
13

BIESTABLES ASNCRONOS Y SNCRONOS 7

SISTEMAS DIGITALES

f) El 74ALS112, 741LS12, 74HC112 o 74S112 se comporta U3:A

4
como un flip flop JK con dos salidas para reset y set, se 3 5

S
J Q
activa en flanco de bajada. 1
CLK
2 6
K Q

R
15
74HC112

4
g) El 74LS113, 74S113 o 74ALS113 se comporta como un 3 5

S
J Q
flip flop JK con una salida para set, se activa en flanco de 1
CLK
bajada. 2
K Q
6

U4:A
74LS113

h) El 74S114, 74ALS114 o 74LS114 se comporta como un U5

flip flop doble con clock comn, posee una entrada 3
2
1J
1K
1Q
5

4 6
comn para reset y dos diferentes de set. Tienen salidas 11
12
1S
2J
1Q
2Q
9
2K
independientes y se activan en flanco de bajada. 10
2S 2Q
8

1
MR
13
CLK
74LS114

U6:A
i) El 7479, 74ALS109, 74F109, 74HC109 o 74LS109 se

5
2 6

S
comporta como un flip flop JK con dos entradas para
J Q
4
CLK
reset y set, se activan en flanco de subida. 3
K
1
R Q
7

74LS109

j) El 7470 se comporta como un flip flop JK con entradas U7

13

JK, tambin poseen dos entradas J y K diferentes, se 3 8

S

J1 Q
4
J2
5
activan en flanco de subida y tiene dos entradas para J
12
CLK

reset y set. 10
11
K1
K2
9 6
K Q
R
2

7470

De los manuales de TTL se encontraron otros tipos tales como los Gates J-K positive
edge triged (74h102), y slip flor tipo D: doble (7474, 74c74, 74h74, 74ls74a, 74s74),
hex (74174, 74c174, 74hc174, 74hct174, 74ls174, 74s174), octal (74hc273, 74hct273,
74ls273, 74ls273, 74c374, 74hc374, 74hc574, 74hct374, 74hc377), quad (74175,
74c175, 74hc175, 74hc175, 74ls175, 74ls379, 8613).
4. CUAL ES LA DIFERENCIA PRINCIPAL ENTRE UN LATCH Y EL FLIP FLOP.

BIESTABLES ASNCRONOS Y SNCRONOS 8

SISTEMAS DIGITALES

La diferencia principal es que en un circuito latch, las salidas de este circuito solo
dependen del nivel de las entradas, adems estas salidas corresponden directamente
de una combinacin de las entradas a otra, sin diferenciar el estado siguiente;
mientras que en un slip flor, las salidas de este dispositivo depende de las entradas y
de una entrada de reloj, sus entradas son secuenciales, corresponden de un estado a
otro obedeciendo cierta secuencia, la cual lo estable el clock o tren de pulsos.

5. ANALICE EL FUNCIONAMIENTO DEL FLIP FLOP MAESTRO-ESCLAVO; INVESTIGAR

SUS VENTAJAS.
Un biestable maestro-esclavo est formado por varias compuertas y flips-flops
conectados de manera que se usa el pulso completo de reloj (tiempo que el reloj est a
nivel alto) para transmitir el dato de la entrada a la salida.

Esquema del slip flor maestro-esclavo

La seal de reloj controla el maestro, se invierte y controla el esclavo. As, cuando

CLK=1 (reloj alto) el maestro registra los datos presente en las entradas RS,
permaneciendo inhibido el esclavo, por lo que no hay transferencia de informacin al
mismo. Con el reloj en nivel bajo (CLK=0) el maestro se inhibe, no hay modificaciones
en sus salidas, y stas actan como entradas al esclavo, transfirindose su estado a la
salida del mismo. O sea, la entrada slo se transfiere a la salida cuando ha
terminado el pulso (como si fuera disparado por un flanco de bajada), pero se pueden
detectar los cambios producidos en la entrada mientras que CLK=1.

6. DESCRIBIR LAS CARACTERSTICAS DE DISPARO DE FLIP FLOPS POR PULSO Y POR

FLANCO.
Existen dos modos de activar un flip flop, por nivel o pulso, y por flanco.
En un flip flop activado por nivel, los cambios que se produzcan en las entradas de
informacin se realizan cada vez que el nivel de la entrada de reloj este en alto o en
bajo; bajo estas circunstancias se produce el cambio en los estados del flip flop. Ahora,
un flip flop activado por flanco se caracteriza porque la salida del dispositivo cambia
cada vez que la seal de reloj esta alcanzando el nivel alto (flanco de subida), o cuando
este alcanzando el nivel bajo (flanco de bajada), es decir, el cambio de los estados se
realiza cada vez que ocurre un cambio en la onda cuadrada de sincronismo, ya sea el
paso de nivel alto a bajo (flanco de bajada) o el paso de nivel bajo a alto (flanco de

BIESTABLES ASNCRONOS Y SNCRONOS 9

SISTEMAS DIGITALES

subida). Esta forma de control soluciona el problema del tiempo de duracin del nivel y
nos permite trabajar a mayores velocidades.

Modo de

activacin por
flancos

Modo de activacin por niveles

7. UTILIZANDO FLIP FLOR J-K, DESARROLLAR LOS CIRCUITOS PARA CONVERTIR A:

a) FLIP FLOP R-S.

J K Qn Qn+1 S R
0 0 0 0 0 X
0 0 1 1 X 0
0 1 0 0 0 X
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 1 X 0
1 1 0 1 1 0
1 1 1 0 0 1

El circuito queda como: S JQn y R KQn

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SISTEMAS DIGITALES

b) FLIP FLOP D.
J K Qn Qn+1 D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

El circuito queda como: D JQn K Qn

c) FLIP FLOP T.

J K Qn Qn+1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

El circuito queda como: T JQn KQn

VI. LISTADO DE MATERIALES

- Circuitos Integrados TTL: 7400, 7402, 7474, 7476, 74266 y otros.

- Protoboard y Dipswitch
- Cables de conexin
- Resistencias de 100 Ohmios
- Diodos LEDs
- Resistencias
- Timer 555

BIESTABLES ASNCRONOS Y SNCRONOS 11

SISTEMAS DIGITALES

VII. IMPLEMENTACIN

PROBLEMA 1

DIAGRAMA DE TIEMPO

TABLA DE VERDAD

R S D1 D2
0 0 1 1
0 1 1 0
1 0 0 1
1 1 No cambia No cambia

OBS:

Cuando S y R toman un valor BAJO, D1 y D2 se mantienen en ALTO. Adems, cuando S y

R toman un valor ALTO, entonces D1 y D2 se mantienen en el mismo estado lgico.

PROBLEMA 2

BIESTABLES ASNCRONOS Y SNCRONOS 12

SISTEMAS DIGITALES

TABLA DE VERDAD

EL1 EL2 EL3 (PR) EL4 (CLR) D1 D2 CLOCK

X X X X No cambia No cambia
0 0 0 0 No cambia No cambia
0 1 0 0 1 0
1 0 0 0 0 1
1 1 0 0 0 0
X X 0 1 0 1 X
X X 1 0 1 0 X
X X 1 1 1 1 X

OBS:

Cuando el reloj esta en BAJO, D1 y D2 se mantienen en el mismo estado lgico. De la

misma manera si EL1, EL2, EL3 y EL4 se mantienen en estado BAJO, entonces D1 y D1
no varan.

PROBLEMA 3

BIESTABLES ASNCRONOS Y SNCRONOS 13

SISTEMAS DIGITALES

DIAGRAMA DE TIEMPO

TABLA DE VERDAD

Q1n Q2n D1 D2 Q1n+1 Q2n+1 CLOCK

X X X X X X
0 0 1 0 1 0
1 0 0 1 0 1
0 1 0 0 0 0

OBS:

Se inicializa el circuito con PR=1 y activando los CLEAR con el estado BAJO,
posteriormente se los desactiva con PR= 1 y CLR = 1, los estados que toman Q1 y Q2 se
explican en la tabla.

BIESTABLES ASNCRONOS Y SNCRONOS 14

SISTEMAS DIGITALES

PROBLEMA 4

TABLA DE VERDAD

EL1 EL2 EL3 (PR) EL4 (CLR) D1 D2 CLOCK

X X 0 0 1 1 X
X X 0 1 1 0 X
X X 1 0 0 1 X
0 0 1 1 No cambia No cambia X
0 1 1 1 1 0 X
1 0 1 1 0 1 X
1 1 1 1 Cambia Cambia

PROBLEMA 5

BIESTABLES ASNCRONOS Y SNCRONOS 15

SISTEMAS DIGITALES

TABLA DE VERDAD

EL1 EL2 EL3 D1 D2 CLOCK

X 0 0 1 1 X
X 0 1 1 0 X
X 1 0 0 1 X
0 1 1 No cambia No cambia X
1 1 1 Cambia Cambia

PROBLEMA 6

TABLA DE VERDAD

J K D1 D2
0 0 No cambia No cambia
0 1 0 1
1 0 1 0
1 1 1 1

OBSERVACIN

Los pulsos fueron enviados con ayuda de un Timer 555

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BIESTABLES ASNCRONOS Y SNCRONOS 17