Fundamentos de

computadores

TEMA 4. CIRCUITOS SECUENCIALES

Objetivos FCO

Estudiar los circuitos secuenciales ms sencillos.

Introducir el concepto de cronograma.
Comprender el funcionamiento bsico de los
biestables.
Conocer los sistemas secuenciales bsicos ms
importantes
Registros, Banco de registros, Memoria, Contadores

1
ndice FCO

Introduccin
Circuitos secuenciales, reloj, cronogramas,
smbolos lgicos
Biestables
Biestable S-R
Biestable D
Activo por nivel
Activo por flanco
Con entradas asncronas
Biestable J-K
Biestable T

2
ndice FCO

Bloques secuenciales bsicos

Registros de almacenamiento
Banco de Registros, Memoria
Registros de desplazamiento
Contadores
Anlisis de SS por cronograma

3
Introduccin FCO

Circuitos secuenciales:
las salidas del circuito en el instante actual S(t) dependen
no slo del valor actual de las entradas del circuito E(t),
sino tambin de su memoria o estado almacenado
Q(t)
Estn formados por
un bloque combinacional
un bloque de elementos de memoria para almacenar el estado Q
una entrada de reloj que decide cuando pasamos del tiempo t al
t+1, y que marca cuando se almacena interiormente el estado del
sistema

Reloj
t t+1 t+2
4
Introduccin FCO

La seal de reloj indica a los elementos de memoria

cundo deben cambiar su estado
Nivel Alto:
1 lgico
Flanco de Nivel Bajo:
Flanco de 0 lgico
Subida Bajada

Perodo
5
Introduccin FCO

Cronograma: Representacin de la evolucin temporal

de las entradas y salidas de un circuito.
Los valores desconocidos se representan sombreados
t= 0 t= 1 t= 2 t= 3

reloj

6
Introduccin FCO

Smbolos lgicos
Entradas y salidas
S S Q

R R Q
Entradas activas a nivel alto Entradas activas a nivel bajo Salidas Q y /Q

Seal de reloj

clk clk clk clk

Activa a Activa a Activa por Activa por

nivel bajo nivel alto flanco de subida flanco de bajada

7
 Biestables FCO

Biestable: Circuito secuencial con dos estados

estables (0 y 1)
Podemos almacenar un bit en un circuito haciendo que de vueltas y vueltas,
de manera que la informacin recircule indefinidamente

1 0
/Q
No podemos modificar el estado

8
Biestables FCO

Cmo cambiar A A A
A
el estado
del biestable?
=0
Entrada R
0 Q
Q

/Q
=
/Q
0 Biestable S-R
Entrada S

9
Biestable S-R FCO

Biestable S-R con puertas NOR

Cmo se determina su comportamiento?
1. Obtencin de una tabla con todos los casos
A partir de las ecuaciones (sin realimentacin)
Las entradas externas y el estado actual (t) son las entradas y el
estado siguiente (t+1) son las salidas
2. Anlisis de dicha tabla
a) Los casos se agrupan para cada combinacin de valores de las
entradas externas
b) Se aplica la tabla una y otra vez (la realimentacin del circuito)
hasta que el estado permanece estable (siempre sin cambiar
las entradas externas)
Este mtodo sirve para cualquier biestable por nivel

10
 Biestable S-R FCO

Tabla: ecuaciones Q(t+1) = R + /Q(t) y /Q(t+1) = S + Q(t)

S R Q(t) /Q(t) Q(t+1) /Q(t+1)
0 0 0 0 1 1
0 0 0 1 0 1
0 0 1 0 1 0
0 0 1 1 0 0
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 0 0
0 1 1 1 0 0
1 0 0 0 1 0
1 0 0 1 0 0
1 0 1 0 1 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 1 0 0

11
 Biestable S-R FCO

Anlisis: Agrupando por los casos de S y R

S R Q(t) /Q(t) Q(t+1) /Q(t+1) Q(t+1) /Q(t+1)
A0 0 0 0 0 1 1 A3 (Oscila)
A1 0 0 0 1 0 1 A1 (Estable)
A2 0 0 1 0 1 0 A2 (Estable)
Q(t) /Q(t)
A3 0 0 1 1 0 0 A0 (Oscila)
B0 0 1 0 0 0 1 B1
B1 0 1 0 1 0 1 B1 (Estable)
B2 0 1 1 0 0 0 B0
0 1
B3 0 1 1 1 0 0 B0
C0 1 0 0 0 1 0 C2
C1 1 0 0 1 0 0 C0
C2 1 0 1 0 1 0 C2 (Estable)
1 0
C3 1 0 1 1 0 0 C0
D0 1 1 0 0 0 0 D0 (Estable)
D1 1 1 0 1 0 0 D0
D2 1 1 1 0 0 0 D0
0* 0*
D3 1 1 1 1 0 0 D0

12
Biestable S-R FCO

Biestable S-R con puertas NOR

Comentarios a los valores de resumen del anlisis
1. Cuando el estado siguiente (los valores de Q(t+1) y /Q(t+1)) es el
mismo para todos los casos agrupados, resumir es fcil
Se indica el valor numrico (casos Bn, Cn y Dn)
En el caso (Dn) en el que los valores resumen cumplan Q(t+1) =
/Q(t+1) se indica con un * que la situacin es no deseada ya
que no se cumple la condicin habitual /Q(t+1) = Q(t+1)
2. Cuando los valores de estado siguiente de los casos agrupados es
diferente (casos An), el resumen es ms difcil
Se expresa Q(t+1) y /Q(t+1) a partir de los valores de Q(t) y /Q(t)
La oscilacin (el estado siguiente pasa de 00 a 11 y de 11 a 00
de forma indefinida) no aparece en el resumen (casos A0 y A3)

13
Biestable S-R FCO

Biestable S-R con puertas NOR

S Q
R Q
R Q Smbolo lgico
(puesta a 0)

S R Q(t+1) /Q(t+1)
0 0 Q(t) /Q(t)
(puesta a 1) /Q 0 1 0 1
S 1 0 1 0
Diagrama lgico 1 1 0* 0*
Tabla de funcionamiento
* =situacin no deseada

14
 Biestable S-R FCO

El cronograma se utiliza para conocer la evolucin temporal del

estado cuando cambian sus entradas
tiempo
Ejemplo:
Ejemplo de
S evolucin de
las entradas
R
SET MANT RST MANT SET MANT ND OSCILA

Q
Salidas del
biestable
/Q
Valor inicial de Q y /Q (supuesto)

15
 Biestable D activo por nivel FCO

Se utilizan para la implementacin de elementos de

memoria, cuya nica finalidad es almacenar el valor
de una lnea de informacin (un bit)

C D Q(t+1) /Q(t+1)
D Q 0 X Q(t) /Q(t)
C 1 1 1 0
Q 1 0 0 1
Smbolo lgico Tabla de funcionamiento

16
 Biestable D activo por nivel FCO

Podemos construir un biestable D a partir de un S-R

Circuito
combinacional Biestable

D S S Q
C R R Q
Especificacin del circuito combinacional
Si C=0, queremos que Q(t+1) = Q(t), Entradas Salidas Efecto en S-R
por tanto la salida debe ser S=R=0
C D S R Q(t+1) /Q(t+1)
Si C=1 y D=0, queremos que Q(t+1) = 0,
0 0 0 0 Q(t) /Q(t)
por tanto la salida debe ser S=0 y R=1
0 1 0 0 Q(t) /Q(t)
Si C=1 y D=1, queremos que Q(t+1) = 1,
1 0 0 1 0 1
por tanto la salida debe ser S=1 y R=0
1 1 1 0 1 0

17
Biestable D activo por nivel FCO

De la tabla del circuito combinacional

se obtiene S=CD y R=CD

C R
D Q

/Q

S
18
Biestable D activo por nivel FCO

Una implementacin alternativa:

MUX
E0 S Q

D E1
A

19
 Biestable D activo por flanco FCO

Si se activa el biestable por nivel

el pulso no deseado
y hay un pulso no deseado
se trasladar a la salida
en la entrada de datos
Podemos hacer que la seal de reloj acte por flanco

Por nivel alto

Por flanco de bajada

20
 Biestable D activo por flanco de bajada FCO

D Q CLK D Q(t+1) /Q(t+1)

0 X Q(t) /Q(t)
1 X Q(t) /Q(t)
CLK Q 1 1 0
0 0 1
Smbolo lgico Tabla de funcionamiento
Para implementar biestables que se activen por flanco se utiliza
con frecuencia un par de biestables por nivel en configuracin
MASTER-SLAVE (maestro-esclavo)
D Qm
D Q D Q
C Q C Q
maestro esclavo
CLK

21
Biestable D activo por flanco de bajada FCO

D Qm
D Q D Q
C Q C Q
maestro esclavo
CLK t

CLK
D

Qm

Q
Maestro activo, Qm=D Maestro no activo Esclavo activo, Q=Qm Esclavo no activo

22
Biestable D activo por flanco de bajada FCO

Como se puede observar:

La lnea interna Qm cambia cuando CLK = 1, siguiendo la evolucin de
la entrada D
La salida Q slo cambia en los flancos de CLK
El efecto neto de la configuracin maestro-esclavo es que el ltimo valor de
la entrada D justo antes del flanco es el valor que aparece en la salida Q

CLK
D
D=1
Qm D=1 D=0

D=0
Q

23
 Biestable D activo por flanco de subida FCO

D Q CLK D Q(t+1) /Q(t+1)

0 X Q(t) /Q(t)
1 X Q(t) /Q(t)
CLK Q 1 1 0
0 0 1
Smbolo lgico Tabla de funcionamiento

Implementacin (maestro activo a nivel bajo, esclavo a nivel alto)

D D Q D Q
C Q C Q

CLK

24
Biestable D con entradas asncronas FCO

A un biestable D activo por nivel (alto o bajo)

se le pueden aadir entradas asncronas del tipo:
CLEAR (CL): puesta a cero asncrona
PRESET (PR): puesta a uno asncrona
Las entradas asncronas:
Tienen prioridad sobre las dems entradas
Permiten cambiar el estado del biestable en cualquier momento
(independientemente del valor de las dems entradas)

D PR Q
C
CL Q
Smbolo lgico

25
Biestable D con entradas asncronas FCO

PRESET
C Q
D Q

/Q
/Q
CLEAR
Si CLEAR=PRESET=0 Q = Q, /Q = /Q
Si CLEAR=1,PRESET=0 /Q = 1 Q = 0 Q = 0
Si CLEAR=0,PRESET=1 Q = 1 /Q = 0 /Q = 0
Si CLEAR=1,PRESET=1 Q=/Q=1*

26
Biestable D con entradas asncronas FCO

Tabla de funcionamiento
PR CL C D Q(t+1) /Q(t+1)
0 1 X X 0 1
1 0 X X 1 0
1 1 X X 1* 1*
0 0 1 1 1 0
0 0 1 0 0 1
0 0 0 X Q(t) /Q(t)

27
Biestable D con entradas asncronas FCO

CL
PR
t
C
D

Q
/Q
0 1 0 1
C M M M P M M C

* Situacin no deseada M Mantener estado

Activo 1 Puesta a 1 P Puesta a 1 asncrona
No activo 0 Puesta a 0 C Puesta a 0 asncrona

28
Biestable D con entradas asncronas FCO

A un biestable D activo por flanco (subida o bajada)

tambin se le pueden aadir entradas asncronas
Se puede implementar usando un diseo maestro-esclavo
donde tanto maestro como esclavo disponen de entradas
asncronas
Ejemplo: Biestable D activo por flanco de subida con
entradas PRESET y CLEAR
D PR Q
C
CL Q
Smbolo lgico

29
Biestable J-K FCO

El biestable S-R presenta problemas

cuando se activan simultneamente las dos entradas S y R
El biestable J-K tiene un funcionamiento similar al S-R,
pero evita el problema anterior invirtiendo el estado
cuando J y K estn activas simultneamente

CLK J K Q(t+1) /Q(t+1)

0 X X Q(t) /Q(t)
J Q 1 X X Q(t) /Q(t)
K 0 0 Q(t) /Q(t)
CLK Q 0 1 0 1
1 0 1 0
Smbolo lgico 1 1 /Q(t) Q(t)
Tabla de funcionamiento

30
Biestable T FCO

Slo tiene una entrada llamada T (toggle)

Mantiene el estado (si T=0) o lo invierte (si T=1)
cada vez que llega un flanco activo de reloj
No se construye comercialmente,
pero se puede implementar fcilmente utilizando un biestable J-K
Clk T Q(t) Q(t+1)

T Q 0 0 0 T J Q
0 1 1 K
1 0 1
CLK Q CLK Q
1 1 0
Smbolo lgico Diagrama lgico
Tabla

de funcionamiento
De manera anloga, se puede construir un biestable T activo por flanco
de bajada usando un biestable J-K activo por flanco de bajada

31
Bloques secuenciales bsicos FCO

Existen bloques secuenciales tan importantes y de uso

tan comn que se les ha dado nombre
Registro de almacenamiento
Almacn de un dato de N bits
Banco de Registros y Memoria
Agrupacin de varios registros de almacenamiento
Misma funcionalidad bsica. Difieren fundamentalmente en aspectos
de capacidad, velocidad de funcionamiento y diseo

32
Bloques secuenciales bsicos FCO

Existen bloques secuenciales tan importantes y de uso

tan comn que se les ha dado nombre (cont.)
Registro de desplazamiento
Almacn de un dato de N bits en los se necesitan N ciclos de reloj
para que la informacin entre (escritura) y/o salga (lectura)
Contador
Circuito que cambia de valor de forma autnoma en cada ciclo de
reloj siguiendo una secuencia de valores predeterminada
Generalmente la cuenta es binaria (ascendente o descendente)

33
Registros de almacenamiento FCO

Agrupacin sncrona de biestables D

activos por flanco
Tantos biestables D como bits queramos almacenar
Cada biestable D almacena un bit
Las entradas/salidas de datos del registro coinciden con las
de los biestables D
Un nico reloj (sistema sncrono) interconecta las entradas
de reloj de todos los biestables
Todos los biestables deben ser activos en el mismo flanco de reloj

34
Registros de almacenamiento FCO

Ejemplo: Registro de almacenamiento de 4 bits activo

por flanco de bajada 4

Smbolos lgicos posibles D

D3D2 D1D0 CLK
D(3:0) Q(3:0) CLK Q
Q3Q2 Q1Q0
CLK 4

D3 D2 D1 D0
Esquema interno
D Q D Q D Q D Q
CLK CLK CLK CLK
CLK

Q3 Q2 Q1 Q0

35
Registros de almacenamiento FCO

Circuito integrado 175

4 biestables tipo D, activos por flanco de
subida con entrada asncrona de puesta a 0

36
Registros de almacenamiento FCO

Seal de escritura en paralelo (parallel load)

Permite habilitar o deshabilitar la escritura en el registro
durante el flanco activo de reloj
Smbolo lgico D(3:0) Q(3:0)
ESC
CLK
Esquema interno
MUX 2a1

E0(3:0)
S(3:0) D(3:0) Q(3:0) Q(3:0)
D(3:0) E1(3:0)
A

ESC CLK

37
Registros de almacenamiento FCO

Operacin de escritura
Operacin destructiva
El dato (previamente) almacenado desaparece y es sobre-escrito con
el dato de la operacin de escritura
Operativa
1) Establecer el valor de las entradas D de los biestables
2) Activar la seal de escritura
3) La escritura se har efectiva en el flanco activo de la seal de reloj
Operacin de lectura
Operacin no destructiva
El dato almacenado permanece inalterado
Operativa
Examinar las salidas Q de los biestables

38
Banco de Registros FCO

Agrupacin de registros
Permite la escritura de un dato sobre un registro
Hay que seleccionar qu registro queremos escribir
Esta informacin es la direccin de escritura
Internamente, un decodificador selecciona qu registro trabaja
Permite la lectura de, al menos, un dato almacenado
Hay que seleccionar qu registro queremos leer
Esta informacin es la direccin de lectura
Internamente, un multiplexor selecciona qu dato se obtiene
Para permitir la lectura simultnea de dos o ms datos es necesario
disponer de tantas entradas de direccin de lectura y multiplexores
internos como datos se deseen leer

39
Banco de Registros FCO

Ejemplo: Banco de registros de 4 registros de 8 bits

con un puerto (va de acceso) de escritura y otro de
lectura
4 registros => 2 bits de direccin
Datos de entrada/salida de 8 bits
Smbolo lgico Puerto de lectura
DIR_LECTURA(1:0)
DATO_LECTURA(7:0)
Puerto de escritura
DATO_ESCRITURA(7:0)
DIR_ESCRITURA(1:0)
ESCRITURA
CLK

40
Banco de Registros FCO

Ejemplo (cont):
Esquema interno
DATO_ESCRITURA(7:0)
D(7:0) Q(7:0)
ESC
CLK MUX 4a1
DEC 2a4
D(7:0) Q(7:0) E0(7:0)
S0
DIR_ESCRITURA(0) ESC DATO_LECTURA(7:0)
A E1(7:0)
S1 CLK S(7:0)
DIR_ESCRITURA(1) E2(7:0)
B
S2 D(7:0) Q(7:0)
ESCRITURA E3(7:0)
G S3 ESC
CLK B A
DIR_LECTURA(0)
D(7:0) Q(7:0)
DIR_LECTURA(1)
CLK ESC
CLK
Puerto de escritura Puerto de lectura

41
Banco de Registros FCO

Operacin de escritura
Operativa
1) Establecer el valor del dato de escritura
2) Establecer el valor de la direccin de escritura
3) Activar la seal de escritura (habilita el decodificador)
4) La escritura se efectuar en el flanco activo de la seal de reloj
Operacin de lectura
Operativa
1) Establecer el valor de la direccin de lectura
2) Examinar el valor del dato de lectura

42
Memoria FCO

Misma funcionalidad que un banco de registros, pero

Mucha ms capacidad (Kbytes, Mbytes, Gbytes, )
Mucho ms lenta
Tecnologa diferente
Una nica operacin (lectura/escritura) en un
momento dado
Una nica entrada de direccin y otra de dato
Lneas de rdenes de lectura y escritura
Para que la memoria sepa qu hacer en cada momento
Leer, escribir o nada (si no se activa ni lectura ni escritura)

43
Registros de desplazamiento FCO

Agrupacin sncrona de biestables D por flanco

Tantos biestables D como bits queramos almacenar
La informacin necesita varios ciclos de reloj para entrar
(escritura) o salir (lectura)
Se conocen como entrada serie y salida serie, respectivamente
Cuando todos los bits entran o salen en el mismo ciclo de reloj se
dice que el registro tiene entrada o salida paralelo
Estructura con entrada serie
El primer biestable conecta su entrada con la nica entrada de datos
El resto, cada entrada con la salida del anterior
Estructura con salida serie
Slo es accesible la salida del ltimo biestable

44
Registros de desplazamiento FCO

Entrada serie, salida paralelo

Esquema interno
Entrada
D Q D Q D Q D Q
serie
CLK CLK CLK CLK
CLK

Q0 Q1 Q2 Q3
Funcionamiento
Un bit (el valor de la entrada serie) entra por la izquierda y desplaza
la informacin almacenada una posicin hacia la derecha
El bit almacenado en el extremo derecho se pierde

45
Registros de desplazamiento FCO

Entrada serie, salida paralelo (cont.)

Ejemplo de funcionamiento
Estado inicial Q3Q2Q1Q0 = 0000
La entrada serie toma los valores indicados en el cronograma (como
ejemplo de secuencia de valores)
CLK
Entrada
serie

Q0

Q1

Q2

Q3

46
Registros de desplazamiento FCO

Entrada serie, salida serie

Mismo circuito interno que con salida paralelo, excepto que
la nica salida disponible es la del ltimo biestable

Entrada
D Q Q0 D Q Q1 D Q Q2 D Q Q3
serie
CLK CLK CLK CLK
CLK Salida
serie

Entrada paralelo, salida serie

Necesitamos una entrada adicional (que podemos llamar,
por ejemplo, LOAD) para determinar si el sistema debe
cargar el dato de entrada (LOAD=1) o desplazar (LOAD=0)

47
Registros de desplazamiento FCO

Registros de desplazamiento (resumen)

Un registro de desplazamiento puede desplazar
A izquierdas o a derechas
No hay unanimidad en lo que significa a izquierdas o a derechas
Mejor indicar el sentido explcitamente
Incluso puede desplazar en ambos sentidos
No simultneamente, a veces a izquierdas y a veces a derechas
Con una entrada de control adicional que indique el sentido
En este caso puede disponer de
Una nica entrada de datos serie
Una entrada de datos serie para cada uno de los sentidos de
desplazamiento (entrada serie por la izquierda, entrada serie
por la derecha)

48
Registros de desplazamiento FCO

Registros de desplazamiento (resumen, cont.)

La entrada de datos puede ser
Serie: Cuando la entrada de datos es de un bit por ciclo de reloj
Paralelo: Cuando todo el registro se escribe en un nico ciclo de reloj
La salida puede ser
Serie: Cuando para observar el valor almacenado en el registro
necesitamos tantos ciclos de reloj como biestables
Paralelo: Cuando podemos observar el valor de todos los biestables
en un nico ciclo de reloj

49
Registros de desplazamiento FCO

Preguntas: Entrada
serie
D Q Q0 D Q Q1 D Q Q2 D Q Q3
CLK CLK CLK CLK
CLK Salida
serie

Cmo podemos construir un registro de desplazamiento

con entrada y salida serie, con desplazamiento de Q3 a Q0?

Y que se pueda escoger el sentido del desplazamiento con

una seal llamada sentido y con dos entradas serie?

Ahora, cmo le aadimos carga paralela?

Y hacerlo cclico a veces s y a veces no?

50
Contadores FCO

Contador
Circuito que cambia de valor de forma autnoma en cada
ciclo de reloj siguiendo una secuencia, generalmente una
cuenta binaria (ascendente o descendente)
La cuenta puede ser ascendente o descendente
La cuenta tambin puede ser ascendente/descendente
(reversible)
No simultneamente, a veces ascendente y a veces descendente
Una entrada de control adicional indica el sentido

51
Contadores FCO

Contadores sncronos
Suelen estar construidos con biestables T o J-K (con J=K)
El circuito resultante utiliza menos puertas lgicas que si se usan
biestables D
Ejemplo: Contador sncrono ascendente de 4 bits
Salida 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 0,

1 T Q T Q T Q T Q
CLK CLK CLK CLK
CLK

Q0 Q1 Q2 Q3

52
Contadores FCO

Contadores: Clasificacin por el tipo de cuenta

Binarios
Hacen todas las cuentas posibles entre 0 y 2variables de estado-1
De mdulo N
Hacen N cuentas distintas, siendo N < 2variables de estado
Suelen incluir la cuenta 000, contando entonces de 0 a N-1
Ejemplo
Un contador de dcadas es un contador de mdulo 10 que
cuenta de 0 a 9

53
Contadores FCO

Preguntas:
1 T Q T Q T Q T Q
CLK CLK CLK CLK
CLK

Q2 Q3
Cmo hacer un contador sncrono descendente de 4 bits
con biestables T?

Y ahora, cmo podemos hacer que sea ascendente y

descendente, controlando el sentido de la cuenta con una
seal llamada SUBE?

54
Anlisis de SS: Introduccin FCO

Anlisis de sistemas secuenciales

Consiste en obtener la salida del sistema a partir del circuito
Existen varios mtodos
Cronograma:
Obtiene la salida del sistema para una secuencia de entradas
particular

55
Anlisis de SS: Cronograma FCO

Anlisis por cronograma

Diagrama temporal
Incorpora todas las entradas y salidas del sistema
Puede ser de utilidad para simplificar el anlisis aadir tambin
seales internas del circuito
Necesitamos
El circuito
El estado inicial del sistema (si no se puede deducir por las entradas)
Una secuencia de entradas
Obtenemos
La secuencia de salidas del sistema para la secuencia de entradas
concreta que hemos empleado en el anlisis

56
Anlisis de SS: Cronograma (ii) FCO

Anlisis por cronograma

Para realizar el anlisis debemos recurrir a las tablas de
verdad
De cada biestable del circuito
Para cada una de las combinaciones de entrada que tenga a lo largo
del tiempo
Debemos aplicar las combinaciones de entrada una por una
en el tiempo
Porque el nuevo valor (de un biestable) puede influir en el
comportamiento futuro (del mismo biestable o de otro)

57
Anlisis de SS: Cronograma (ii) FCO

Ejemplo
Analizar D0 D Q Q0 D1 D Q Q1 S1
I
CLK CLK

CLK S0

Valor inicial Q1Q0 = 002

Secuencia de entrada I = 1 0 1 1 0
Cronograma CLK

S0

S1

(S1S0 en decimal) Salida 0 1 3 3 3 2

58
 Fundamentos de
computadores

TEMA 4. CIRCUITOS SECUENCIALES