Circuitos Electrnicos Digitales

E.T.S.I. Telecomunicacin
Universidad Politcnica de Madrid

Circuitos combinacionales
Puertas lgicas simples y complejas.
Multiplexores. Elementos varios:
codificadores y decodificadores,
comparadores y operadores.
Memorias ROM

CEDG -Tema 4 1
Puertas lgicas simples (NOT, AND, OR)

Smbolos y notacin
Descripcin textual del comportamiento
Tabla de verdad
Hojas de componentes comerciales

CEDG -Tema 4 2
 Inversor

A Y
__
Y=A

La salida Y es la negacin (inversin) H

de la entrada A L

CEDG -Tema 4 3
Inversor (Hoja Comercial 74HC04)

CEDG -Tema 4 4
Inversor 74HC04

CEDG -Tema 4 5
Inversor 74HC04

CEDG -Tema 4 6
Inversor 74HC04

CEDG -Tema 4 7
 Puerta AND

A
Y=AB
B

La salida Y se activa (nivel alto)

cuando las 2 entradas (A y B)
estn activadas a la vez. En el L
resto de los casos la salida L
no estar activada (nivel bajo).
L
H

CEDG -Tema 4 8
Puerta AND (Hoja Comercial 74HC08)

CEDG -Tema 4 9
 Puerta OR

A
Y=A+B
B

La salida Y se activa (nivel alto) Y=A+B

cuando alguna de las 2 entradas
(A B) estn activadas,
incluyendo el caso de que ambas L
entradas lo estn. La salida H
no estar activada (nivel bajo)
H
en el nico caso de que ninguna
H
entrada est activada.

CEDG -Tema 4 10
Puerta OR (Hoja Comercial 74HC32)

CEDG -Tema 4 11
 Descripcin de la funcionalidad de una puerta lgica
mediante formas de onda (cronogramas)

Entradas

Operadores
lgicos
simples

Tiempo
CEDG -Tema 4 12
CEDG -Tema 4 13
 Puerta NAND

A
Y = (A B)
B

Y = (A B)
Consiste en una combinacin
de una puerta AND seguida
de un inversor (NOT) H
H
H
L

CEDG -Tema 4 14
Propiedades interesantes de la puerta NAND

Se puede utilizar la puerta NAND para obtener

cualquiera de los tres operadores lgicos bsicos
(NOT, AND y OR)

CEDG -Tema 4 15
Puerta NAND (Hoja Comercial 74HC00)

CEDG -Tema 4 16
 Puerta NOR
A
Y = (A + B)
B

Y = (A + B)
Consiste en una combinacin
de una puerta OR seguida
de un inversor (NOT) H
L
L
L

CEDG -Tema 4 17
Propiedades interesantes de la puerta NOR

Al igual que con la puerta NAND,

se puede utilizar la puerta NOR para obtener
cualquiera de los tres operadores lgicos bsicos
(NOT, AND y OR)

Como ejercicio, demostrar:

NOR(a,a) = NOT(a)
NOR(a,b) = OR(a,b)
NOR(a,b) = AND(a,b)

Las puertas NAND y NOR tpicamente son ms rpidas y

baratas de fabricar

CEDG -Tema 4 18
Puerta NOR (Hoja Comercial 74HC02)

CEDG -Tema 4 19
 Puerta EXOR
A
Y=A+B
B

Y=A+B

La salida Y se activa (nivel alto)

exclusivamente cuando slo una
de las 2 entradas (A B) estn L
activadas. H
H
L

CEDG -Tema 4 20
Puerta EXOR (Hoja Comercial 74HC86)

CEDG -Tema 4 21
 Puerta EXNOR
A
Y = (A + B)
B

Y = (A + B)
Consiste en una combinacin
de una puerta EXOR seguida
de un inversor (NOT) H
L
L
H

CEDG -Tema 4 22
 Aplicaciones de las puertas EXOR
Suma mdulo 2. Tabla de verdad. (se ver en sumadores)
Clculo de paridades (par e impar)

Comparadores (se ver en comparadores magnitud)

x La salida z se activa si los

z bits x e y son diferentes
y

CEDG -Tema 4 23
 Multiplexores
Permiten seleccionar una
entrada de 2n posibles ,
Multiplexor
mediante n bits de
control (seleccin)

2n entradas ..
de datos . salida

n bits
de seleccin

CEDG -Tema 4 24
 Multiplexor de 2 entradas de datos
Selecciona una lnea de datos de entrada (I0 I1) dependiendo
del valor del bit de seleccin (S)

CEDG -Tema 4 25
Multiplexor de 2 entradas de datos (74AC157)

CEDG -Tema 4 26
Multiplexor de 4 entradas de datos

CEDG -Tema 4 27
 Realizacin de funciones con multiplexores

I0
I1
I2
Y Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0
I3
S1 S0

Ejemplo:
C I0
Implementar Z con
1 I1
Z
un mux de 4 entradas de 0 I2
Y
datos C I3
S1 S0
Z = ABC + AB + ABC
A B

CEDG -Tema 4 28
 Decodificadores y Codificadores Binarios
Decodificadores Solo una de
(Decoders) las salidas es
activa para una
Convierten un cdigo de n-bits a una salida entrada dada
con un solo bit activo de 2n (1-out-of- 2n) n-bits Decodificador
Binario
Pueden ser utilizados para implementar 2n bits
funciones lgicas

Codificadores
(Encoders)
Convierten un cdigo de 2n bits a uno de n-bits
Utilizados para compactar informacin y
tambin para asignar prioridades 2n bits
Codificador
n-bits
Binario
(codificadores de prioridad)

CEDG -Tema 4 29
 Decodificador Binario 2-a-4
Y0 = I1 I0

Y1 = I1 I0

Y2 = I1 I0

Tabla de Verdad Y3 = I1 I0

Cada salida consiste

I1 I0 en un minterm de
las variables de
entrada

importante para la
implementacin de
funciones lgicas
CEDG -Tema 4 30
Decodificador Binario 2-a-4 (74AC139)

CEDG -Tema 4 31
Decodificador Binario 3-a-8 (74HC138)

CEDG -Tema 4 32
 Implementacin de funciones lgicas utilizando
Decodificadores
Cualquier funcin lgica de
n-variables puede ser Verificar:
implementada utilizando un
nico n-a-2n decodificador,
para generar los minterms,
y puertas OR para formar
la suma.

CEDG -Tema 4 33
 Implementacin de funciones lgicas utilizando
Decodificadores (Ejemplo)

Tabla de Verdad
x y z C
0 0 0 0 C = x y z + x y z + x y z + x y z
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1

CEDG -Tema 4 34
 Conexin de decodificadores en paralelo

Ejercicio: Construir un decodificador 4-a-16 utilizando

dos decodificadores 3-a-8

N0
N1
N2
N3

CEDG -Tema 4 35
 Codificadores Binarios
I0
Convierten un cdigo de 2n bits a uno de n-bits I1
I2 y0
I3 Codificador y1
Uno de los ms tpicos es el de 8 a 3 I4 8a3 y2
I5
I6
En un momento dado slo una de las entradas I7
est activa (con valor igual a 1)

Entradas Salidas

Problema si ms de una entrada vale 1 en un momento dado

CEDG -Tema 4 36
 Codificadores de Prioridad
Asignan un orden (prioridad) a las entradas
En el caso de que ms de una entrada valga 1, el
cdigo de salida corresponde a la de la entrada con
prioridad ms alta
Codificador de prioridad: Codificador
Selector dede Codificador
H7= I7 (MS ALTA PRIORIDAD) Prioridad Binario

H6= I7I6 I0 H0 I0
H5= I7I6I5 I1 I1
H1
H4= I7I6I5I4
I2 H2 I2 Y0 Y0
H3= I7I6I5I4I3
H2= I7I6I5I4I3I2 I3 H3 I3 Y1 Y1
H1= I7I6I5I4I3I2I1 I4 H4 I4 Y2 Y2
H0= I7I6I5I4I3I2I1I0 I5 I5
H5
I6 H6 I6
IDLE= I7I6I5I4I3I2I1I0
I7 H7 I7
Codificador binario estandar: IDLE IDLE
Y0= H1+H3+H5+H7
Y1= H2+H3+H6+H7
Y2= H4+H5+H6+H7
La seal IDLE vale 1 cuando ninguna entrada est activada

CEDG -Tema 4 37
Codificador de Prioridad 74F148

Ejercicio:

Realizar un codificador de prioridad

de 32 bits a partir de 4 codificadores
tipo 74X148 de 8 bits utilizando la
salida EO para conexin en
cascada

CEDG -Tema 4 38
 Comparadores
Permiten comparar palabras de n-bits, utilizando
puertas EXOR Tabla de verdad
Comparador de 1 bit de puerta EXOR
Y=A+B

L
H
Comparador de 4 bits
H
L

CEDG -Tema 4 39
Comparador de magnitud de 8 bits (74HC682)

P : P0P7
P=Q

Q : Q0Q7 P>Q

CEDG -Tema 4 40
 Otras
condiciones
(=,,<,,>,) =

>

<
CEDG -Tema 4 41
 Sumadores
El bloque elemental de los sumadores es el
sumador completo o full adder, con tratamiento
de acarreos de entrada (CIN) y salida (COUT)
Tabla de verdad
X Y Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

CEDG -Tema 4 42
Circuito interno del sumador completo

CEDG -Tema 4 43
 Sumador del tipo Ripple carry

Camino
crtico

Velocidad limitada por la cadena de acarreo

Tsuma= 3 * Tcarry + mximo (TS3 ,TC4)
Para el desarrollo de sumadores rpidos se
trabaja sobre la cadena de acarreo para eliminarla
o limitarla (sumadores del tipo look-ahead carry )

CEDG -Tema 4 44
 Sumador de 4 bits 74HC283 con estructura look-ahead carry

Utiliza internamente una estructura look-ahead carry para

obtener mayor velocidad
Ecuaciones: Ejercicio:
gi = xi.yi (generar acarreo)
Obtener sumador de dos
pi = xi+yi (propagar acarreo)
nmeros de 16 bits utilizando
ci+1 = gi + pi.ci (siguiente acarreo) sumadores de 4 bits (74x283)

CEDG -Tema 4 45
 Restadores
La resta, en complemento a dos, se realiza de la
misma forma que una suma
El complemento a dos se obtiene realizando el
complemento a uno (cambiar los 1 por 0 y
viceversa) y sumando un 1
Por lo tanto: A B = A + B* + 1. La forma ms
simple de realizar la suma es la siguiente:
Complementar la entrada B al ponerla a la entrada del
sumador, utilizando inversores, y poner el acarreo de
entrada Cin a 1
Para realizar una suma normal, poner Cin a 0 y
no invertir B, por lo que puede realizarse una
unidad de suma/resta.
CEDG -Tema 4 46
Unidad suma/resta utilizando sumadores completos (Full Adders)
y puertas EXOR
Se utilizan puertas EXOR como inversores controlados por la seal S.
Si S=1, las puertas EXOR actan como inversores generando
el complemento de B, y el acarreo de entrada al primer FA vale 1,
obteniendo la operacin A-B
Si S=0, se obtiene A+B

CEDG -Tema 4 47
 Multiplicadores
Ejemplo: multiplicacin de 8 bits (X0..X7)*(Y0..Y7)
Se convierte la multiplicacin en la realizacin de
sumas

CEDG -Tema 4 48
Implementacin del multiplicador

CEDG -Tema 4 49
Implementacin
alternativa con
cadena de
acarreo ms
rpida

CEDG -Tema 4 50
Memorias ROM

CEDG -Tema 4 51
 Memorias ROM II

Constan de n entradas (llamadas Bus de

direcciones) y b salidas (llamadas Bus de datos)
Por cada combinacin binaria de las entradas (2n)
existe un dato de longitud b bits
En la memoria caben 2n palabras de b bits, o sea,
en total 2n x b bits.

CEDG -Tema 4 52
Memoria ROM como sistema combinacional

Una ROM (Read Only Memory) tambin puede

verse como un circuito combinacional con una
tabla de verdad
Puede implementar cualquier funcin lgica
combinacional
Las entradas de la funcin se conectan al bus de
direcciones
Las salidas de la funcin se conectan al bus de datos

CEDG -Tema 4 53
 Ejemplo de
implementacin
de una funcin
lgica en una
ROM

CEDG -Tema 4 54
 Temporizacin de una ROM
ADDR Bus de direcciones
DATA Bus de datos
CS_L Selector del circuito (chip select)
OE_L Habilitacin del bus de datos (output
enable)

CEDG -Tema 4 55
1) Complete el cronograma del siguiente circuito teniendo en cuenta la
existencia de retardos de las puertas.

CEDG -Tema 4 56