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combinacionales
Prof. Mario Medina C.
Prof. Jorge Salgado S.
Prof. Pablo Aqueveque N.
Conversiones de puertas
lgicas
l Los
mtodos de minimizacin entregan
redes de 2 niveles de compuertas
AND, OR y NOT.
l Son puertas poco usadas en
implementaciones
l Laspuertas NAND y NOR son ms eficientes
de implementar con tecnologas electrnicas
actuales
AND se implementa como NAND y NOT
OR se implementa como NOR y NOT
Leyes de De Morgan
l Leyes de De Morgan:
AB = A + B A+B= A B
AB = (A + B) A + B = (A B)
(a) (b)
(d)
(c)
Conversin AND-OR a NOR-NOR
l Etapa c) asume que las
entradas negadas estn
disponibles
l Inversor de salida puede
eliminarse si sta se conecta
a otra funcin con entrada
(a) activa baja
l En caso de ser necesarios,
los inversores deben
implementarse tambin con
puertas NOR
(b) (c)
Conversiones de circuitos
de 2 niveles
l Conversin de circuito de 2 niveles AND-OR
(SoP) a NAND-NAND (y vice versa) es
directa.
l Basta reemplazar todas las compuertas por
NANDs
OK
Ejemplo 2: OR-AND a NOR-NOR
10/51
Ok
Ejemplo 1 de conversin de circuitos
multinivel OR-AND a NORs
Ok
Implementaciones en multinivel
l Circuitos de 2 niveles:
l Los mtodos de minimizacin son sencillos
y bien conocidos.
l Minimizan el retardo.
l Significan mayor cantidad y complejidad de
puertas.
l En
muchos casos prcticos, la
complejidad de una representacin de
2 niveles hace inviable a un sistema.
l En general, los problemas tienen gran
nmero de variables de entrada.
l Las puertas comerciales (IC) limitan este
nmero
l Los fabricantes slo producen compuertas de 2,
3, 4, 8 entradas.
l Es necesario usar factorizaciones.
Implementaciones multinivel
l Sea la funcin
f (A, B, C, D, E, F, G) = ADF + AEF + BDF +
BEF + CDF + CEF + G
l Una
implementacin de dos niveles
requiere
l 6 compuertas AND de 3 entradas
l 1 compuerta OR de 7 entradas
l Un total de 7 compuertas y 19 literales
Implementaciones multinivel
l Reescribiendo
f = (AD + AE + BD + BE + CD + CE)F + G
f = (A + B + C)(D + E)F + G Ok
l Sea
X = (A + B + C) e Y = (D + E),
entonces podemos escribir f = XYF + G
l La implementacin de 3 niveles tiene
l 1 compuerta AND de 3 entradas
l 2 compuertas OR de 2 entradas, 1 OR de 3
entradas
l Un total de 4 compuertas , 7 literales y 10
Implementaciones multinivel
Nivel 2 Nivel 1 Nivel 3 Nivel 2 Nivel 1
Corregir salida
l La factorizacin multinivel:
l Permite reducir nmero de puertas y
conexiones
l Retardo de salida aumenta
l Depende del nmero de niveles
l No sirven mtodos de minimizacin ya
vistos
l La experiencia del diseador es crtica
l Existen programas CAD ms complejos
para diseo multinivel
l Mayor complejidad hace difcil el anlisis
l Aumenta la probabilidad de errores
Diseo de circuitos con mltiples
salidas
F1 = AB + ACD
F2 = ABC + CD
F3 = ACD + AB
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Deteccin de compuertas
compartidas
F1 = AB + ACD
F2 = ABC + ACD +
ACD
F3 = ACD + AB
Cto. OK
l Minimizacin
de mltiples funciones:
8 compuertas
l F1 = ABD + ABD + A BC + BC
l F2 = C + ABD
Ejemplo 3 de circuito con mltiples
salidas
l Minimizacin sin
trminos comunes
l F1 = AD + ABC +
BCD
l F2 = BD + ABC
l Solucin tiene 7
compuertas lgicas y
18 entradas
Ejemplo 4 de circuito con
l Minimizacin con
trminos comunes
l F1 = ACD +
ABC + ACD +
BCD
l F2 = ACD +
BCD + ABC +
BCD
l La solucin tiene 8
compuertas lgicas Ok
y 26 entradas
Diseo con nmero de entradas
(fan-in) limitadas
Finalmente la solucin
NOR-NOR es:
Ok
Diseo con fan-in limitado
Ejemplo 2: Implementar las siguientes
funciones usando slo NANDs de 2 entradas
y NOTs
Diseo con fan-in limitado
Ok Ok
l Se ha considerado slo el
comportamiento esttico de los circuitos
combinacionales:
l La salida depende slo de la combinacin de
las entradas al circuito
l Considerar el comportamiento dinmico:
l Cmo vara la salida en funcin del tiempo
l La propagacin de seales por los cables no es
instantnea
l Las distintas puertas lgicas presentan retardos
diferentes
l Las seales en un circuito viajan por mltiples
caminos con retardos diferentes
Retardos de las compuertas
Comportamiento dinmico
de un pulso lgico
Retardos en puertas TTL
t pHL
t pLH
A
B
C
D
Glitch
Peligros (hazards)
l Uncircuito tiene un peligro, o hazard,
si puede tener un glitch (error) en su
salida.
l Lapresencia de un peligro es una
caracterstica intrnseca del circuito en
particular
l El glitch en la salida no siempre se
presenta
l Depende de las combinaciones de
entrada y de las caractersticas
elctricas de los CI
Peligros (hazards)
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A1
A2
l Considerar la transicin
en ABC de 011 a 010
l Asuma que todas las
puertas tienen 1 unidad
de retardo.
Tarea: Rehacer el diagrama de t
tiempo. Ok
Peligros estticos
l Los peligros estticos pueden
obviarse, si en el diseo se
especifica que se debe esperar
cierto t para verificar la salida.
l Se debe considerar el peor caso (retardo
mximo)
l Sinembargo, se producen
problemas cuando estos circuitos
alimentan a circuitos
secuenciales, como contadores.
l Estos se activan en funcin de los
Peligros
estticos
l Los peligros pueden eliminarse introduciendo
retardos artificiales.
l Permiten eliminar el glitch
l Pero el peligro sigue latente!!
l Un buen diseo debe eliminar los peligros
l Los peligros estticos: son fciles de detectar
y eliminar
l Los peligros dinmicos: son fciles de
detectar pero su eliminacin es mucho ms
compleja
l Los mtodos para eliminar los peligros
consideran cambio de un solo bit en las
Peligros
estticos
l El Glitch se produce en el AB
C
subcubo rojo: 00 01 11 10
l Si A = 0 y C = 0, estamos en el 0 1 1
primer implicante primeario 1 1 1
(AC)
l Si ahora C cambia de 01, f = A C+BC
AC cambia de 10 y El cambio en C genera
un cambio momentneo
BC cambia de 01 ( en f (1--->0)
glitch?)
l Dependiendo de la Tarea: Verificarlo
implementacin, puede mediante el diagrama
ocurrir un glitch. de tiempo anterior.
l Depende de los retardos
Peligros estticos
Solucin:
l
Agregar trminos
redundantes para
asegurar transiciones
entre celdas, sin
glitches.
F(A, B, C, D) = (A + C)
(A + D) (B + C +
D) (A + B + C)
Ejercicio: peligros estticos