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Experiencia N 06: Circuitos

2017 Multiplexores y
Demultiplexores
(INFORME PREVIO)
Alumno: Lizonde Peredo, James FIEE - 2017 I
Cdigo: 15190167 Universidad
Nacional
Profesor: Ing. Oscar Casimiro Pariasca
Mayor de
Horario: Martes 14:00-16:00hrs San Marcos

Laboratorio de Circuitos Digitales I


EXPERIENCIA N 06: CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES

CUESTIONARIO PREVIO
1. Qu es un circuito multiplexor? Y un demultiplexor? Explique

Un multiplexor (MUX) es un dispositivo que permite dirigir la informacin


digital procedente de diversas fuentes a una nica lnea para ser transmitida a travs de
dicha lnea a un destino comn. El multiplexor bsico posee varias lneas de entrada
de datos y una nica lnea de salida. Tambin posee entradas de seleccin de datos,
que permiten conmutar los datos digitales provenientes de cualquier entrada hacia la
lnea de salida. A los multiplexores tambin se les conoce como selectores de datos.

Un demultiplexor (DEMUX) bsicamente realiza la funcin contraria a la del


multiplexor. Toma datos de una lnea y los distribuye a un determinado nmero de
lneas de salida. Por este motivo, el demultiplexor se conoce tambin como
distribuidor de datos. Como veremos, los decodificadores pueden utilizarse tambin
como demultiplexores.

2. En el siguiente circuito multiplexor. Conectar el circuito para obtener la


funcin
(,,,) = + +
Hallar la tabla de verdad, donde
= MSB (bit ms significativo)
= LSB (bit menos significativo)
Que MUX comercial utilizara?
En la Figura 1.1, si EN esta en estado bajo y un cdigo binario de tres bits en las
entradas de seleccin de datos (S) va a permitir que los datos de la entrada
seleccionada pasen a la salida de datos. Sea = 0 , = 1 = 2 . Si aplicamos
un 0 binario ( = 0, = 0 = 0) a las lneas de seleccin de datos, los datos de la
entrada 0 aparecern en la lnea de datos de salida. Si aplicamos un 1 binario
( = 0, = 0 = 1), los datos de la entrada 1 aparecern en la salida de datos. Si
se aplica un 2 binario ( = 0, = 1 = 0), obtendremos en la salida los datos de
2 . Si aplicamos un 3 binario ( = 0, = 1 = 1 ), los datos de 3 sern
conmutados a la lnea de salida. As sucesivamente hasta obtener el binario 7 ( = 1,
= 1 = 1 ), obtendremos en la salida los datos de 7 .El resumen del
funcionamiento se puede ver en la Tabla 1.1.

FIGURA 1.1 Smbolo lgico para el multiplexor/selector de datos de 8 entradas 74LS151.

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EXPERIENCIA N 06: CIRCUITOS MULTIPLEXORES Y DEMULTIPLEXORES

ENTRADA DE SELECCIN ENTRADA


DE DATOS SELECCIONADA

0 0 0 0
0
0 0 1 1
1
0 1 0 2
2
0 1 1 3
3
1 0 0 4
4
1 0 1 5
5
1 1 0 6
6
1 1 1 7
7
en estado
TABLA 1.1 Seleccin de datos de un multiplexor de 8 entradas 74LS151. (
bajo).

Ahora veamos la circuitera lgica necesaria para implementar esta operacin de


multiplexacin. La salida de datos es igual al estado de la entrada de datos
seleccionada. Por tanto, podemos deducir una expresin lgica para la salida en
funcin de las entradas de datos y de las entradas de seleccin.

La salida de datos es igual a 0 solo si = 0, = 0 = 0 = 0


La salida de datos es igual a 1 solo si = 0, = 0 = 1 = 1
La salida de datos es igual a 2 solo si = 0, = 1 = 0 = 2
La salida de datos es igual a 3 solo si = 0, = 1 = 1 = 3
La salida de datos es igual a 4 solo si = 1, = 0 = 0 = 4
La salida de datos es igual a 5 solo si = 1, = 0 = 1 = 5
La salida de datos es igual a 6 solo si = 1, = 1 = 0 = 6
La salida de datos es igual a 7 solo si = 1, = 1 = 1 = 7

Si se aplica la operacin OR a estos trminos, la expresin total para la salida de datos


es:
= 0 + 1 + 2 + 3 + 4 + 5 + 6 + 7
Hacemos 0 = 0, 1 = 0, 2 = , 3 = 0, 4 = 0, 5 = , 6 = 0 7 = 1 para
obtener la funcin: = + +
Expresamos la funcin como suma de productos (minterminos):
Aplicando algebra de Boole:
= ( + ) + +
= + + +

La funcin (,,,)se encuentra en estado alto cuando el binario de entrada sea 1111,
1110, 1011 y 0101, donde A(MSB) y D(LSB).
Veamos la Tabla 1.2:

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ENTRADA SALIDA

0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 1

15 1 1 1 1 1
TABLA 1.2 Tabla de verdad de la funcin (,,,) .

En la simulacin, tenemos:

FIGURA 1.2 Simulacin de la funcin (,,,) en Proteus 8 Profesional.

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3. Explique claramente cul es la funcin de cada circuito integrado de los


circuitos del procedimiento experimental

C.I. 74LS139

El circuito integrado 74139 o subfamilia (74LS139, 74F139, 74S139,


74HCT139,..) es un circuito integrado que tiene la funcin de un doble decodificador /
demultiplexor binario de 2 bits (1:4).

Con las tres entradas que posee el circuito podemos realizar 4 combinaciones
diferentes en binario, de 00 a 11 que nos activaran una de las salidas Yn. Este circuito
integrado una de las utilidades que tiene en la prctica es para seleccionar memorias y
perifricos en el espacio de memoria de los sistemas con microprocesadores. La
habilitacin del 74139 se realiza cuando la entrada G (G1 o G2) la llevamos a nivel
bajo. Con este decodificador/demultiplexor se pueden realizar otros ms grandes
haciendo uso de la entrada G. Aunque en la familia de circuitos TTL tenemos otros
con ms entradas y salidas:

74138 Decodificador / demultiplexor binario de 3 bits (1:8).


74154 Decodificador / demultiplexor binario de 4 bits (1:16).
La relacin de pines de este integrado es la siguiente:

A, B: Entradas de seleccin, segn la combinacin binaria que


coloquemos tendremos activada la salida Yn correspondiente.
G: Entrada de validacin, activa a nivel bajo.
Y0, Y1, Y2, Y3: Salidas del decodificador activas a nivel bajo (0V),
solo puede haber una activa a nivel bajo.

ENTRADA SALIDA

X X 1
0 0 0 0
0 1 0 1
1 0 0 2
1 1 0 3
TABLA 2.1 Tabla de verdad del Demultiplexor 74LS139

C.I. 74LS151
El 74LS151 tiene ocho entradas de datos (D0 D7) y, por tanto, tres lneas de
entrada de direccin o de seleccin de datos (S0-S2). Se necesitan tres bits para
seleccionar cualquiera de las ocho entradas de datos (23 = 8). Un nivel BAJO en la
entrada de habilitacin permite que los datos de entrada seleccionados pasen a la
salida. Observe que se encuentran disponibles tanto la salida de datos como su
complemento. En la Figura 2.1 (a) se muestra el diagrama de pines y en la parte (b) el
smbolo lgico ANSI/IEEE.

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FIGURA 2.1 Diagrama de pines y smbolo lgico para el multiplexor/selector de datos de 8


entradas 74LS151

En este caso no hay necesidad de tener un bloque de control comn en el smbolo


lgico, ya que slo hay que controlar un nico multiplexor, y no cuatro como en el
74HC157. La etiqueta dentro del smbolo lgico indica la relacin AND entre las
entradas de seleccin de datos y cada una de las entradas de datos, de la 0 a la 7. Este
dispositivo puede estar disponible en otras familias CMOS o TTL. Consulte el sitio
web de Texas Instruments en www.ti.com.

C.I. 74LS153

Selector y Multiplexor de Datos Dual de Cuatro a 1 Lnea 74LS153


Circuito integrado TTL 74LS153. Selector y multiplexor de datos dual de
cuatro a una lnea.
Los multiplexores son circuitos combinacionales con varias entradas y una
nica salida de datos. Estn dotados de entradas de control capaces de seleccionar una,
y slo una, de las entradas de datos para permitir su transmisin desde la entrada
seleccionada hacia dicha salida.
En el campo de la electrnica el multiplexor se utiliza como dispositivo que
puede recibir varias entradas y transmitirlas por un medio de transmisin compartido.
Para ello lo que hace es dividir el medio de transmisin en mltiples canales, para que
varios nodos puedan comunicarse al mismo tiempo.
Especificaciones

Tipo de la lgica: Multiplexor


N de canales: 2
Voltaje: 4.75 a 5.25 V
Temperatura de funcionamiento: 0 C a +70 C
Tipo de familia: LS
Encapsulado DIP

C.I. 74LS155

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Doble decodificador de 2 a 4 lneas, doble demultiplexor de 1 a 4 lneas


74LS155. Lneas de direccin compartida y strobes individuales. Tambin puede
operar como 1 decodificador de 3 a 8 lneas 1 demultiplexor de 1 a 8 lneas. TTL
Un demultiplexor es un circuito combinacional que tiene una entrada de
informacin de datos d y n entradas de control que sirven para seleccionar una de las
2nsalidas, por la que ha de salir el dato que presente en la entrada. Esto se consigue
aplicando a las entradas de control la combinacin binaria correspondiente a la salida
que se desea seleccionar.
Caractersticas:

Doble decodificador de 2 a 4 lneas, o doble demultiplexor de 1 a 4 lneas


Lneas de direccin o seleccin compartidas y strobes individuales.
Tambin puede operar como 1 decodificador de 3 a 8 lneas o 1 demultiplexor
de 1 a 8 lneas
Los strobes individuales permiten la coneccin en cascada de varias unidades
para decodificar o demultiplexar palabras de mayor longitud de bits
Tecnologa: TTL Low Schottky (LS)
Voltaje de alimentacin: 4.75 V a 5.25 V
Encapsulado: PDIP 16 pines

C.I. 74LS157
El 74HC157, al igual que su versin LS, est formado por cuatro multiplexores
de dos entradas. Cada uno de los cuatro multiplexores comparten una misma lnea de
seleccin de datos y una de habilitacin (enable). Ya que slo existen dos entradas de
datos que puedan ser seleccionadas en cada multiplexor, es suficiente con tener una
nica entrada de seleccin.
Un nivel BAJO en la entrada de habilitacin permite al dato de entrada
seleccionado pasar a la salida.
Un nivel ALTO en la entrada evita que los datos pasen a la salida, es decir,
inhabilita los multiplexores. Este dispositivo puede estar disponible en otras familias
CMOS o TTL. Consulte el sitio web de Texas Instruments en www.ti.com.

Smbolos lgicos ANSI/IEEE.


En la Figura 2.2(a) se muestra el diagrama de pines del 74LS157 y su smbolo
lgico ANSI/IEEE en la Figura 2.2(b). Observe que los cuatro multiplexores se
representan mediante divisiones del bloque y que las entradas comunes a los cuatro
multiplexores se indican como entradas al bloque recortado de la parte superior, que
recibe el nombre de bloque comn de control. Todas las etiquetas dentro del bloque
superior del MUX se aplican a los bloques que haya por debajo. Observe las etiquetas
1 y de los bloques del MUX y la etiqueta G1 en el bloque comn de control. Estas
etiquetas son un ejemplo del sistema de notacin de dependencia especificado en el
estndar ANSI/IEEE 91-1984. En este caso, G1 indica una relacin AND entre la
entrada de seleccin de datos y las entradas de datos designadas por 1 1.
El indica que la relacin AND se aplica al complemento de la entrada G1. En
otras palabras, cuando la entrada de seleccin est a nivel ALTO, se seleccionan las
entradas B de los multiplexores y, cuando la entrada de seleccin est a nivel BAJO,
se seleccionan las entradas A. Para indicar dependencia AND siempre se usa una G.
Otros aspectos de la notacin de dependencia sern tratados a lo largo del libro.

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FIGURA 2.2 Diagrama de pines y smbolo lgico para el cudruple selector de


datos/multiplexor de dos entradas 74LS157.

4. Presente las simulaciones y comentarios de los circuitos del procedimiento


experimental.
Display multiplexor de 7-segmentos. La Figura 3 muestra un mtodo simplificado de
multiplexacin de nmeros BCD para un display de 7-segmentos. En este ejemplo, se visualizan en el
display de 7-segmentosnmeros de dos dgitos, mediante el uso de un nico decodificador BCD a 7-
segmentos. Este mtodo bsico de multiplexacin puede ampliarse para visualizar nmeros con
cualquier cantidad de dgitos.

FIGURA 3. Lgica de multiplexacin simplificada de un display de 7-segmentos.

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Su funcionamiento bsico es el siguiente. Se aplican dos dgitos BCD (A3A2A1A0 y B3B2B1B0) a


las entradas de un multiplexor. Se aplica una seal cuadrada a la lnea de seleccin de datos de forma
que, cuando est a nivel BAJO, los bits de A (A3A2A1A0) pasan a las entradas del decodificador BCD a 7-
segmentos74LS47. El nivel BAJO en la entrada de seleccin de datos genera un nivel BAJO en la
entrada A1 del decodificador de
2-lneas a 4-lneas74LS139, activando su salida 0 y habilitando el display del dgito A, al
conectar su terminal comn a masa. El dgito A se encuentra ahora encendido, mientras que el B est
apagado.
Cuando la lnea de seleccin de datos pasa a nivel ALTO, los bits de B (B3B2B1B0) pasan a las
entradas del decodificador BCD a 7-segmentos. Ahora se activa la salida 1 del decodificador 74LS139,
encendiendo el display del dgito B, que pasa a visualizarse, mientras que el A se encuentra apagado. El
ciclo se repite a la frecuencia de la seal cuadrada que se aplica a la entrada de seleccin de datos. Esta
frecuencia tiene que ser lo suficientemente alta (unos 30 Hz) para evitar el parpadeo en los displays
cuando se multiplexa la presentacin de los dgitos.

SIMULACION EN PROTEUS 8 PROFESIONAL:

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