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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Per, DECANA DE


AMERICA)
FACULTAD DE ING
ELECTRONICA Y ELECTRICA

Curso:
Circuitos digitales ll
Tema:
Biestables asncronos y sincronos
Integrante:
Mervin Torres Cortez 15190156
Profesor:
ING. Utrilla Salazar Dario
LABORATORIO 1 DE CIRCUITOS DIGITALES II
I. INTRODUCCIN
En el presente laboratorio, se desarrollara el anlisis funcional
de los biestables asincronos (Latchs) y Sincronos (Flip Flops);
los cuales representan los dispositivos fundamentales para el
diseo de registros, Contadores, Maquinas de estados,
memorias y todo circuito secuencial.

II. OBJETIVOS
1. OBJETIVOS GENERALES
Implementar los circuitos biestables asincronos (Latch) y sincronos
(Flip Flop), utilizando puertas lgicas.
La visualizacin del funcionamiento de cada una de los biestables
(Latchs y Flip Flops.) utilizando leds en las salidas.
Implementar circuitos bsicos con biestables.
Adquirir destreza para el montaje y cableado de circuitos digitales en
el prothoboard.
Que el estudiante aprenda utilizar los principios bsicos para el
anlisis de circuitos digitales secuenciales mediante simuladores y
que tenga la capacidad de realizar la deteccin de fallos, corregirlos
y comprobar su buen funcionamiento.

2. OBJETIVOS ESPECIFICOS
Para cada funcin lgica implementar con circuitos integrados de
tecnologa TTL (Serie 74). Buscar las referencias correspondientes en los
manuales adecuados.
Se implementar como entradas lgicas DIPSWITCHs y como salidas
lgicas LEDs. (Ver en el marco terico del presente documento sus
circuitos elctricos).
Implementar cada circuito en prothoboard, analizar su funcionamiento y
luego construya las tablas de verdad de los circuitos.

III. RESUMEN
Como primer paso para el desarrollo del presente laboratorio se debe
consultar los manuales correspondientes para cada objetivo. Luego se
debe analizar los circuitos en forma terica y luego simularlos con algn
software especializado y depurar los errores. Por ltimo se implementa el
circuito con los circuitos integrados realizando conjuntamente pruebas
individuales de su funcionamiento y al terminar dicho proceso se procede
a hacer las pruebas y desarrollar las tablas de estados o construir los
diagramas de tiempo.
IV. MARCO TEORICO
SISTEMAS SECUENCIALES SNCRONOS
Segn la forma de realizar el elemento de memoria nos podemos encontrar
distintos tipos de sistemas secuenciales, principalmente dos:
Sistemas Secuenciales Sncronos
En los que su comportamiento puede definirse en instantes de discretos de
tiempo, se necesita una sincronizacin de los elementos del sistema
mediante una seal de reloj, que no es ms que un tren de pulsos peridico.
Las variables internas no cambian hasta que no llega un pulso del reloj.
Sistemas Secuenciales Asncronos
Actan de forma continua en el tiempo, un cambio de las entradas provoca
cambios en las variables internas sin esperar a la intervencin de un reloj.
Son sistemas ms difciles de disear. El cambio de las variables internas se
puede producir de dos maneras en un sistema secuencial sncrono:
Por niveles
Cuando permiten que las variables de entrada acten sobre el sistema en el
instante en el que la seal de reloj toma un determinado nivel lgico (0 1).
Por flancos, o cambios de nivel
Cuando la accin de las variables de entrada sobre el sistema se produce
cuando ocurre un flanco activo del reloj. Este flanco activo puede ser de
subida (cambio de 0 a 1) o de bajada (cambio de 1 a 0).
El elemento de memoria bsico de los circuitos secuenciales sncronos es el
biestable. Almacena el estado 0 el estado 1, y de ah su nombre, tienen dos
estados estables de funcionamiento. Tambin se les suele conocer como FLIP-
FLOPS. Fundamentos de Computadores. Sistemas Secuenciales. T7-4 TIPOS
DE BIESTABLES
V. CUESTIONARIO
1. Describir
el concepto de Biestable Asincrono, analice su
funcionamiento y mencione los tipos de latches.

El biestable como elemento bsico de memoria. Los BIESTABLES nos son


necesarios para la sntesis de los circuitos secuenciales, que son aquellos cuya
salida depende de la entrada actual y de las entradas en momentos anteriores.
Los biestables sern los encargados de almacenar ( MEMORIA ) el estado
interno del sistema. Los biestables son
circuitos binarios ( con dos estados ) en los que ambos estados son estables de
forma que hace falta una seal externa de excitacin para hacerlos cambiar de
estado. Esta funcin de excitacin define al tipo de biestable ( D,T, RS o JK ).
En el Biestable asncrono cada variacin en las entradas afecta al estado del
circuito sin utilizar una seal de reloj
Funcionamiento
Tipos de latch
Latch NAND Latch NOR

Tabla de verdad del latch NAND Tabla de verdad del latch NOR

R S Qn 1 R S Qn 1 Qn 1
Qn 1
0 0 Qn Qn
0 0 1 1 0 1 1 0
0 1 1 0 1 0 0 1
1 0 0 1 1 1 0 0
1 1 Qn Qn

2. Describir el concepto de Biestable sincrono, analice su


funcionamiento y describa los tipos de Flip flops convencionales.

La necesidad de establecer los instantes de tiempo en un circuito secuencial


basado en biestable nos lleva a la introduccin de seales de reloj que nos
marcan esos instantes. En cuanto al comportamiento respecto a los instantes de
tiempo los circuitos se dividen en:

Circuitos asncronos : cada variacin en las entradas afecta al estado


del circuito ( es igual a definir un nuevo instante de tiempo )
Circuitos sncronos: Una seal de reloj establece los instantes en los
que se modifica el estado del circuito.

Un biestable sincrono o flip flop, es un circuito secuencial capaz de


almacenar un bit de memoria, se dice que es sincrono porque posee una
salida principal que depende de los estados de las entradas como del circuito
de reloj. Son aquellos en los que su comportamiento puede definirse en
instantes discretos de tiempo, se necesita una sincronizacin de los
elementos del sistema mediante una seal de reloj, que no es ms que un
tren de pulsos peridico. Las variables internas no cambian hasta que no
llega un pulso del reloj.
Sincronismo por nivel y sincronismo por flanco.

Los circuitos sncronos se dividen a su vez en:

Sncronos por nivel: El instante en el que se modifica el estado del


circuito es un semiciclo de reloj.
Sncronos por flanco: El instante en el que se modifica el estado del
circuito es un flanco del reloj.

Esto me lleva a la siguiente clasificacin de los biestables :

Latch: Se les llama as a los biestables asncronos o sncrono por nivel.


( ver figura 2 el biestable asncrono RS por nivel ).
Flip-flop: Se les llama as a todos los biestables sncronos por flanco.

Biestable RS sncrono por nivel

Se aade una seal de reloj al Latch RS bsico (asncrono) quedando de la


siguiente forma

Aqu tenemos que :

R'= R.CK

S'= S.CK

FUNCIONAMIENTO

Si CK=0 tenemos que R'=S'=0 por lo que nos encontramos es una situacin de
estado de memoria. Si CK=1 implica que R'=R y S'=S y por tanto el biestable
atiende a los valores de entrada y acta segn su tabla de verdad. Todo esto lo
resumimos en la siguiente tabla de verdad :
Como el tiempo que atiende el biestable a las entradas es todo el semiciclo en
alta, si durante ese tiempo se produce un cambio inesperado en las entradas R
y S nos puede llevar a una situacin errnea. Por tanto para utilizar este tipo de
biestables por nivel debo garantizar que las entradas sean estables durante el
tiempo que el nivel est en alta.

TIPOS DE BIESTABLES SINCRONOS:


Biestable RS: su smbolo logico se muestra a continuacin, posee dos
entradas y una salida principal y su complementaria, tambien tiene una
entrada de reloj.

Tabla de funcionamiento del biestale RS

qn S R qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Indeterminado
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 indeterminado

Biestable JK: El biestable JK puede considerarse como el biestable universal.


Dispone de tres entradas sncronas J y K, para especificar la operacin y CLK,
para disparar el biestable. Tambin consta de dos entradas asncronas PR y
CLR, y por supuesto dos salidas complementarias. Su ecuacin caracterstica
es: Qn+1 = JQn + KQn
A continuacin se muestra su smbolo y su modo de funcionamiento:
Tabla de funcionamiento del biestable JK
qn J K qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

Biestable T: Se trata de un biestable que se comporta como un biestable JK


en el que hemos unido las entradas J y K:

Tabla de funcionamiento del biestable T

qn T qn+
0 0 10
0 1 1
1 0 1
1 1 0
El Biestable D que aparece en la figura, puede funcionar de dos formas:

Sncrona: usa una seal de reloj.


Asncrona: usa las seales PR Y CLR.
De forma sncrona lo hace de la siguiente manera: Si la transicin de la seal
de reloj es de bajo a alto (o sea, de 0 a 1) se traslada el dato D a la salida, se
dice que el biestable ha sido disparado por la seal de reloj. Si por el
contrario la transicin en el pulso de reloj es de estado alto a bajo (o sea,
pasa de 1 a 0) el biestable no responde. En este caso, el ltimo valor
permanece almacenado sin cambios.
Las entradas PR y CLR son lo que se llaman entradas asncronas,
pues independientemente de cmo est la seal de reloj, reiniciarn (pondrn
un 1 en la salida) o despejarn (pondrn un 0 en la salida) el biestable. ste
es el modo de funcionamiento asncrono. La ecuacin caracterstica es:
Qn+1 = D

Tabla de funcionamiento del biestable D

Qn D Qn+1
0 0 0
0 1 1
1 0 0
1 1 1
TIPOS DE FLIP FLOP

3. De los manuales tecnicos obtener los IC TTL y CMOS;


que realizan la funcion de match y Flip Flops, analice su
tabla de verdad y funcionamiento.
De los manuales tecnicos, se obtuvieron los siguientes flip flops:

a) El 7473 y el 74HC73 tienen la misma representacin, poseen


una salida a reset y se activan en flanco de ajada

b) El 74HC76 o tamien se encontro el 74ls76 y 7476 son los slip


flor comerciales, con dos salidas de reset y clear, se activan
en flanco de bajada.

c) El 74HC78 se comporta como un flip flop JK doble con un


clock comun y un master reset comun, y dos salidas para los
dos set diferentes. Se lo puede usar para implementar un
master-slave. Se activan en flanco de bajada.

d) El 7472 o 74HC72 se comporta como un flip flop triple con


entradas J y K independientes, posee un reset comun y un
set comun, tambien comparten el mismo clock. Se activan en
flanco de bajada.
e) El 74107 o 74HC107 se comporta como un flip flop JK con
una salida para reset, se activa en flanco de bajada.

f) El 74ALS112, 741LS12, 74HC112 o 74S112 se comporta


como un flip flop JK con dos salidas para reset y set, se
activa en flanco de bajada.

g) El 74LS113, 74S113 o 74ALS113 se comporta como un flip


flop JK con una salida para set, se activa en flanco de bajada.

h) El 74S114, 74ALS114 o 74LS114 se comporta como un flip


flop doble con clock comun, posee una enttrada comun para
reset y dos diferentes de set. Tienen salidas independientes
y se activan en flanco de bajada.

i) El 7479, 74ALS109, 74F109, 74HC109 o 74LS109 se


comporta como un flip flop JK con dos entradas para reset y
set, se activan en flanco de subida.

j) El 7470 se comporta como un flip flop JK con entradas JK,


tambien poseen dos entradas J y K diferentes, se activan en
flanco de subiday tiene dos entradas para reset y set.

De los manuales de TTL se encontraron otros tipos tales como los Gates J-K
positive edge triged (74h102), y slip flor tipo D: doble (7474, 74c74, 74h74,
74ls74a, 74s74), hex (74174, 74c174, 74hc174, 74hct174, 74ls174, 74s174),
octal (74hc273, 74hct273, 74ls273, 74ls273, 74c374, 74hc374, 74hc574,
74hct374, 74hc377), quad (74175, 74c175, 74hc175, 74hc175, 74ls175,
74ls379, 8613).

4. Cual es la diferencia principal entre un latch y el Flip Flop.


La diferencia principal es que en un circuito latch, las salidas de este circuito
solo dependen del nivel de las entradas, ademas estas salidas corresponden
directamente de una combinacion de las entradas a otra, sin diferenciar el
estado siguiente; mientras que en un flip flop, las salidas de este dispositivo
depende de las entradas y de una entrada de reloj, sus entradas son
secuenciales, corresponden de un estado a otro obedeciendo cierta secuencia,
la cual lo estable el clock o tren de pulsos.

5. Analice el funcionamiento del Flip Flop Maestro-Esclavo;


investigar sus ventajas.
Un biestable maestro-esclavo est formado por varias compuertas y flips-
flops conectados de manera que se usa el pulso completo de reloj (tiempo
que el reloj est a nivel alto) para transmitir el dato de la entrada a la salida.

Esquema del slip flor maestro-esclavo

La seal de reloj controla el maestro, se invierte y controla el esclavo. As,


cuando CLK=1 (reloj alto) el maestro registra los datos presente en
las entradas RS, permaneciendo inhibido el esclavo, por lo que no hay
transferencia de informacin al mismo. Con el reloj en nivel bajo (CLK=0) el
maestro se inhibe, no hay modificaciones en sus salidas, y stas actan
como entradas al esclavo, transfirindose su estado a la salida del mismo. O
sea, la entrada slo se transfiere a la salida cuando ha terminado el
pulso (como si fuera disparado por un flanco de bajada), pero se pueden
detectar los cambios producidos en la entrada mientras que CLK=1.
6. Describir las caracteristicas de disparo de Flip Flops por
pulso y por flanco.
Existen dos modos de activar un flip flop, por nivel o pulso, y por flanco.
En un flip flop activado por nivel, los cambios que se produzcan en las entradas
de informacin se realizan cada vez que el nivel de la entrada de reloj este en
alto o en bajo; bajo estas circunstancias se produce el cambio en los estados del
flip flop. Ahora, un flip flop activado por flanco se caracteriza porque la salida del
dispositivo cambia cada vez que la seal de reloj esta alcanzando el nivel alto
(flanco de subida), o cuando este alcanzando el nivel bajo (flanco de bajada), es
decir, el cambio de los estados se realiza cada vez que ocurre un cambio en la
onda cuadrada de sincronismo, ya sea el paso de nivel alto a bajo (flanco de
bajada) o el paso de nivel bajo a alto (flanco de subida). Esta forma de control
soluciona el prolema del tiempo de duracion del nivel y nos permite traajar a
mayores velocidades.

Modo de activacin por flancos

Modo de activacin por niveles

7. Utilizando Flip Flop J-K, desarrollar los circuitos para


convertir a :
8. Flip Flop R-S.
9. Flip Flop D.
10. Flip Flop T.
a) FLIP FLOP R-S.

J K Qn Qn+1 S R
0 0 0 0 0 X
0 0 1 1 X 0
0 1 0 0 0 X
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 1 X 0
1 1 0 1 1 0
1 1 1 0 0 1

El circuito queda como: S JQn y R KQn

b) FLIP FLOP D.
J K Qn Qn+1 D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

El circuito queda como: D JQn K Qn


c) FLIP FLOP T.

J K Qn Qn+1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

El circuito queda como: T JQn KQn

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