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La segmentacin-paginada obliga a que ambas unidades de la MMU estn activas para el mapeo
de direccin. V
Se debe considerar que la paginacin por demanda admite la segmentacin de una pgina, razn
por la cual la MMU cuenta con una unidad de paginacin y una de segmentacin. F
Los microprocesadores INTEL de 32-bits cuentan con una MMU que permite gestionar la memoria
con tcnicas segmentadas y de segmento-paginados. V
Una pila es una lista con acceso primero en entrar primero en salir (FIFO). F
Una pila es una lista con acceso ltimo en entrar primero en salir (LIFO). V
La pila crece desde direcciones ms bajas hacia direcciones ms altas, esto le confiere el atributo
de dato creciente. F
La ventaja del modo de direccionamiento inmediato es que una vez captada la instruccin, no se
requiere una referencia a memoria para obtener el operando, ahorrndose un ciclo de memoria o
de cache en el ciclo de instruccin. V
Un segmento es un bloque lgico de tamao fijo que para el procesador estudiado puede ser de
4K o de 4M. F
En modo protegido la instruccin CLI puede ser ejecutada con el nivel de privilegio de usuario. F
Cuando una memoria de 4G est dividida en pginas de 4K se necesitan 22 bits para identificar el
nmero de frame, pues la cantidad total de los mismos es 4M. F
El uso de pginas de 4MB reduce las necesidades de almacenamiento para la gestin de memoria
en memorias principalmente grandes. V
Una tabla de directorio de pginas contiene tantas entradas como tablas de pginas se hayan
creado para la tarea. V
Bit de tamao de pgina es un bit de atributo que indica si la pgina es de 4Kb o de 4Mb. V
Con la paginacin por demanda es necesario cargar el proceso entero en memoria principal. F
La traduccin de una direccin virtual se denomina direccin lineal y es llevada a cabo por la
unidad de segmentacin. V
El selector de una direccin virtual contiene 3 campos: nmero de segmento, indicador de tabla y
nivel de privilegio. V
Una direccin virtual est constituida por un campo selector de 14 bits, que identifica el nmero
de disco, y un campo desplazamiento de 32 bits. F
La deteccin de un fallo de pgina se produce durante el clculo de la direccin fsica. V
El valor del marco de pgina y el desplazamiento constituyen la direccin fsica a acceder dentro de
la pgina. V
Algunos de los atributos de pgina son los siguientes: presencia, accedida, sucio o de escritura. V
Un descriptor de segmento est caracterizado por los parametros base, lmite y atributos. V
Una memoria cach es ms veloz que una memoria DRAM debido a su tecnologa. V
En una cach de correspondencia directa hay una posicin concreta de cach para cada bloque
dado. V
La TLB contiene aquellos elementos de la tabla de pginas a los que se ha accedido
recientemente. V
En una memoria cache un fallo produce un retardo adicional en el tiempo de acceso a la posicin
buscada. V
Los registros de control y estado son utilizados por el programador para controlar el
funcionamiento de la CPU. V
El tipo de organizacin de memoria cache permite definir cmo deben ser almacenados los datos
en ella. Son organizaciones de cache las siguientes:
a. Totalmente asociativa. V
b. Random. F
c. Asociativa de 1 va. V
d. LRU. F
e. Asociativa de N vas. V
Un sistema multiproceso implica que el sistema operativo reparte los recursos del sistema entre
varios usuarios. F
Cuando el indicador de trampa est a uno, provoca una interrupcin tras la ejecucin de una
interrupcin. V
Los indicadores de interrupciones INTERRUP FLAG y TRAMPA se ponen a cero cuando ocurre una
interrupcin. V
Las banderas aritmticas del registro de estado se actualizan cada vez que se ejecuta una
instruccin aritmtica. V
Un error de overflow provoca un una excepcin tipo aborto ya que no se sabe la localizacin
exacta de la instruccin que la gener. F
INTO comprueba el valor del flag de overflow (OF) del registro de estado. V
Un cdigo de operacin no vlido genera una excepcin dado que no puede decodificarse. V
El clculo de la direccin efectiva de una instruccin involucra los registros CS y campo DATA de la
instruccin. F
En una operacin de resta de dos operandos de igual signo, se determina que el primero es menor
que el segundo slo verificando que la bandera de signo indique negativo. V
Coma flotante: en sumas y resta es necesario asegurar que ambos operandos tengan el mismo
exponente. V
El rango del exponente en el formato de doble precisin del IEEE es (-1023; +1024). V
SAL AX, 1 desplazamiento de tipo aritmtico de los bits de AX una vez haca la izquierda. V
La ejecucin de IRET permite que los valores almacenados en la pila sean restablecidos. V
Una instruccin con formato mnemnico reg2, reg1 es una instruccin que no requiere acceso a
memoria principal. V
Cada vector de interrupcin tiene asignado un nmero que se usa para indexar el puntero de
instruccin. F
Los contenidos del vector de interrupcin se captan y se cargan en los registros CS y DS (Code
segment y Data segment). F
La tabla de vectores de interrupcin en modo real o nodo 16 bits puede contener como mximo
256 entradas. V
Cuando ocurre una interrupcin tiene que ejecutarse un servicio. Si la transferencia supone un
cambio del nivel de privilegio, los contenidos actuales del registro de segmento de pila y el ESP se
introducen en la pila. V
Las interrupciones NMI se atienden solo si estn habilitadas por un flag del registro de estado (IF).
F
Las excepciones se atiende solo si estn habilitadas por un flag del registro de estado (IF). F
Las interrupciones internas se atiende solo si estn habilitadas por un flag del registro de estado
(IF). F
Una peticin de interrupcin enmascarabe requiere el reconocimiento por parte del procesador. V
Cuando se est ejecutando una tarea concreta se activan GDT y la LDT de la tarea en curso, cada
una de ellas se relacionan con los registros GDTR y LDTR respectivamente. V
Las excepciones son provocadas automticamente por el procesador al detectar alguna anomala
en el flujo de control. Son excepciones las siguientes
a. Falta de pgina (Page Fault). V
b. Excepcin de coma flotante. F
c. NMI. F
d. INTR. F
e. Error de divisin. V
El mdulo de E/S opera siempre a la velocidad de los dispositivos externos que controla. F
La interfaz de arbitraje de un bus controla los ciclos de bus que permiten el acceso a memoria y a
la E/S. V
La ltima accin del ciclo de instruccin de la CPU es la de captar una instruccin de memoria. F
En una transferencia DMA la direccin de E/S en cuestin est indicada en el bus de datos. F
En una transferencia DMA la direccin de E/S en cuestin est indicada en el bus de datos. V
En una transferencia DMA la direccin de E/S en cuestin est indicada en el bus de direcciones. V
En una estructura de bus la lnea de control reloj se utiliza para sincronizar las operaciones. V
Robo de clico significa que el procesador roba un ciclo de acceso a memoria para la transferencia
va DMA. F
Las cabezas de los discos Winchester fueron diseadas para operar ms lejos de la superficie del
disco, permitiendo una densidad de datos menor. F
Existen diferentes tipos de ciclos de bus en el Pentium, uno de ellos es el modo Sencillo, Simple o
NoBurst. V
Existe un solo tipo de ciclo de bus en el Pentium, y se denomina modo Sencillo, Simple o NoBurst. F
En el Pentium II cuando se utiliza segmentacin, cada direccin virtual consta de una referencia al
segmento de 16 bits y un desplazamiento de 32 bits. F
Pentium II Puede tratar tipo de datos de 8 (byte), 16 (palabra), 32 (doble palabra) y 64 (palabra
cudruple) bits de longitud. V
Pentium II Puede tratar tipo de datos de 8, 16, 32 y 64 bytes de longitud. F
Pentium II Emplea el estilo LITTLE-ENDIAN, es decir que el bit menos significativo es almacenado
en la posicin ms baja. V
Xeon es una versin econmica del Pentium II, de muy bajo rendimiento. F
Multiple Choice
El procesador dispone de
a. 32 registros internos a disposicin del programador de aplicaciones.
b. 32 registros internos de uso indistinto.
c. 32 registros internos, de los cuales 16 estn a disposicin del programador de
aplicaciones.
d. Ninguna respuesta es correcta.
Las siguientes etapas forman parte del ciclo de instruccin de un procesador segmentado:
a. Decodificacin.
b. Excepcin.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
La tecnologa RAID
a. Designa una estrategia que permite utilizar discos mltiples de menor tamao en lugar
de un disco nico de gran capacidad.
b. Todos los niveles de RAID (desde 0 en adelante) utilizan redundancia por razones de
seguridad de la informacin.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
Entre las estrategias para mejorar el rendimiento de los nuevos procesadores, se aplica
a. Un enfoque de arquitectura superescalar.
b. Potenciacin del sistema de memoria principal (RAM Dinmica).
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
El procesador Pentium posee
a. Una unidad de enteros superescalar de cauce simple.
b. Una unidad de enteros superescalar de cauce doble y una unidad de coma flotante.
c. Una unidad de enteros de cauce simple y una unidad de coma flotante.
d. Ninguna respuesta es correcta.
Completar
Estructura de dato utilizada, en ocasiones, para resguardar el contenido de los registros de CPU.
Pila o Stack
El conjunto de bits que acceden por vez a memoria se lo denomina palabra de memoria
Las estructuras de datos que contienen las referencias para el acceso a memoria cuando se utiliza
memoria segmentada. Tablas de descriptores de segmento
Mtodo que actualiza la memoria desde cache por cada vez que se escribe en ella. Write through
o escritura inmediata
Conjunto de registros de la CPU utilizados para contener la entidad base en una direccin
segmentada. Registros de segmento
Se completa en primer lugar la lnea de cach que contiene el byte requerido por el procesador y
despus se hace al transferencia a la CPU. El Dato Pedido va en ltimo Lugar
Cmo se denominan a los dos principios que justifican el uso de memoria cach debido a que
aseguran que la probabilidad de acierto es elevada? Vecindad espacial y temporal
Respecto a la pregunta anterior, cul de las polticas de escritura apoya este principio? Escritura
Obligada
Conjunto de registros de la CPU utilizados para funciones como las de administracin de la
memoria virtual, la conmutacin de tareas, o la gestin de cach. Modelo para programador de
sistemas
Cul es potencial espacio de direccionamiento fsico que se puede acceder con n bits de direccin
fsica? 2n
Cul es la ltima direccin accesible en un segmento virtual determinada por el campo lmite de
su descriptor? (en hexadecimal). FFFFF
Definicin genrica para las instrucciones que consultan bits en el registro de estado. Salto
condicionado
Si una instruccin de salto JMP 15B, se aloja en el desplazamiento 150 del segmento de cdigo
cuntos bytes de cdigo estar salteando cuando se ejecute? 10 bytes
Cmo se denomina el registro que acta como puntero de pila? Y a cuantas posiciones puede
direccionar con 16 bits puede? SP / 65536
Registros de 32 bits que se asocian al acceso modo de direccionamiento base. EBX y EBP
Registro de 32 bits que actan como indicadores o seales de control de determinadas funciones
del sistema. Registro EFLAGS
La mayora de sus bits son sealizadores de estado controlados por la ALU actuando los restantes
como sealizadores del sistema EFLAGS
Indique dos instrucciones que cambien el valor de las banderas y que pertenezcan a la clasificacin
de modo implcito. STI y CLI
Seal de solicitud de pedido de atencin por parte de un dispositivo externo a la CPU. IRQ
Indique la denominacin genrica para las peticiones de interrupcin de los perifricos al PIC que
permiten determinar la prioridad del mismo para ser atendido. IRQn
Instruccin que permite la extraccin de datos desde una estructura de acceso tipo LIFO. POP
Instruccin que permite el ingreso de datos a una estructura de acceso tipo LIFO. PUSH
Resetea en caso de no haber acarreo en el bit 3 del resultado (o suma de los cuartos bits). AF
Modo de direccionamiento en el que el dato forma parte del cdigo de instruccin. Modo
Inmediato
El rea de memoria en donde se alojan los objetos de una tarea en estado de ejecucin se
denomina LDT. En cambio, el rea de memoria donde se alojan los objetos compartidos por los
programas se denomina GDT.
No permite restablecer el programa o tarea que caus la excepcin; si proviene de una doble falta,
queda identificado con DF. Aborto
Qu es una doble falta? Pueden poner excepcin o aborto, que es una clase de excepcin
Todos los tipos de error que pueden generar las instrucciones que operan datos en punto flotante
IEEE 754 se denominan genricamente como Falta
Es una cache ultrarrpida que contiene la traduccin de direccin lineal a direccin fsica de las 32
ltimas pginas que se han usado en la cache de instrucciones y otras tantas en las cache de datos.
TLB
Memoria de poca capacidad que especficamente guarda la direccin lineal y la direccin fsica de
las ltimas 32 pginas de cdigo accedidas dentro de un microprocesador. TLB
Dispositivo de memoria ultrarrpida que guarda la direccin lineal y la direccin fsica de las
ltimas 32 pginas de cdigo accedidas. TLB de instrucciones
Es un conjunto de unidades fsicas de disco vistas por el sistema operativo como una unidad lgica.
RAID
La CPU tiene que esperar un tiempo considerable a que el mdulo de E/S en cuestin est
preparado para transmitir datos y debe comprobar repetidamente su estado. Este problema
corresponde a una E/S RAID 2 y 3
La caracterstica de los buses con que medimos la cantidad de bits que se transmiten por unidad
de tiempo se denomina velocidad de transferencia y se puede medir en Mb/seg Gb/seg ETC
El tiempo que transcurre desde que se da una orden de lectura y el contenido de memoria est
disponible para ser transferido es tiempo de acceso. El tiempo que tarda un disco en obtener un
cluster o un sector luego de posicionarse en la pista se denomina retardo rotacional.
Cmo se denomina el parmetro que indica la cantidad de bits que se graban en un medio
magntico y en que unidades se mide? Densidad, BPI
Proceso para determinar a cul de los controladores de bus que solicitan acceso se le permite
acceder al mismo. Arbitraje del bus
Una aplicacin que precise enviar y recibir datos de un dispositivo de E/S utilizando DMA realizar
operaciones de transferencia con acceso directo a memoria
La CPU tiene que esperar un tiempo considerable a que el mdulo de E/S en cuestin est
preparado para transmitir datos y debe comprobar repetidamente su estado. Este problema
corresponde a una E/S Programada
Cules son las unidades del procesador Pentium comprometidas en la ejecucin de instrucciones
de clculos? BIU, FPU, Unidad de prediccin de saltos condicionales, Subsistema cache, Unidad de
enteros superescalar
Plataforma de 64 bits que procesa el doble de instrucciones por ciclo al disponer de un cauce de
ejecucin de 10 etapas. Itanium