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CIRCUITOS LATCH Y FLIP-FLOPS

OBJETIVOS
Analizar el principio de funcionamiento de diferentes tipos de flip-flops utilizados
comercialmente.
Implementar circuitos secuenciales utilizando estos dispositivos de
almacenamiento.

MATERIALES Y EQUIPO
Protoboard, cables de conexin.
CI. TTL: 7400, 7402, 7404, 7406, 7408, 7410, 7420, 7430, 7474, 7476.
Resistencia = 120, watt, leds.
Fuente CC = +5V, VOM, ORC, generador de pulsos.

PARTE EXPERIMENTAL
1. Latch SR con puertas NOR y NAND: Utilizando compuertas 74LS02 y 74LS00.

Para el circuito 1.a tenemos las siguientes imgenes:

Entrada R
Frecuencia = 165.8Hz
Vpp = 7.26V
Periodo = 6.020ms

Entrada S
Frecuencia = 97.75Hz
Vpp = 7.37V
Periodo = 10.23ms

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CIRCUITOS LATCH Y FLIP-FLOPS

Entradas R y S en
forma simultnea

Salidas Q y en
forma simultnea

En este caso no se pude observar claramente los pulsos desfados entre ambas seales de
salida debido a la presencia del ruido y tambin porque coloque en la salida del
generador como main y no como pulse y esto, tambin, afect la salida del circuito.
La siguiente tabla muestra como es la salida segn los valores en las entradas S y R:

S R Q() Q(+1) (+1)



0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 d d
1 1 1 d d

Para el circuito 1.b tenemos las siguientes imgenes:

Entrada R
Frecuencia = 165.8Hz
Vpp = 7.26V
Periodo = 6.020ms

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Entrada S
Frecuencia = 97.75Hz
Vpp = 7.37V
Periodo = 10.23ms

Entradas R y S en
forma simultnea

Salidas Q y en
forma simultnea

En este caso si pude observar el desfasaje que se produce en la salida debido a las
salidas Q y . Aqu correg el error del generador, es decir, coloque la salida del
generador en pulse y no en main con lo cual logr la salida en forma de pulsos. Se
puede apreciar que el ruido ha disminuido bastante pero an sigue afectando las seales
de salida.
La siguiente tabla muestra como es la salida segn los valores de las entradas S y R:

S R Q() Q(+1) (+1)



0 0 0 d d
0 0 1 d d
0 1 0 1 0
0 1 1 1 0
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 1 0

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2. Cerrojo SR con entrada de habilitacin: Utilizando compuertas 74LS00.

Para este caso tenemos las siguientes imgenes:

Entrada S
Frecuencia = 128.5Hz
Vpp = 3.92V
Periodo = 7.780ms

Entrada R
Frecuencia = 97.85Hz
Vpp = 4.08V
Periodo = 10.22ms

Seal del Clock


(Entrada habilitadora)

Seales de salida
cuando la entrada
habilitadora est
activa

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Seales de salida
cuando la entrada
habilitadora est
en bajo

Para este caso se puede decir que cuando la entrada habilitadora (Enable) est activa la
seal de salida depende de los valores que tengan las entradas S y R, pero cuando la
entrada habilitadora est en bajo la salida mantiene su estado anterior, es decir no
cambia de estado hasta que nuevamente la entrada habilitadora est en alto y la salida
cambie segn los valores de las entradas S y R.
La siguiente tabla muestra la salida para los diferentes valores de las entradas S y R en
funcin de la entrada habilitadora:

EN S R Q() Q(+1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 d
1 1 1 d

3. Verificar la operacin de un flip-flop tipo D.

Para verificar la operacin de este tipo de flip-flop debemos utilizar el CI. 74LS74:

Seales de salida
cuando se detecta el
flanco de bajada del
clock

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CIRCUITOS LATCH Y FLIP-FLOPS

Seales de salida
cuando se detecta el
flanco de bajada del
clock

La tabla para este tipo de flip-flop es:

CK D Q
0 0
1 1

4. Verificar la operacin de un flip-flop tipo JK.

Para verificar la operacin de este tipo de flip-flop debemos utilizar el CI. 74LS76:

Seales de salida para


los diferentes valores
de las entradas J y K

Seales de salida
cuando el clear est
conectado a fuente

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Seales de salida
cuando el preset est
conectado a fuente

La tabla para este tipo de flip-flop es:

CK J K Q() Q(+1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

CUESTIONARIO FINAL
1. Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas a partir de las
tablas para los biestables SR, JK, D, T.

Basndome en la tabla de verdad para el latch SR tenemos lo siguiente:

( + 1) = + ()

Basndome en la tabla de verdad para el latch SR con cerrojo tenemos lo


siguiente:

( + 1) = + ()

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Basndome en la tabla de verdad para el flip-flop tipo JK tenemos lo siguiente:

( + 1) = () +
()

Basndome en la tabla de verdad para el flip-flop tipo D tenemos lo siguiente:

( + 1) =

Basndome en la tabla de verdad para el flip-flop tipo T tenemos lo siguiente:

( + 1) = () + ()

2. Cul es el nivel lgico requerido en la entrada CK para permitir la transferencia


del valor en D a la salida Q del flip-flop tipo D?

Eso va a depender del tipo de circuito del detector de flancos, porque existe detector de
flanco positivo () como tambin existe detector de flanco negativo (). Es decir que si
utilizamos un flip-flop con un detector de flanco positivo, el valor en la entrada CK
debe ser 1 () con lo cual en la salida aparecer el valor de D. Pero si utilizamos un
flip-flop con un detector de flanco negativo, el valor en la entrada CK debe ser 0 ()
con lo cual en la salida aparecer el valor de D.

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3. Indique en el siguiente circuito RS maestro esclavo, por qu las seales CP1 y


CP2 deben ser complementarias? Muestre posibles circuitos para obtener estas
seales CP1 y CP2.

Qu sucedera en el caso del


flip-flop JK Maestro-Esclavo?

La construccin de un flip-flop maestro-esclavo SR se realiza a partir de dos biestables


SR con entrada de habilitacin conectados en cascada, de forma que la seal de reloj
entra al biestable maestro y la seal de reloj complementada entra al esclavo.
Slo el biestable maestro est habilitado cuando el reloj es 1. Durante todo ese intervalo
de tiempo, sus salidas irn acorde con sus entradas. Si se produce una variacin, la
salida actuar en consecuencia. Cuando llega el flanco negativo de reloj, se habilita el
biestable esclavo (y se deshabilita el maestro), que toma la salida del maestro (que ya
no pueden variar porque se encuentra deshabilitado). Por tanto, justamente despus del
flanco negativo de reloj, la salida del biestable esclavo ser la equivalente a la salida
almacenada en el biestable maestro.

La simulacin de este circuito nos da las siguientes seales:

El canal 3 y canal 4 son las salidas del circuito SR maestro-esclavo, mientras que los
otros canales son las seales de entrada S y R y la entrada de reloj (clock).

Posibles circuitos para obtener seales CP1 y CP2:


Colocando un inversor

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Utilizando una puerta NAND 74LS00

Para el caso del flip-flop JK maestro-esclavo:

Las seales de entrada J y K son conectadas al flip-flop SR con cerrojo maestro que
bloquea la condicin de entrada, mientras que el reloj (Clk) de entrada es ALTO a nivel
lgico 1. Como la entrada de reloj del flip-flop esclavo es el inverso (complemento)
de la entrada de reloj maestro, el flip-flop SR esclavo no cambia.
Los resultados del flip-flop maestro son solo vistos por la puerta del flip-flop
esclavo cuando la entrada de reloj se baja al nivel lgico 0. Cuando el reloj est en
BAJO, las salidas de los flip-flops maestros son cerradas y cualquier cambio adicional
a sus entradas son ignoradas. El flip-flop esclavo cerrado ahora responde al estado de
sus entradas pasado por el flip-flop maestro. Luego, en la transicin del pulso de reloj
de BAJO a ALTO, las entradas del flip-flop maestro son alimentadas a travs de las
entradas cerradas del flip-flop esclavo y en la transicin del pulso de reloj de ALTO a
BAJO, las entradas del maestro se reflejan en la salida del esclavo.
Entonces, el circuito acepta datos de entrada cuando la seal de reloj es ALTO, y pasa
los datos a la salida de la cada de ltima generacin de la seal del reloj. En otras
palabras, el flip-flop maestro-esclavo JK es un dispositivo "sncrono", ya que slo pasa
los datos con la sincronizacin de la seal del reloj.

4. Analizar los resultados obtenidos en la parte experimental.

En la primera parte tenemos que los latchs SR (tanto con puertas NOR como NAND) no
aceptan valores iguales en las entradas R y S, las cuales generan estados no deseados en
la salida; ya que si colocamos estos valores en las entradas R y S obtenemos en las
salidas el mismo valor lo cual no concuerda con la definicin de las salidas
complementarias que tiene el latch.

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En la parte del latch SR con entrada habilitadora se puede apreciar que las salidas
aparecen cuando la entrada habilitadora (o Enable) est activa, es decir que en ese
momento la salida depende de los valores de las entradas R y S. Cuando la entrada
habilitadora est en bajo (o desactivada) las salidas no cambian, es decir permanecen en
su estado anterior hasta que nuevamente la entrada habilitadora sea activada para que se
produzca un cambio en la salida.

En la parte del flip-flop tipo D vemos que este tipo de flip-flop es llamado flip-flop de
memoria porque el valor de la entrada D es el mismo que aparece en la salida Q.

Por ltimo, en la parte del flip-flop tipo JK vemos que s acepta entradas con valor igual
a 1 y no genera un estado no deseado para alguna combinacin de valores de entrada.
Para este tipo de flip-flop tenemos lo siguiente:
Si J = K = 0 entonces la salida no cambia.
Si J = 0, K = 1 entonces la salida tiene el mismo valor que J.
Si J = 1, K = 0 entonces la salida tiene el mismo valor que J.
Si J = K = 1 entonces la salida conmuta de valor. Es decir que si estaba en cero pasa a
uno y viceversa.

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CONCLUSIONES Y OBSERVACIONES
En el Cerrojo SR con entrada habilitadora us el circuito astable como Enable para
generar los pulsos correspondientes a la entrada habilitadora.

En este circuito hice que R1 = R2 = 10k y C = 10F con lo cual tenemos:

= 0.6932 = 0.693 10 10 106 = 0.0693 = 69.3

= 0.693(1 + 2 ) = 0.693(20) 105 = 0.1386 = 138.6

= + = 69.3 + 138.6 = 207.9

1 1
= = = 4.81
207.9

Con estos valores logr realizar la experiencia de forma ptima, siempre con presencia
de ruido pero no afect mucho el desarrollo de la experiencia.

En conclusin:
Un latch es un circuito biestable que no acepta entradas de valor igual a 1 (puertas
NOR) o entradas de valor igual a 0 (puertas NAND) porque generan estados no
deseados en la salida.
Un flip-flop es aquel circuito que acepta todo tipo de valores en la entrada sin generar
estados no deseados en las salidas, para esto se valen de otra entrada llamada clock o
reloj, con lo cual se convierte en un circuito sncrono.

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