Laboratorio Final de Electronica Digital

UNIVERSIDAD
NACIONAL DE SAN AGUSTN AREQUIPA

FACULTAD DE INGENIERA DE PRODUCCIN Y SERVICIOS

ESCUELA PROFESIONAL DE INGENIERA ELECTRNICA

CURSO : Laboratorio de Electrnica
Digital

PROFESOR : Ing.Humberto Salazar Choque

ALUMNOS : Flores Trujillo Edenson
Mamani Musaja Marco

Arequipa-Per
2011

UNIVERSIDAD NACIONAL DE SAN AGUSTN
EPIE-UNSA

LABORATORIO N1

Tema: Anlisis de formas de ondas cuadradas y Simulacin de compuertas digitales
mediante elementos semiconductores.

Objetivo: Proporcionar al alumno los conocimientos necesarios para que pueda
comprobar los tipos de formas de ondas que se utilizarn en los experimentos
digitales, as como la simulacin de compuertas digitales mediante elementos
semiconductores

Ondas sinusoidales, triangulares y cuadradas.
Parmetros de las ondas.
Aplicacin de las ondas en los experimentos.
Simulacin de compuertas mediante diodos.

Equipos:
Osciloscopio,Generador de Ondas
Mdulo Digital
Kit de Diodos

1

EPIE-UNSA

1ra Parte

1.1.- Conecte las salidas TTL del generador al Osciloscopio, a una frecuencia de 1KHz,
dibuje y mida la amplitud que representa esta seal, as como los flancos de subida y
bajada, indicando claramente las escalas y rangos de los rangos de los ejes.

a 1Khz de frecuencia
Grfico 1. Seal Cuadrada

La seal que da esta salida es una seal cuadrada, con un voltaje pico-pico cerca a 4v.

1.2.- Vare la frecuencia del generador entre el rando de 1KHZ, 10KHZ, 100KHZ y 1MHZ
y observe como se distorsiona la seal, anote a que frecuencia Ud. Considera que la
seal se distorsiona y por que?

Grfico 2. Seal Cuadrada a 1Khz de frecuencia


2

EPIE-UNSA


Grfico 5. Seal Cuadrada a 1Mhz de frecuencia

A mayor frecuencia la seal es ms vulnerable al ruido. A partir de los 1MHz se nota
claramente una distorsin en la seal TTL.

1.3.- Vare la frecuencia entre 1KHZ, 10KHZ, 100KHZ, 1MHZ y 2MHZ y vea lo que ocurre
con los flancos a medida que aumenta la frecuencia(haga una ampliacin X10 del
osciloscopio) y mida la frecuencia a la que considerar que el flanco ya no es vertical
con relacin a su primera medida.
Anote la frecuencia y grafique la forma de onda dando magnitudes.

Grfico 6. Seal Cuadrada a 2Mhz de frecuencia

3

EPIE-UNSA

Grfico 7. Seal Cuadrada a 2Mhz de frecuencia con Ampliacin X10

Como se observa en el grafico, los flancos de subida se distorsionan de tal manera que
ya no son verticales si no que ahora oblicuos y esto aumenta a medida que va
aumentando la frecuencia.

1.4.- Mida el ciclo de trabajo de su seal TTL a 1KHZ.


La frecuencia es f=1.022kHz.
El periodo T=0.978 mseg.
El ciclo es C=0.978 mseg.

4

EPIE-UNSA

1.5.- Escoja su nivel de referencia (GND) en su osciloscopio y coloque el selector de
acoplamiento (AC,GND,DC) de seal de entrada en la posicin DC.
Grfico 9. Seal acoplada a tierra(GND)

Se aprecia un cambio en el punto de disparo de la seal en el osciloscopio

1.6.- Conecte la salida indicada del generador a un canal del osciloscopio y escoja una
seal cuadrada a 1KHz y con un voltaje de 5 volt y con nivel de OFFSET ubique esta.

Grfico 10. Seal Cuadrada a 1 Khz de frecuencia

El voltaje mximo es Vmax=2.48v
El voltaje pico-pico Vp-p=4.96v
La frecuencia f=1.024khz
El perido T=0.976 mseg

1.7.- Mida el tiempo de establecimiento de la seal cuando la frecuencia aumenta a
valores muy altos (mayores de 1MHz)

5

EPIE-UNSA

Los tiempos de establecimiento estn dados por:
Tiempo de subida=49.20 nseg
Tiempo de bajada=49.40 nseg

2da Parte

Simulacin de Compuertas utilizando semiconductores

2.1.- Utilizando el mdulo de experimentos , implemente el circuito de la figura 1

Figura 1. Circuito 1 con Diodos

2.2.- Conecte los Switch 1,Switch 2, Switch 3 cada uno a un diodo y hgalos variar de
forma de obtener todas las combinaciones posibles.
2.3.-Medir el voltaje de salida D para cada combinacin y determine el valor lgico
correspondiente.
2.4.-Llenar la tabla de datos 1.

TABLA 1
SW1 SW2 SW3 C(Volt) C(log)
H H H 4,99v 1
H H L 0,56v 0
H L H 0,65v 0
H L L 0,55v 0
L H H 0,65v 0
L H L 0,55v 0
L L H 0,62v 0
L L L 0,50v 0

6

EPIE-UNSA

3.1.-Utilizando el mdulo de experimentos, implemente el circuito de la figura 2

Figura 2. Circuito 2 con Diodos

3.2.-Conencte los switch 1, switch 2, switch 3 cada uno a un diodo y hgalos variar de
forma de obtener todas las combinaciones posibles.
3.3.-Medir el voltaje de salida D para cada combinacin y determine el valor lgico
correspondiente.
3.4.-Llenar la tabla de datos 2.
TABLA 2
SW1 SW2 SW3 C(Volt) C(log)
H H H 4,45v 1
H H L 4,38v 1
H L H 4,45v 1
H L L 4,33v 1
L H H 4,44v 1
L H L 4,35v 1
L L H 4,43v 1
L L L 0,2v 0

CUESTIONARIO

1ra Parte:

1.- Con respecto a las formas de ondas medidas, puede existir otros tipos de distorsin

Hay diferentes tipos de distorsin: distorsin lineal (de amplitud y de fase) y distorsin
no lineal (THD y IMD).

7

EPIE-UNSA

2.- Por qu la onda cuadrada se distorsiona a altas frecuencias?

Es el resultado de una ganancia, atenuacin o relacin de transferencia no uniforme,
en todas las frecuencias, por los dispositivos utilizados en un proceso.

2da Parte

1.- Despus de haber llenado la tabla #1 y la tabla #2; a que conclusin llegara
analizando cada una de las tablas, es posible indicar que los valores obtenidos puedan
asemejarse a una compuerta lgica, de ser as que compuertas son?

Analizando la tabla 1 llegamos a la conclusin que los valores obtenidos se asemejan a
la compuerta lgica AND, mientras que al hacer el respectivo anlisis a la tabla 2
deducimos que se asemeja a la compuerta lgica OR.

8

EPIE-UNSA

LABORATORIO N2

Tema: Estudio de las compuertas lgicas mediante los circuitos integrador de tipo TTL.

Objetivo: Proporcionar al alumno los modelos de circuitos integrados que contienen
las compuertas lgicas bsicas y comprobar sus tablas caractersticas de cada uno de
ellos.
Compuertas lgicas de tipo And, Nand.
Compuertas lgicas de tipo Or, Nor.
Compuertas lgicas de tipo Or Exclusivo, Nor Exclusivo.
Inversores Lgicos.
Circuitos Integrados tipo Open Collector.
Circuitos integrados Tri State.
Retardos de propagacin.

Equipos y Materiales:
Osciloscopio,Multmetro
Mdulo Digital
Kit de Componentes

9

EPIE-UNSA

1ra Parte:

Conectar los circuitos que se indican en la figura y llenar la tabla respectiva.
-Todos los circuitos tienen una alimentacin VCC de 5V.

Cto#1:

SW1 SW2 TP1 VOLTIOS NIVEL
(OSC) LOGICO
H H 4.75 4.60 1
H L 11.5mV 10.9mV 0

L H 4.1mV 3.5mV 0

L L 2.44mV 4.9mV 0

Cto#2:

(OSC) LOGICO
H H 0.15V 0.14V 0
H L 4.48V 4.45V 1
L H 4.48V 4.46V 1
L L 4.47V 4.48V 1

Cto#3:

(OSC) LOGICO
H H 4.41V 4.45V 1

H L 4.42V 4.54V 1

L H 4.42V 4.43V 1
L L 0.15V 0.14V 0

10

EPIE-UNSA

Cto#4:

(OSC) LOGICO
H H 19.6mV 20mV 0

H L 4.16V 4.18V 1

L H 4.32V 4.33V 1
L L 15.5mV 15.4mV 0

Cto#5:

(OSC) LOGICO
H H 4.43V 4.35V 1
H L 27mV 24mV 0

L H 19.5mV 22mV 0

L L 4.27V 4.26V 1

Cto#6:

SW1 TP1 VOLTIOS NIVEL
(OSC) LOGICO
H 11.1mV 11.6mV 0
L 4.39V 4.40V 1

11

EPIE-UNSA

Cto#7:


(OSC) LOGICO

H H 5.19V 5.02V 1

H L 1.1mV 0.5mV 0
L H 1.2mv 0.4mV 0

L L 1.28mV 0.4mV 0

Cto#8:

(OSC) LOGICO
H H 5.19V 5.20V 1

H L 151mV 114mV 0
L H 148mV 114mV 0
L L 142mV 114mV 0

Cto#9:

(OSC) LOGICO
H H 4.84V 3.85V 1

L H 155mV 131mV 0

- L 95mV 110mV -

12

EPIE-UNSA

Retardos de propagacin de una compuerta

Cto#10:
El retardo de propagacin que se observa en el osciloscopio comparando las seales

obtenidas en CH1 y TP1 es la siguiente:

CUESTIONARIO:

1.- Mencionar las diferencias tcnicas entre la familia TTL y la CMOS.

Los valores correspondientes al 0 y 1 lgicos varan dependiendo de la
familia. Para los TTL el 0 lgico va desde los 00.8, y el 1 va desde los
25. Para los CMOS el 0 lgico va desde los 01.5, y el 1 va desde los
3.55.
En cuanto a la inmunidad al ruido los TTL toleran una variacin Max de : 0.4
vpico, y los CMOS toleran una variacin Max de : 0.45 vpico
A diferencia de los la familia TTL los CMOS no presentan variacin en su

funcionamiento, frente a los cambios de temperatura.
En cuanto a la disipacin de potencia:
o La disipacin de potencia en TTL no depende de la frecuencia, la

potencia disipada es de 2mW aproximadamente
o La disipacin de potencia en CMOS depende de la frecuencia, a baja
frecuencia disipa un aproximado a 1mW y a alta frecuencia 2mW

13

EPIE-UNSA

2.- Defina los siguientes trminos:

a. Nivel de Umbral: Valor de tensin al cual un circuito integrado funciona
correctamente.
b. Retraso de propagacin: Es el tiempo de retardo que se produce cada vez
que una seal atraviesa una puerta lgica.
c. Entradas Flotantes de un C.I.: Son las entradas o salidas de un circuito
que no se usan.
d. C.I. de tres estados (3-state): Es un circuito integrado que puede ser activado
o desactivado, esto segn el nivel lgico del 3er estado
si esta activo presenta alta impedancia si no, el CI
funciona normalmente.

3.- Cual es la diferencia entre el C.I. 74LS08 y el 74LS09. Explique el funcionamiento
de cada uno de ellos.

La principal diferencia es que el circuito integrado 74LS09 es de colector abierto el otro
no.
4.- En su opinin, que compuerta sera el equivalente para el C.I. 74LS126.

La siguiente estructura de puertas combinacionales sera la compuerta equivalente
para el CI 74LS126

14

EPIE-UNSA

LABORATORIO N3

Tema: Reduccin de funciones mediante el lgebra de Boole.
Objetivo: Proporcionar al alumno los mtodos de reduccin de funciones

empleando el lgebra de Boole, aplicado a circuitos digitales.
Equipos y materiales:
Osciloscopio, multimetro
Modulo digital
Kit de componentes digitales.

15

EPIE-UNSA

PROCEDIMIENTO
1. Conectar los circuitos que se indican en la figura y hallar por el mtodo del lgebra
de boole, la funcin reducida (en minterminos)

F1 = (A (D + C )B )

A B C D F1
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

FUNCION REDUCIDA Y CIRCUITO EQUIVALENTE

___ ___ ___ ___ ___
F1 = ( A .B. C .D + A .B.C. D + A .B.C.D)
___ ___ ___ ___
F1 = ( A .B.C ( D + D ) + A .B.D(C + C )
___ ___
F1 = ( A .B.C ) + ( A .B.D)

16

EPIE-UNSA

F2 = (A + B + C)(A + C)(B + D)

A B C D F1

0 0 0 0 0

0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0

F2 = (A + B + C)(A + C)(B + D)
F2 = (A.A + A.C + A.B + B.C + A.C + C)(B + D)
F2 = [C(A + A + B +1) + A.B].(B + D)
F2 = (C + A.B)(B + D) = B.C + C.D + A.B.B + ABD
F2 = A.B.D + B.C + C.D

17

EPIE-UNSA

F3 = (((A + B) + C) + D)

A B C D F1

0 0 0 0 0

0 0 0 1 1

0 0 1 0 0

0 0 1 1 1

0 1 0 0 0

0 1 0 1 0

0 1 1 0 0

0 1 1 1 1

1 0 0 0 0

1 0 0 1 0

1 0 1 0 0

1 0 1 1 1

1 1 0 0 0

1 1 0 1 0

1 1 1 0 0

1 1 1 1 1


F3 = (((A + B) + C) + D)
F3 = (A + B + C).D
F3 = (A.B + C).D
F3 = A.B.D + CD

18

EPIE-UNSA

CUESTIONARIO
1. Simular cada uno de los ejemplos desarrollados empleando el Circuit Maker
PARA F1 (funcin original)
0000 0001

0010 0011

0100 0101

0110 0111

19

EPIE-UNSA

1000 1001

1010 1011

1100 1101

1110 1111

20

EPIE-UNSA


0000 0001

0010 0011

0100 0101
0110 0111

21

EPIE-UNSA

1000 1001

1010 1011

1100 1101

1110 1111

22

EPIE-UNSA


0000 0001

0010 0011

0100 0101
0110 0111

23

EPIE-UNSA

1000 1001

1010 1011

1100 1101
1110 1111

24

EPIE-UNSA

2. Comparar cada uno de los circuitos desarrollados y verificar la tabla caracterstica

de cada uno de ellos.
Al simular cada uno de los casos con los obtenidos experimentalmente,

observamos que coinciden cada uno de ellos, en las tres funciones F1, F2 y F3,
cabe recalcar que valor bajo lo estamos considerando a un voltaje de 0.3 V y a
un valor alto lo consideramos como un voltaje de 4.7 V.
PARA LA FUNCIN F1
F1 F1

A B C D F1
A B C D F1

0 0 0 0 0 0 0 0 0 0

0 0 0 1 0 0 0 0 1 0

0 0 1 0 0 0 0 1 0 0

0 0 1 1 0 0 0 1 1 0

0 1 0 0 0 0 1 0 0 0

0 1 0 1 1 0 1 0 1 1

0 1 1 0 1 0 1 1 0 1

0 1 1 1 1 0 1 1 1 1

1 0 0 0 0 1 0 0 0 0

1 0 0 1 0 1 0 0 1 0

1 0 1 0 0 1 0 1 0 0

1 0 1 1 0 1 0 1 1 0

1 1 0 0 0 1 1 0 0 0

1 1 0 1 0 1 1 0 1 0

1 1 1 0 0 1 1 1 0 0

1 1 1 1 0 1 1 1 1 0

Podemos observar en ambas tablas que el comportamiento de la funcin es el mismo
en ambos casos, por lo tanto se realizo uno adecuada reduccin

25

EPIE-UNSA

PARA LA FUNCIN F2
F2 F2

A B C D F1 A B C D F1
0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 1 0
0 0 1 0 1 0 0 1 0 1
0 0 1 1 1 0 0 1 1 1
0 1 0 0 1 0 1 0 0 1
0 1 0 1 0 0 1 0 1 0
0 1 1 0 1 0 1 1 0 1
0 1 1 1 0 0 1 1 1 0
1 0 0 0 0 1 0 0 0 0
1 0 0 1 0 1 0 0 1 0
1 0 1 0 1 1 0 1 0 1
1 0 1 1 1 1 0 1 1 1
1 1 0 0 0 1 1 0 0 0
1 1 0 1 0 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1
1 1 1 1 0 1 1 1 1 0

Podemos de la funcin es el mismo
observar en ambas tablas que el comportamiento
en ambos casos, por lo tanto se realizo uno adecuada reduccin

PARA LA FUNCION F3
F3 F3

A B C D F1 A B C D F1

0 0 0 0 0 0 0 0 0 0

0 0 0 1 1 0 0 0 1 1

0 0 1 0 0 0 0 1 0 0

0 0 1 1 1 0 0 1 1 1

0 1 0 0 0 0 1 0 0 0

0 1 0 1 0 0 1 0 1 0

0 1 1 0 0 0 1 1 0 0

0 1 1 1 1 0 1 1 1 1

1 0 0 0 0 1 0 0 0 0

1 0 0 1 0 1 0 0 1 0

1 0 1 0 0 1 0 1 0 0

1 0 1 1 1 1 0 1 1 1

1 1 0 0 0 1 1 0 0 0

1 1 0 1 0 1 1 0 1 0

1 1 1 0 0 1 1 1 0 0

1 1 1 1 1 1 1 1 1 1
Podemos observar en ambas tablas que el comportamiento
de la funcin es el mismo en
ambos casos, por lo tanto se realizo uno adecuada reduccin

26

EPIE-UNSA

LABORATORIO N4

Tema: Reduccin de funciones mediante el mapa de Karnaugh

Objetivo: Proporcionar al alumno los mtodos de reduccin de funciones
empleando el mapa de Karnaugh, aplicado a circuitos digitales.

Osciloscopio, multmetro
Modulo digital

27

EPIE-UNSA

Desarrollo:

1.- Dado el circuito #1:

a.- Obtener su tabla de verdad y la expresin cannica en minterminos.

Analizando el circuito lgico, a la salida tendremos la siguiente expresin:
, , , = + +
Representamos los literales en minterminos y vemos a que combinaciones
representan:

= 0010 , 0011
= 1110 , 0110 , 1111 , 1110
= 0001, 0011, 0101, 0111, 1001, 1011, 1101, 1111

La tabla de verdad del circuito lgico sera:
A B C D F1
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

28

EPIE-UNSA

b.- Aplicando Karnaugh, deducir el circuito simplificado, implementarlo y comprobar su
salida F1.
AB
00 01 11 10
00 0 0 0 0
CD 01 1 1 1 1
11 1 1 1 1
10 1 1 1 0

Entonces la funcin que obtenemos del mapa de karnaugh es:
, , , = + +

c.- Compruebe su solucin, simulando el circuito minimizado.
Simulando el resultado:
0000 0001

0010 0100

29

EPIE-UNSA

0101 0110

0111 1000

1001 1010

1011 1100

30

EPIE-UNSA

1101 1110

1111 0011

2.- Dada la expresin

3, 2, 1, 0 = 1,2,3,5,7 + (10,11,12,13,14,15)

a.- Obtener su tabla de verdad y la expresin cannica en mintrminos.

N3 N2 N1 N0 F
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 -
1 0 1 1 -
1 1 0 0 -
1 1 0 1 -
1 1 1 0 -
1 1 1 1 -

31

EPIE-UNSA

b.- Aplicando Karnaugh, deducir el circuito simplificado, implementarlo y comprobar su
tabla de verdad.

N3 N2 N3 N2 N1 N0 F
00 01 11 10 0 0 0 0 0
0 0 0 1 1
00 0 0 - 0 0 0 1 0 1
N1 01 1 1 - 0 0 0 1 1 1
N0 0 1 0 0 0
11 1 1 - 1 0 1 0 1 1
0 1 1 0 0
10 1 0 - 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

La funcin indeterminada sera la siguiente:

3, 2, 1, 0 = 30 + 21
c.- Compruebe su solucin, simulando el circuito minimizado.

0000 0001

0010 0011

32

EPIE-UNSA

0100 0101

0110 0111

1000 1001

1010 1011

33

EPIE-UNSA

1100 1101

1110 1111

CUESTIONARIO:

Desarrolle el siguiente diseo mediante el mapa de karnaugh:

1. El sistema de ascenso y descenso de un edificio grande consiste en seis
ascensores. Las cabinas 1 a 4 forman el sistema primario; las cabinas 5 y 6 se
utilizan solamente cuando hay mucho transito, permaneciendo cerrados el
resto del tiempo para ahorrar energa. Se requiere disear un circuito lgico
para detectar el estado de los cuatro carros primarios y generar una seal de
activacin cuando todos estn en uso, a fin de habilitar para su uso a los dos
carros restantes. Se debe generar, adems, una seal de listo cuando se
usen tres de las cuatro cabinas primarias para arrancar los motores de las
cabinas 5 y 6 y permitir su uso posteriormente con la seal de activacin .
Suponga que se dispone de cuatro lneas, denotadas pro X,Y,W y Q, para
indicar el estado de las cuatro cabinas primarias; un 1 en estas lneas de
entrada indica que la cabina est en uso, y un 0 que est fuera de servicio.

Disee un circuito lgico mnimo para proveer las seales apropiadas a las
cabinas emergentes; puede usar cualquier tipo de compuertas. Suponga que
slo deben producirse los niveles de voltaje lgico y que el acoplamiento al
sistema de control de los ascensores ya existe.

34

EPIE-UNSA

Obteniendo el circuito lgico minimizado, simule el circuito y comprubelo
con lo hallado tericamente.

SOLUCIN:
De acuerdo al enunciado una tabla de verdad que representara las etapas y
requerimientos es:

X Y W Q F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0 XY
0 1 1 0 0 00 01 11 10
0 1 1 1 1 00 0 0 0 0
1 0 0 0 0
1 0 0 1 0 WQ 01 0 0 1 0
1 0 1 0 0 11 0 1 1 1
1 0 1 1 1
1 1 0 0 0 10 0 0 1 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

Analizando el mapa de Karnaugh obtenemos las siguientes expresiones

= + + +
Entonces: la funcin lgica para el sistema de ascensores del edificio es:

= + + ( + )

35

EPIE-UNSA

Al momento de disear el sistema de control debemos tener en cuenta que
existen 2 condiciones que se deben cumplir una es solamente para activar los
motores cuando 3 ascensores estn ocuparos. Entonces se ha agregado al
diagrama lgico una puerta AND para diferenciar ambas condiciones. El
funcionamiento es el siguiente cuando el L1 esta encendido significa que
solamente 3 cabinas estn en funcionamiento y se deben activar los motores
(seal de listo) y cuando ambos led se encienden L1 y L2 significa que las 4
cabinas estn en funcionamiento y se deben activar las cabinas 5 y 6 (seal de
activacin).Se ha incluido la simulacin para los casos en que se usan 3 cabinas
,para el caso en que estn en uso todas las cabinas del sistema primario y algunos
casos en que no se necesitan ni encender los motores ni activar las cabinas 5 y 6.
Simulacin para la seal de listo (uso de 3 cabinas del sistema primario)

36

EPIE-UNSA

Luego complementamos estas funciones con compuertas AND y en cada salida de
la funcin dada colocamos un indicador que de las seales de habilitado
inhabilitado listo y activacin.
El LED de la funcin uno F1 nos indica si est habilitado (LED encendido), o esta
inhabilitado (LED apagado) , para el caso del segundo led que se encuentra en la
salida entre F1 y F2 , el LED encendido nos indica que tres ascensores estn
funcionando y manda una seal de LISTO y apagado significa que dos o menos
estn funcionando , y para el tercer LED encendido que se encuentra entre ( F1 Y
F2 ) con F3 nos indica que los cuatro ascensores estn funcionando y por lo tanto
manda la seal de ACTIVACION . El circuito esta implementado con compuertas
AND
FT = ( F1.F 2).F 3
Circuito resultante: habilitado _ inhabilitado
" LISTO"
" ACTIVADO"

37

EPIE-UNSA

SIMULACIN:

Para no ocupar mucho espacio simularemos los estados activos importantes:

habilitado

habilitado
" LISTO"
habilitado

38

EPIE-UNSA

" LISTO"
" ACTIVADO"

39

EPIE-UNSA

LABORATORIO N5
Tema: Diseo de circuitos combinacionales.
Objetivo: Proporcionar al alumno los mtodos de diseo para realizar circuitos

combinacionales con funciones especificas.
Multimetro
Modulo digital

40

EPIE-UNSA

PROCEDIMIENTO
PRIMERA PARTE
1- Dado el circuito combinacional medio sumador
a.- Obtener la tabla de verdad, los mapas de k y la expresin cannica del circuito.
Tabla de verdad
A B Cy S
0 0 0 0
0 1 0 1
0 0 0 1
0 1 1 0

Mapas de karnaugh
Cy S

A A

0 1 0 1

0 0 0 0 0 1
B 1 0 1 B 1 1 0

Expresin cannica

___ __
C y = A.B S = A .B + A. B
S = A B
Simulacin
01
00

10 11

41

EPIE-UNSA

2- Dado el circuito combinacional sumador completo
a.- Obtener la tabla de verdad , los mapas de k y la expresin cannica del circuito.
Tabla de verdad
A B C Cy S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

Mapas de karnaugh
Cy S
AB AB
00 01 11 10 00 01 11 10
C 0 0 0 1 0 C 0 0 1 0 1
1 0 1 1 1 1 1 0 1 0

Expression cannica
__ __ __ __ __ __

Cy
= A.B + A.C + B.C S = A B C + A B C + ABC + A B C

3- Dado el circuito combinacional tipo multiplicador de dos palabras de 2 bits
a.- Obtener la tabla de verdad los mapas de karnaugh y la expresin cannica del
circuito

42

EPIE-UNSA

a1 a0 b1 b0 p3 p2 p1 p0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
0 1 1 0 0 0 1 0
0 1 1 1 0 0 1 1
1 0 0 0 0 0 0 0
1 0 0 1 0 0 1 0
1 0 1 0 0 1 0 0
1 0 1 1 0 1 1 0
1 1 0 0 0 0 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 1 1 0
1 1 1 1 1 0 0 1

Mapas de karnaugh
P3 P2
a0a1 a0a1
00 01 11 10 00 01 11 10
00 0 0 0 0
00 0 0 0 0
b1b0 01 0 0 0 0 b1b0 01 0 0 0 0
11 0 0 1 0 11 0 0 0 1
10 10 0 0 1 1
0 0 0 0

__ __
p3 = a1 .a0 .b1 .b0 p2 = a1 a0 b1 + a1b1 b0

P1 P0
a0a1 a0a1
00 01 11 10 00 01 11 10

00 0 0 0 0
00 0 0 0 0
b1b0 01 0 0 1 1 b1b0 01 0 1 1 0
11 0 1 0 1 11 0 1 1 0
10 0 1 1 0 10 0 0 0 0

__ __ __ __
p1 = a b b + a a b + a a b + a b b p0 = a0 .b0
1 1 0 1 0 0 1 0 1 0 1 0

43

EPIE-UNSA

CUESTIONARIO
1. Disee, empleando los mapas de Karnaugh, por lo menos tres circuitos

diferentes que realicen la funcin de sumadores completos.
En un sumador total o completo tenemos:
PRIMERA FORMA
Para C1 tenemos:
AB
00 01 11 10
C 0 0 0 1 0
1 0 1 1 1
C1 = A.B + A .C + B.C
Para S tenemos:

S
AB S = A.B.C + A.B .C + A.B.C + A.B .C
00 01 11 10 S = C ( AB + A B ) + C ( AB + A.B)
C 0 0 1 0 1
1 1 0 1 0 S = C.( A B) + C ( A B)
S = A B C
El primer circuito es:

C1

44

EPIE-UNSA

SEGUNDA FORMA

Para C1 tenemos: AB

00 01 11 10

C 0 0 0 1 0
1 0 1 1 1

C1 = ( A + B).( A + C ).(B + C )
Para S tenemos:
AB

00 01 11 10
C 0 0 1 0 1
1 1
0 1 0
S = A B C

El segundo circuito es:

C1

TERCERA FORMA

Para C1 tenemos: AB
00 01 11 10
C 0 0 0 1 0
1 0 1 1 1

C1 = A.B.C + A.B .C + A.B.C + ABC

C1 = C.( A.B + AB + AB ) + A.B.C
C1 = C ( A B + A.B ) + A.B.C
C1 = C.( A B ) + C. A.B + A.B.C
C1 = C.( A B ) + A.B (C + C )
C1 = C.( A B ) + A.B

45

EPIE-UNSA

Para S tenemos:
AB

00 01 11 10
C 0 0 1 0 1
1 1 0 1 0
S = A B C
El tercer circuito es:
2. Disee un restador medio y un restador completo
La tabla de operacin de un restador medio es:

A
A B R
0 0 0 0 1
0 0 1
0 1 1
B 1 1 0
1 0 1
1 1 0
R = A.B + A.B

R = A B

El circuito es:

46

EPIE-UNSA

La tabla de verdad de un restador completo es:
A B C C1 R
0 0 1 1 0
0 1 1 0 1
1 0 1 1 1
1 1 1 1 0

Para C1 tenemos:
AB
00 01 11 10
C 0 - - - -
1 1 0 1 1

C1 = A + B
Para R tenemos:
AB
00 01 11 10
C 0 - - - -
1 0 1 0 1

R = A.B + A.B
R = A B
El circuito es:

47

EPIE-UNSA

LABORATORIO N6

Tema: Circuitos integrados combinacionales. 2da Parte.

Objetivo: Hacer que el alumno aprenda a trabajar con circuitos integrados especficos
tales como:

Multiplexores/De multiplexores
Decodificadores

Equipos y Materiales:

Multimetro
Modulo Digital
Kit de Componentes Digitales

48

EPIE-UNSA

Desarrollo:

1.- Dado el circuito combinacional tipo Multiplexor, conecte sus entradas como se
indica en la figura, haga variar el selector de datos y anote las salidas que se tendrn
en la tabla adjunta.

INPUT OUTPUT
SELECTOR
C B A E Y
0 0 0 1 0
0 0 1 0 1
0 1 0 0 0
0 1 1 0 1
1 0 0 0 0
1 0 1 0 1
1 1 0 0 0
1 1 1 0 0

1.1 Cambie los datos de entrada por el siguiente 11011101, y anote los resultados en
la tabla Nro 2.
I0 I1 I2 I3 I4 I5 I6 I7 = 1 1 0 1 1 1 0 1

49

EPIE-UNSA

INPUT OUTPUT
SELECTOR
C B A E Y
0 0 0 1 0
0 0 1 0 1
0 1 0 0 0
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 0
1 1 1 0 1

2.- Dado el circuito combinacional de tipo De multiplexor, conecte sus entradas como
se indica en la figura, haga variar el selector de datos y anote las salidas que se tendrn
en la tabla adjunta.
INPUT OUTPUTS
ENABLE SELECTOR
E3 E S0 S1 S2 0 1 2 3 4 5 6 7
X 1 X X X 1 1 1 1 1 1 1 1
0 X X X X 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0

50

EPIE-UNSA

3.- Dado el circuito combinacional de tipo Decodificador, conecte sus entradas A,B,C,D
a los SW y haga las combinaciones respectivas del 0 al 9 en el cdigo BCD y observe la
secuencia de salida que se visualiza en el display de 7 segmentos.

INPUT / BCD DISPLAY
D C B A DECIMAL
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9

51

EPIE-UNSA

LABORATORIO N7

Tema: Circuitos secuenciales.
Objetivo: Hacer que el alumno aprenda a trabajar con circuitos integrados

especficos del tipo secuencial, Flip flop tipo RS ,JK ,D ,T.
Multimetro
Modulo digital
Kit de componentes digitales

52

EPIE-UNSA

PROCEDIMIENTO
1- Dado el circuito secuencial conformado por 2 compuertas NOR tal como se indica
en la figura , conecte sus entradas como se indica y llene la tabla 1 adjunta.
INPUT OUTPUT
S R Q Q
0 1 0 1
0 0 ltima Q ltima Q
0 1 0 1
1 0 1 0
1 1 0 0

2- Dado el circuito secuencial conformado por 2 compuertas NAND tal como se
indica en la figura , conecte sus entradas como se indica y llene la tabla 2 adjunta.
INPUT OUTPUT
S R Q Q
0 1 1 0
0 0 1 1
0 1 1 0
1 0 0 1
1 1 ltima Q ltima Q

53

EPIE-UNSA

Dado el circuito secuencial FLIP FLOP JK (74LS76) tal como se indica en la figura ,
conecte sus entradas como se indica y llene la tabla 3 adjunta.

INPUT OUTPUT
J K CP Q Q
Flanco Conserva Conserva
0 0 Descendente el valor el valor
anterior anterior
Flanco
0 1 0 1
Descendente

Flanco
1 0 1 0
Descendente

Flanco Cambia al Cambia
1 1 Descendente valor de al valor
Q de Q

3- Dado el circuito secuencial FLIP FLOP tipo D (7474) tal como se indica en la figura,
conecte sus entradas como se indica y llene la tabla 4 adjunta.
INPUT OUTPUT
D CP Q Q
Flanco
0 0 1
ascendente
Flanco
1 1 0
Ascendente

54

EPIE-UNSA

CUESTIONARIO
1. Las formas de onda que se muestran en la figura, se aplican en las entradas de
dos diferentes flip-flop. A)un D disparado por flanco positivo ,B) un J-K disparado
por flanco negativo. Dibuje la forma de onda de respuesta Q para cada ff.
Suponga que inicialmente Q=0 .

A

B

55

EPIE-UNSA

2. Determine la forma de onda en Q de la figura comprela con la forma de onda
de entrada. Como se puede obtener un retardo de dos periodos de reloj?

56

EPIE-UNSA

LABORATORIO N8

Tema: La unidad aritmtica lgica

Objetivo: Hacer que el alumno adquiera practica en el manejo de CI 74LS181 (Unidad
Aritmtica Lgica)

Material y Equipo:

CI 74LS181
Cables de Fuente
Multmetro
Cables de Conexin

57

EPIE-UNSA

Desarrollo:

1.- Energice el 74LS181 y verifique la tabla de funcionamiento completando las tablas
siguientes:
S3
5V
S2
0V
S1 0V
0V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
0V
74LS181
S3 Cn
M control in
0V A0
S2 M
S1
S0 L4
A3 Cn+4 L1 L2 L3
A2 A=B
B3 A1 G
0V A0 P
B3 F3
0V B2 B2 F2
B1 F1
B0 F0
0V B1
0V B0

- CASO A
S3 S2 S1 S0 : 1 0 0 1 M=H Cn= H
NUMERO A NUMERO B RESULTADO
0111 1101 0101
0111 1011 0011
1110 0101 0100
La funcin que realiza es:
Suma el numero A con el numero B, M=0; suma aritmtica lgica

- CASO B
S3 S2 S1 S0 = 1011 M=L Cn=L
0111 1010 0010
0101 1100 0100
1111 1110 1110

Suma el numero A mas el numero B, M=0; suma lgica.

58

EPIE-UNSA

- CASO C
S3 S2 S1 S0 = 0000 M=H Cn=L

1100 1010 0011
0001 1101 1110
1010 0000 0101

La funcin que reaiza es:
Niega el valor de A, M=0; funcin lgica

- CASO D
S3 S2 S1 S0 = 0110 M=L Cn=L

0101 0101 0000
0111 0001 0110
1001 0000 1011

Resta el valor A menos el valor B, M=0; funcin aritmtica

- CASO E
S3 S2 S1 S0 = 1101 M=H Cn=L

0111 0000 1111
1000 0000 1111
1111 1000 1111

Coloca unos a la salida, M=1; Funcin Logica.

59

EPIE-UNSA

CUESTIONARIO:

1. Cual es la diferencia entre el funcionamiento del 74LS181 con M=H y con M=L?
La entrada M del 74LS181 selecciona entre entradas aritmticas y lgicas.
Cuando M=1 (H) se seleccionan las operaciones lgicas y cada salida Fi es una
funcin solo de las correspondientes entradas de datos ,Ai, Bi . No se propagan
acarreos entre etapas y la entrada CIN es ignorada .
Cuando M=0 (L) se seleccionan las operaciones aritmticas los acarreos se

propagan entre las etapas y CIN se utiliza como una entrada de acarreo a la etapa
menos significativa.
2. Cul es el significado de la entrada Cn ?
La entrada Cn o CIN se va utilizar como una entrada de acarreo en el caso cuando

M=0 osea cuando se realiza operaciones aritmticas los acarreos se propagan
entre las etapas y CIN se utiliza como una entrada de acarreo a la etapa menos
significativa. En el caso cuando M=1 No se propagan acarreos entre etapas y la
entrada CIN es ignorada .

3. Cundo se activa en 1 la salida A = B?

Para que la Salida A=B se active en 1, con lo cual deducimos que la palabra nmero A
es igual a la palabra o nmero B, en ambas configuraciones (Activas en Nivel Alto y
Activas en Nivel Bajo), deben cumplirse las siguientes condiciones:
- Las entradas Selectoras de Funcin deben tener el siguiente valor en 4 bits:
S3S2S1S0 = 0110
- La entrada Selectora de Modo debe tener valor lgico 0 o nivel Bajo.
- La Entrada de Carry debe tener valor lgico 1 o nivel Alto (Segn Tabla 1 la
operacin que se estara realizando sera A-B-1, y segn la Tabla 2, la operacin
sera: A-B)

60

EPIE-UNSA

Posteriormente, se procede a probar con valores para A y para B. Para hacer posible la
visibilidad de los resultados, se tiene como ejemplos las siguientes situaciones:

Para la Primera Configuracin: El LED AigualB es el indicador de la salida A=B de esta
Primera Configuracin. En las lneas de entrada se tiene:
A = A3A2A1A0 = 1111, (15 en decimal), y
B = B3B2 B1B0 = 1111, (15 en decimal)

La operacin en este caso es: A - B - 1, lo cual sera:
15 - 15 - 1 (todos en decimal) = 11112 - 11112 - 00012 = 00002 - 00012
Para esta resta tendramos:
00002 + (complemento 2 de 1) = 00002 + 11112 = 11112
Tendramos 15 en decimal. Tambin podra hacerse de esta manera:
Cn=1 100002 - 00012 = 11112

61

EPIE-UNSA

Luego, en los diagramas temporales podemos observar el estado lgico de las Salidas:
F3F2F1F0, la salida de Carry Cn4 y la salida A=B. Cada uno de los puntos de medicin
mostrados en el circuito anterior: A, B, C, D, E y F se distingue con su respectivo color en
cada diagrama de tiempo:

Como se observa, los valores de voltaje de todas las salidas se encuentran dentro del
intervalo: 3.2V < V < 3.6V, lo cual se interpreta como estado Lgico Alto (1), lo que
implementado fsicamente nos dara que todos los LEDs de las salidas estn encendidos.
Para la Segunda Configuracin: El LED AigualB es el indicador de la salida A=B de esta
Segunda Configuracin. En las lneas de entrada se tiene:
A = A3A2A1A0 = 1111, (15 en decimal), y
B = B3B2 B1B0 = 1111, (15 en decimal)

62

EPIE-UNSA

La operacin en este caso es: A - B, lo cual sera:
15 - 15 (todos en decimal) = 11112 - 11112 = 00002
Luego, en los diagramas temporales podemos observar el estado lgico de las Salidas:
F3F2F1F0, la salida de Carry Cn4 y la salida A=B. Cada punto de medicin en el circuito
anterior, se distingue con su respectivo color en cada diagrama de tiempo:

63

EPIE-UNSA

Como se observa, los valores de voltaje de las salidas F3F2F1F0 y la salida de Carry Cn4
se encuentran dentro del intervalo: 180 mV < V < 220 mV, lo cual se interpreta como
estado Lgico Bajo (0), lo que implementado fsicamente nos dara que los LEDs de
estas salidas estn apagados. En cambio, el valor de voltaje de la salida A=B est dentro
del intervalo 3.2V < V < 3.6V, lo cual sera estado Lgico Alto (1) o LED encendido.

4. Cmo hago para activar las salidas A < B A > B?

El trabajo de comparacin de la ALU SN74LS181N para los casos en que se requiera
determinar las condiciones A < B A > B tiene que ver directamente con la operacin de
Sustraccin Aritmtica o Resta realizada al poner en nivel bajo 0 las lneas de M y
Cn (Esto es para la Tabla 1 Activas en Nivel Alto, pero Cn, para el caso de la Tabla 2
ser 1). Para darnos cuenta de que se cumple que: A < B A > B, debemos recordar
primero que en la operacin de sustraccin la salida Cn+4 representa el prstamo.
Luego, en una ALU, para el caso de la Primera Configuracin (Tabla 1), si la palabra A es
mayor o igual que la palabra B, la salida Cn+4 tendr nivel lgico Bajo 0. Si la palabra B
es mayor que la palabra A entonces, la salida Cn+4 tendr nivel lgico Alto 1. Para el
caso de la Segunda Configuracin (Tabla 2) Activas en Nivel Bajo, si la palabra A es
mayor o igual que la palabra B, la salida Cn+4 tendr nivel lgico Alto. Si la palabra B es
mayor que la palabra A entonces, la salida Cn+4 tendr nivel lgico Bajo.

64

EPIE-UNSA

5.Compruebe cuando menos 10 tipos de funciones que realiza el ALU 74LS181
mediante la simulacin en el Circuit Maker, empleando diagramas de tiempo.

S3 S2 S1 S0 M FUNCION
0 0 0 0 1(LOGIC) A NEGADO

S3
0V
S2
0V
S1 0V
5V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
74LS181 M control in
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

2-
1 1 0 0 1(LOGIC) UNOS

S3
5V
S2
5V
S1 0V
5V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

65

EPIE-UNSA

3-
A NEGADO +
0 1 0 0 1(LOGIC)
B NEGADO

S3
0V
S2
5V
S1 0V
5V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

4-
1 0 1 0 1(LOGIC) B

S3
5V
S2
0V
S1 5V
5V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

66

EPIE-UNSA

5-
1 1 1 0 1(LOGIC) A

S3
5V
S2
5V
S1 5V
5V A3
S0 5V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

6-
A NEGADO OR EXCLUSIVA, B
0 1 1 0 1(LOGIC)
NEGADO
S3
0V
S2
5V
S1 5V
5V A3
S0 0V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

67

EPIE-UNSA

7-
0 1 1 1 1(LOGIC) A MAS B NEGADO

S3
0V
S2
5V
S1 5V
5V A3
S0 5V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

8-
1 0 0 1 1(LOGIC) A OR EXCLUSIVA B

S3
5V
S2
0V
S1 0V
5V A3
S0 5V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

68

EPIE-UNSA

9-
0 0 1 1 1(LOGIC) CEROS

S3
0V
S2
0V
S1 5V
5V A3
S0 5V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
5V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

10-
0 0 1 1 0(ARITMETIC) TOMA EL VALOR DE CN

CN=1
S3
0V
S2
0V
S1 5V
5V A3
S0 5V
V1
A2 5V
0V
Cn carry in
0V A1 U1 V2
0V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

CN=0

69

EPIE-UNSA

S3
0V
S2
0V
S1 5V
5V A3
S0 5V
V1
A2 0V
0V
Cn carry in
0V A1 U1 V2
0V
5V A0 S3 Cn
S2 M
S1
S0 L3 L4
A3 Cn+4 L1 L2
A2 A=B
B3 A1 G
0V A0 P
B3 F3
5V B2 B2 F2
B1 F1
B0 F0
5V B1
0V B0
TP1 TP2 TP3 TP4

EN RESUMEN TENEMOS

S3 S2 S1 S0 M = 0 M = 1
0 0 0 0 F = A menos 1 ms Cn F = A
0 0 0 1 F = AB menos 1 ms Cn F = A+B
0 0 1 0 F = AB menos 1 ms Cn F = A+B
0 0 1 1 F = 1111 ms Cn F = 1111
0 1 0 0 F = A ms (A+B)ms Cn F = AB
0 1 0 1 F = AB ms (A+B)ms Cn F = B
0 1 1 0 F = A menos B menos 1 ms Cn F = AB
0 1 1 1 F = A+B ms Cn F = A+B
1 0 0 0 F = A ms (A+B) ms Cn F = AB
1 0 0 1 F = A ms B ms Cn F = AB
1 0 1 0 F = ABms (A+B) ms Cn F = B
1 0 1 1 F = A+B ms Cn F = A+B
S3 S2 S1 S0 M = 0 M = 1
1 1 0 0 F = A ms A ms Cn F = 0000
1 1 0 1 F = AB ms A ms Cn F = AB
1 1 1 0 F = AB ms A ms Cn F = AB
1 1 1 1 F = A ms Cn F = A

70

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El primer circuito es:

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