REPBLICA BOLIVARIANA DE VENEZUELA

UNIVERSIDAD NACIONAL EXPERIMENTAL POLITCNICA "ANTONIO JOS DE

SUCRE"
NCLEO GUARENAS
INGENIERA MECATRONICA
CTEDRA: ELECTRNICA II

COMPORTAMINETO DEL FET

Alumna:

Guarenas, Noviembre de 2016.

 COMPORTAMINETO DEL FET

Realizamos esta prctica con el fin de demostrar el comportamiento del

transistor FET 2N3685, un transistor FET es un dispositivo mediante el cual se
puede controlar el paso de una cierta cantidad de corriente haciendo variar una
tensin, constan de 3 pines, los cuales reciben los nombres de drenaje(D),
compuerta(G) y fuente(S); lo que hace el FET es controlar la cantidad de corriente
que circula entre el drenaje y la fuente, esa corriente se controla mediante la
tensin que exista entre la compuerta y la fuente.

TRANSISTOR 2N3685

PRACTICA:

AUTOPOLARIZACION

RD = 3,3 K

RG = 1 M

RS = 1 K
 1. VG = 0 v VP = ?
VDS = ID = ?

CUADRO DE RESULTADOS

VDS (V) ID (mA)

2 0,51
4 1
6 1,43
VG = 0 v 8 1,74
10 1,85
12 1,90
14 1,90
16 1,90

Al llevar el VG a 0v y variar el VDS inicialmente podemos observar que la

corriente de drenaje (ID) aumenta progresivamente segn lo hace la tensin de
salida drenaje-fuente (VDS) estando en una zona de funcionamiento llamada regin
hmica, a partir de una determinada tensin (V DS) la corriente (ID) deja de
aumentar quedndose constante en un valor al que se denomina I D de saturacin.

La regin de saturacin se da cuando se estrangula el canal en el drenaje.

Al llegar a esta regin se obtendr un punto donde el espesor del canal en

el extremo del drenaje se acerque a cero. A partir de ese momento, la corriente se
mantiene independiente de VDS, puesto que los incrementos de tensin provocan
un mayor estrechamiento del canal.
 2. VD = 12 v VP = ?
VDS = ID = ?

CUADRO DE RESULTADOS

VG (V) ID (mA)
-2 2,96
-4 2,38
-6 1,79
VD = 12 v -8 1,20
-10 1,03
-12 0,50
-14 0,06 0

Ya sabemos que cuando se forma una unin PN aparecen en los bordes de

la misma una zona de deplexin en la que no hay portadores de carga libres. La
anchura de dicha zona depende de la polarizacin aplicada. Si esta es inversa, la
zona se hace ms ancha, proporcionalmente a la tensin aplicada.

Cuando aplicando una tensin VG negativa aumentamos la anchura de la

zona de deplexin, con lo que disminuye la anchura del canal N de conduccin.

Al hacer el valor de VGS lo suficientemente negativo, la regin de

agotamiento se ensanchar completamente a travs del canal, con lo que la
resistencia del mismo se har infinita y se impedir el paso de ID. Este voltaje
lmite es llamado voltaje de estrangulamiento (V p).
 Por lo tanto, para valores ms negativos que VP el transistor JFET se
encuentra polarizado en la regin de corte, y la corriente de drenaje resulta ser
nula.

Tericamente al llegar al Vp la corriente I D debe ser 0, pero en la practica la

corriente ID que pasa es aproximada a esto, lo anterior acurre ya que siempre va a
pasar una pequea cantidad de corriente a travs del canal, como es una cantidad
muy pequea termina siendo nula.