DISEO VLSI

PRODUCTO DE UNIDAD
PRIMER PARCIAL

INTEGRANTES

MARCO AGUIRRE

WILSON SIGCHA

EDUARDO TAYUPANTA

PAL VALDEZ

Msc. Darwim Alulema

22 de noviembre del 2015

Sangolqu-Pichincha-Ecuador

1
Contenido
INDICE DE FIGURAS ..................................................................................................................... 5
INDICE DE TABLAS ....................................................................................................................... 7
1. PLANTEAMIENTO DEL PROBLEMA ................................................................................ 8
2. OBJETIVOS .............................................................................................................................. 8
2.1. Objetivo General ............................................................................................................... 8
2.2. Objetivos Especficos......................................................................................................... 8
3. ESTADO DEL ARTE ............................................................................................................... 8
4. SOLUCIN DE LOS EJERCICIOS..................................................................................... 10
4.1. Enunciados ....................................................................................................................... 10
Ejercicio 1 ................................................................................................................................ 10
Ejercicio 2 ................................................................................................................................ 11
Ejercicio 3 ................................................................................................................................ 11
Ejercicio 4 .................................................................................................................................. 12
4.2. Tabla de Verdad y Mapas K .......................................................................................... 13
Ejercicio 1 ................................................................................................................................. 13
Ejercicio 2 ................................................................................................................................. 14
Ejercicio 3 ................................................................................................................................. 16
Ejercicio 4 ................................................................................................................................. 17
5. DIAGRAMAS .......................................................................................................................... 19
5.1. Diagramas de Bloques ..................................................................................................... 19
Ejercicio 1 ................................................................................................................................. 19
Ejercicio 2 ................................................................................................................................. 19
Ejercicio 3 ................................................................................................................................. 20
Ejercicio 4 ................................................................................................................................. 20
5.2. DIAGRAMA ESQUEMTICO..................................................................................... 20
Ejercicio1 .................................................................................................................................. 20
Ejercicio2 .................................................................................................................................. 21
Ejercicio3 .................................................................................................................................. 21
Ejercicio4 .................................................................................................................................. 22
5.3. Diagramas UML .............................................................................................................. 23
5.3.1. De caso de Uso ............................................................................................................. 23

2
 Ejercicio 1 ................................................................................................................................. 23
Ejercicio 2 ................................................................................................................................. 24
Ejercicio 3 ................................................................................................................................. 25
Ejercicio 4 ................................................................................................................................. 26
5.3.2. De Secuencia ................................................................................................................ 27
Ejercicio 1 ................................................................................................................................. 27
Ejercicio 2 ................................................................................................................................. 27
Ejercicio 3 ................................................................................................................................. 28
Ejercicio 4 ................................................................................................................................. 28
5.4. DIAGRAMAS ELECTRNICOS CON COMPUERTAS ......................................... 29
Ejercicio 1 ................................................................................................................................. 29
Diagrama equivalente ejercicio 1 .............................................................................................. 29
Ejercicio 2 ................................................................................................................................. 30
Ejercicio 3 ................................................................................................................................. 31
Ejercicio 4 ................................................................................................................................. 32
5.5. DIAGRAMAS ELECTRNICOS CON TRANSISTORES ....................................... 33
MICROWIND ejercicio 1 ......................................................................................................... 33
DSCH ejercicio 1 ...................................................................................................................... 33
VERILOG ejercicio 1................................................................................................................ 34
MICROWIND ejercicio 2 ......................................................................................................... 35
DSCH ejercicio 2 ...................................................................................................................... 35
VERILOG ejercicio 2................................................................................................................ 36
MICROWIND ejercicio 3 ......................................................................................................... 36
DSCH ejercicio 3 ...................................................................................................................... 37
VERILOG ejercicio 3................................................................................................................ 37
MICROWIND ejercicio 4 ......................................................................................................... 38
DSCH ejercicio 4 ...................................................................................................................... 39
VERILOG ejercicio 4................................................................................................................ 40
5.6. DIAGRAMA DE TIEMPOS .......................................................................................... 41
MICROWIND ejercicio 1 ......................................................................................................... 41
DSCH ejercicio 1 ...................................................................................................................... 41
VERILOG ejercicio 1................................................................................................................ 42

3
 MICROWIND ejercicio 2 ......................................................................................................... 43
DSCH ejercicio 2 ...................................................................................................................... 43
VERILOG ejercicio 2................................................................................................................ 44
MICROWIND ejercicio 3 ......................................................................................................... 44
DSCH ejercicio 3 ...................................................................................................................... 45
VERILOG ejercicio 3................................................................................................................ 45
MICROWIND ejercicio 4 ......................................................................................................... 46
DSCH ejercicio 4 ...................................................................................................................... 47
VERILOG ejercicio 4................................................................................................................ 48
6. LISTA DE COMPONENTES ................................................................................................ 48
7. MAPAS DE VARIABLES ...................................................................................................... 49
Ejercicio1 .................................................................................................................................. 49
Ejercicio2 .................................................................................................................................. 50
Ejercicio3 .................................................................................................................................. 50
Ejercicio4 .................................................................................................................................. 51
8. CDIGO FUENTE ............................................................................................................. 51
8.1. CODIGO VERILOG ...................................................................................................... 51
Ejercicio 1 ................................................................................................................................. 51
Ejercicio 2 ................................................................................................................................. 52
Ejercicio 3 ................................................................................................................................. 53
Ejercicio 4 ................................................................................................................................. 54
9. MULTIPLEXACIN ............................................................................................................. 58
9.1. DSCH ................................................................................................................................ 58
9.2. DIAGRAMA DE TIEMPOS .......................................................................................... 60
9.3. MICROWIND ................................................................................................................. 61
9.4. DIAGRAMA DE TIEMPOS .......................................................................................... 63
10. DESCRIPCIN DE PRERREQUISITOS Y CONFIGURACIN ................................ 64
11. CONCLUSIONES ............................................................................................................... 64
12. RECOMENDACIONES ..................................................................................................... 64
13. BIBLIOGRAFA ................................................................................................................. 65
14. CRONOGRAMA ................................................................................................................ 66
15. ANEXOS .............................................................................................................................. 67

4
 15.1. MANUAL DE USUARIO ........................................................................................... 67

INDICE DE FIGURAS
Fig 1 Diagrama1 enunciado Ej1 ......................................................................................................... 10
Fig 2 Diagrama2 enunciado Ej1 ......................................................................................................... 10
Fig 3 Diagrama enunciado Ej2 ........................................................................................................... 11
Fig 4 Diagrama enunciado Ej4 ........................................................................................................... 12
Fig 5 Diagrama2 enunciado Ej4 ......................................................................................................... 13
Fig 6 Mapa de Karnaugh Ej1 .............................................................................................................. 14
Fig 7 Mapa de Karnaugh Ej2 .............................................................................................................. 15
Fig 8Mapa de Karnaugh Ej. 3 ............................................................................................................. 17
Fig 9 Mapa de Karnaugh F1 Ej. 4 ....................................................................................................... 18
Fig 10 Mapa de Karnaugh F2 Ej.4 ...................................................................................................... 19
Fig 11 Diagrama de Bloques Ej.1 ....................................................................................................... 19
Fig 12 Diagrama de Bloques Ej.2 ....................................................................................................... 19
Fig 13 Diagrama de Bloques Ej.3 ....................................................................................................... 20
Fig 14 Diagrama de Bloques Ej.4 ....................................................................................................... 20
Fig 15 Diagrama de Caso de Uso Ej.1 ................................................................................................ 23
Fig 16 Diagrama de Caos de Uso Ej.2 ................................................................................................ 24
Fig 17 Diagrama de Casos de Uso Ej.3 ............................................................................................... 25
Fig 18 Diagrama de Casos de Uso Ej.4 ............................................................................................... 26
Fig 19 Diagrama de Secuencia Ej.1 .................................................................................................... 27
Fig 20 Diagrama de Secuencias Ej.2 .................................................................................................. 27
Fig 21 Diagrama de Secuencias Ej.3 .................................................................................................. 28
Fig 22 Diagrama de Secuencias Ej.4 .................................................................................................. 28
Fig 23 Diagrama Electrnico Ej1 ........................................................................................................ 29
Fig 24 Diagrama Electrnico Equivalente Ej.1 ................................................................................... 29
Fig 25 Diagrama Electrnico Ej.2 ....................................................................................................... 30
Fig 26 Diagrama Electrnico Ej.3 ....................................................................................................... 31
Fig 27 Diagrama Electrnico Ej.4 ....................................................................................................... 32
Fig 28 Diagrama Microwind Ej.1........................................................................................................ 33
Fig 29 Diagrama DSCH Ej.1 ................................................................................................................ 33
Fig 30 Diagrama Verilog Ej.1.............................................................................................................. 34
Fig 31 Diagrama Microwind Ej.2........................................................................................................ 35
Fig 32 Diagrama DSCH Ej.2 ................................................................................................................ 35
Fig 33 Diagrama Verilog Ej.2.............................................................................................................. 36
Fig 34 Diagrama Microwind Ej.3........................................................................................................ 36

5
Fig 35 Diagrama DSCH Ej.3 ................................................................................................................ 37
Fig 36 Diagrama Microwind F1 Ej.4 ................................................................................................... 38
Fig 37 Diagrama Microwind F2 Ej.4 ................................................................................................... 38
Fig 38 Diagrama DSCH F1 Ej.4 ........................................................................................................... 39
Fig 39 Diagrama DSCH F2 Ej.4 ........................................................................................................... 40
Fig 40 Diagrama Verilog Ej.4.............................................................................................................. 40
Fig 41 Tiempo Microwind Ej.1 ........................................................................................................... 41
Fig 42 Tiempo DSCH Ej1 .................................................................................................................... 41
Fig 43 Tiempo Verilog Ej.1 ................................................................................................................. 42
Fig 44 Tiempo Microwind Ej2 ............................................................................................................ 43
Fig 45 Tiempo DSCH Ej.2 ................................................................................................................... 43
Fig 46 Tiempo Verilog Ej.2 ................................................................................................................. 44
Fig 47 Tiempo Microwind Ej.3 ........................................................................................................... 44
Fig 48 Tiempo DSCH Ej.3 ................................................................................................................... 45
Fig 49 Tiempo Microwind F1 Ej.4 ...................................................................................................... 46
Fig 50 Tiempo Microwind F2 Ej.4 ...................................................................................................... 46
Fig 51 Tiempo DSCH F1 Ej.4 ............................................................................................................... 47
Fig 52 Tiempo DSCH F2 Ej.4 ............................................................................................................... 47
Fig 53 Tiempo Verilog Ej.4 ................................................................................................................. 48
Fig 54 Circuito Multiplexado DSCH ................................................................................................... 58
Fig 55 Circuito Multiplexado en DSCH............................................................................................... 60
Fig 56 Diagrama de Tiempos C. Multiplexado DSCH ........................................................................ 60
Fig 57 Diagrama Multiplexado MICROWIND .................................................................................... 61
Fig 58 Diagrama Multiplexado MICROWIND .................................................................................... 62
Fig 59 Diagrama de Tiempos C. Multiplexado MICROWIND ............................................................. 63
Fig 60 Cronograma de Actividades .................................................................................................... 66
Fig 61 Captura de cdigo de programacion el Bloc de Notas ........................................................... 67
Fig 62 Captura de modificacin de archivo .txt................................................................................. 67
Fig 63 Guardado del archivo ............................................................................................................. 68
Fig 64 Ejecucin de Microwind ......................................................................................................... 68
Fig 65 Abriendo archivo que contiene el lenguaje verilog desde microwind ................................... 69
Fig 66. Seleccin de archivo .txt ........................................................................................................ 70
Fig 67 visualizacin de cdigo en microwind .................................................................................... 70
Fig 68 Layout objetivo ....................................................................................................................... 71
Fig 69 Diagrama de tiempos correspondiente al programa realizado, simulado en microwind ...... 72
Fig 70 Paleta de Herramientas Microwind ........................................................................................ 73
Fig 71Compuerta NOT Microwind..................................................................................................... 74
Fig 72 Paleta de Simbolos DSCH ........................................................................................................ 74
Fig 73 Compuerta NOT DSCH ............................................................................................................ 75

6
INDICE DE TABLAS
Tabla 1 T. verdad Ej1 ......................................................................................................................... 13
Tabla 2 T. verdad Ej2 ......................................................................................................................... 14
Tabla 3 T. verdad Ej3 ......................................................................................................................... 16
Tabla 4 T. verdad Ej4 ......................................................................................................................... 17
Tabla 5 Lista de Componentes .......................................................................................................... 48
Tabla 6 Mapa de Variables Ej.1 ......................................................................................................... 49
Tabla 7 Mapa de Variables Ej.2 ......................................................................................................... 50
Tabla 8 Mapa de Variables Ej.3 ......................................................................................................... 50
Tabla 9 Mapa de Variables Ej.4 ......................................................................................................... 51

7
1. PLANTEAMIENTO DEL PROBLEMA
La electrnica digital es fundamental en el diseo de sistemas de control y en el anlisis
de lgica combinacional, esto ha desembocado en la implementacin de sistemas con mayor
eficiencia al introducir estados lgicos, obteniendo as sistemas de baja, mediana, alta, y muy
alta escala de integracin. En la actualidad se cuenta con herramientas para el diseo de
circuitos integrados, as como software para diseo y simulacin. Los diseadores buscan
optimizar y sintetizar el diseo de sus circuitos, empleando el menor nmero de
componentes. Por medio del software Microwind y DSCH para validar la arquitectura del
circuito lgico antes del diseo; y Verilog como lenguaje descriptor de Hardware. Se
resolver los problemas planteados de lgica combinaciones a partir de transistores CMOS,
empleando las bases tericas.

2. OBJETIVOS
2.1. Objetivo General
Analizar los diferentes enunciados propuestos para disear circuitos lgicos
Combinacionales usando herramientas de simulacin basadas en el comportamiento de
transistores CMOS.

2.2. Objetivos Especficos

Realizar la implementacin de circuitos de alta escala de integracin mediante
MICROWIND, DSCH, y programacin en VERILOG.

3. ESTADO DEL ARTE

Los circuitos integrados son una representacin de pequeas dimensiones de material
semiconductor, la integracin de grandes cantidades de pequeos transistores dentro de este
dispositivo ha generado una gran cantidad de aplicaciones tecnolgicas que han
revolucionado el mundo de la electrnica.

Durante los ltimos aos, se han realizado un gran nmero de investigaciones, en las que se
utiliza circuitos integrados. A continuacin se har una recapitulacin de los proyectos ms
relevantes.

En el 2014 G. MATTHEW de la compaa estadounidense Qualcoom desarrolla circuitos

integrados con software especializado, que son aplicados en la robtica, autmatas que son
capaces de reconocer objetos que no ha visto antes, clasificarlos por su similitud con objetos
relacionados y navegar por la habitacin para llevarlos al lugar adecuado.

Estos Circuitos Integrados "Neuromrficos", llamados as porque se inspiran en cerebros

biolgicos, sern diseados para procesar datos sensoriales como imgenes y sonido, y para
responder a los cambios en dichos datos de un modo no programado especficamente.

8
Podran acelerar dcadas de progreso intermitente en el campo de la inteligencia artificial y
dar lugar a mquinas que sean capaces de entender e interactuar con el mundo de formas
similares a las humanas.

Qualcomm est especialmente interesada en la posibilidad de que los chips neuromrficos

puedan transformar los telfonos inteligentes y otros dispositivos mviles en compaeros
cognitivos que presten atencin a nuestras acciones y alrededores y aprendan nuestros hbitos
con el tiempo.

Las herramientas de diseo de chips comerciales disponibles en la actualidad son muy

poderosos. Sin embargo, estas herramientas son muy complejos y requieren mucho tiempo
para aprender. La implementacin Fsica de los semiconductores se ha disparado en la
complejidad (100-1000 parmetros en modelos MOS)

En el 2012 la empresa MICROWIND.ORG ha actualizado su software para el diseo de

circuitos integrados de complejidad a 7G transistores, tecnologa 22nm para la integracin
en circuitos integrados embebidos como Quad Core, Quad DSP, entre otros.

Utilizando la tecnologa de nodo Tri-Gate para aumentar la corriente de excitacin y la

reduccin de fugas, disminuyendo las tensiones y el margen de ruido alrededor de 100mV,
integrando el modelo BSIM que utiliza ms de 200 parmetros para el diseo de dispositivos
MOS.

El entorno es de Fcil de usar y una herramienta de diseo intuitivo para su uso educativo.
El estudiante puede generar la capaz del trazado del circuito y lleva a cabo la simulacin
analgica, la herramienta muestra el diseo en 2D, 3D y 3D animada esttica.

La implementacin de lenguajes de programacin para el desarrollo de circuitos integrados

como Verilog que es un lenguaje de representacin de hardware, aplicado a diseo
electrnico. Est destinado a ser utilizado para la verificacin y descripcin de circuitos y
sistemas electrnicos a travs de la simulacin, para medir el tiempo de anlisis y de prueba
(anlisis de la capacidad de prueba y clasificacin de fallos) y para la sntesis de la lgica.

En el 2013 el Diseo de un sistema micro controlador utilizando Verilog en robots que

se usan para herramientas agrcolas usando un diseo de ncleo emulando a INTEL
8051 (Mala & S., 2013). Este trabajo presenta un diseo RTL compatible con Verilog para
un sistema IP Core de un micro controlador modelado en la popular 8051 de Intel. Este
requerimiento se deriva principalmente del proyecto en curso para disear un robot basado
en una instrumentacin de herramientas agrcolas. El sistema propuesto consiste en un
procesador de ncleo que emula el Micro controlador 8051 existente. El ncleo diseado
tiene 4K ROM interna, 128 bytes de RAM interna, un generador de direcciones, un
decodificador, una memoria de 64 KB de RAM externa y 60 KB ROM externa. La memoria
RAM y ROM externa es configurable por el usuario. El IP Core da cuenta de la mayora de

9
las caractersticas de 8051 excepto que se conecta a travs de comunicacin serial. Ellos se
han probado completamente utilizando codificacin en Verilog. El diseo RTL es de
plataforma y de tecnologa independiente. El diseo de herramienta agrcola ha sido testeado
en una FPGA Xilinx Spartan 3, 200. El sistema diseado es ms eficiente en trminos de
velocidad de procesamiento por ms de 8 a 50 veces en comparacin con el procesador Intel
originales 8051.

4. SOLUCIN DE LOS EJERCICIOS

4.1. Enunciados

Ejercicio 1
Textura es la organizacin de una superficie como un conjunto de elementos repetidos. En
un proceso automtico para clasificar texturas artificiales, un sensor de 4 puntos (como el
mostrado en la figura) enva seales a un circuito combinatorio cuya tarea es discriminar
(emitiendo pulsos [1]) los siguientes elementos:

Fig 1 Diagrama1 enunciado Ej1

En todos los caso que inspecciona el sensor se activan al menos dos puntos de la rejilla (por
consiguiente, no se presentan casos en los cuales se activa tan solo un punto, ni casos en los
que no se activa ningn punto). Minimizar la funcin booleana F(A, B, C, D) a la salida del
circuito discriminador haciendo uso de condiciones irrelevantes (o No-Importa).Realizar el
circuito mediante inversores y compuertas Nor-y(o NAND).

Fig 2 Diagrama2 enunciado Ej1

10
Ejercicio 2
El sistema nervioso humano, incluyendo al cerebro, est hecho de billones de clulas
especializadas llamadas neuronas. Cada Neurona posee sinapsis (nodos, puntos de conexin
con otras neuronas) que pueden ser de dos tipos: (1) excitatorias e (2) inhibitorias. Cada
neurona tiene una sola terminal de salida, (la cual se denomina axn), y transmite por ella
una seal [1] cuando el nmero de sinapsis excitatorias con entradas [1], excede al nmero
de sinapsis inhibitorias con entrada [1] por al menos el nmero N (umbral de la neurona).
Determine la funcin de la salida F(A, B, C, D, E) en el axn de la neurona, dadas las
siguientes condiciones:
N=1
No se presenta nunca el caso en el cual el nmero de unos en la sinapsis de excitacin es
igual al nmero de unos en la sinapsis de inhibicin.
Minimizar F mediante mapas de Karnaugh haciendo uso de las condiciones irrelevantes (o
No Importa) implementar con compuertas No- Y (o NAND).

Fig 3 Diagrama enunciado Ej2

Ejercicio 3
Construya mediante un circuito combinatorio una maquina sper-elemental que reconozca,
emitiendo la seal [1] a la salida, si alguno de los siguientes hechos ocurren en la historia de
Alicia en el pas de las maravillas

Alicia corre detrs de alguien

La liebre de marzo salta sobre el sombrero loco
Alguien salta sobre la reina de Corazones
La liebre de marzo corre detrs de la reina de corazones

11
 a) Asigne a los cuatro personajes etiquetas binarias en orden alfabtico
Alicia 00
La liebre de Marzo 01
La reina de corazones 10
El sombrero loco 11

b) Relaciones
X corre detrs de Y con la etiqueta 0
X salta sobre Y con la etiqueta 1

Ejemplo: la reina de corazones salta sobre el Sombrero Loco se transforma en 10111

Condicin Adicional: en esta historia nadie puede correr detrs de Alicia ni saltar sobre ella.
Observe que nadie puede correr detrs de s mismo, ni saltar sobre s mismo.
Minimizar el circuito usando mapas de Karnaugh. Haga uso de condiciones irrelevantes

Ejercicio 4
Un robot de juguete est diseado para ser capaz de seguir una trayectoria, (previamente
programada por medio de controles que el robot tiene en la espalda), avanzando cuadro por
cuadro en un rea de 5x6 cuadros. El robot puede realizar una de las cuatro acciones
siguientes:
a) (Girar sobre su eje vertical) 90 a la derecha y luego avanzar al centro del siguiente cuadro
si su pequeo cerebro recibe la seal binaria 01.
b) Girar 90 a la izquierda y luego avanzar al centro del siguiente cuadro si su diminuto
cerebro percibe la seal binaria 10.
c) Avanzar al frente un cuadro si su limitado cerebro recibe la seal 00.
d) Hacer alto si su cerebro recibe la seal 11.
Programar el robot para que recorra el laberinto de la figura.

Fig 4 Diagrama enunciado Ej4

12
Determinar las funciones booleanas del par de estmulos binarios que recibe el mini-cerebro
del robot durante este recorrido y minimizarlas mediante mapas de Karnaugh. Hacer uso de
las condiciones irrelevantes.
Los controles en la espalda del robot estn localizados en tres reas. En el rea I se indicar
el cuadro inicial mediante los controles de dos posiciones A, B, C, D, E como se ve en la
figura

Fig 5 Diagrama2 enunciado Ej4

Si el control A se presiona del lado derecho, el peso de la variable A se contabilizar para

determinar el nmero asignado al cuadro inicial (lo mismo ocurrir para el resto de las
variables). En el rea II se programa la trayectoria por medio de treinta controles de tres
posiciones cada uno: I-F-D (a lo largo de una ranura). En el rea III similar al rea I se
indicar el ltimo cuadro de la trayectoria; en este cuadro el cerebro del robot recibir la
seal 11.

4.2. Tabla de Verdad y Mapas K

Ejercicio 1
Tabla 1 T. verdad Ej1

A B C D F
0 0 0 0 X
0 0 0 1 X
0 0 1 0 X
0 0 1 1 1
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 X
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1

13
 1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

Fig 6 Mapa de Karnaugh Ej1

= +

Ejercicio 2
Tabla 2 T. verdad Ej2

Excitacin Inhibicin Axn

A B C D E F
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 X
0 0 1 1 0 X
0 0 1 1 1 0
0 1 0 0 0 1

14
0 1 0 0 1 X
0 1 0 1 0 X
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 X
1 0 0 0 0 1
1 0 0 0 1 X
1 0 0 1 0 X
1 0 0 1 1 0
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 X
1 1 1 0 0 1
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 X
1 1 1 0 0 1
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 1

Fig 7 Mapa de Karnaugh Ej2

= + + +

15

= + + +

=
(
)( )(
)( )

Ejercicio 3
Tabla 3 T. verdad Ej3

A B C D E F
0 0 0 0 0 X
0 0 0 0 1 1
0 0 0 1 0 1
0 0 0 1 1 1
0 0 1 0 0 X
0 0 1 0 1 0
0 0 1 1 0 1
0 0 1 1 1 0
0 1 0 0 0 X
0 1 0 0 1 X
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 X
0 1 1 0 1 X
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 X
1 0 0 0 1 0
1 0 0 1 0 X
1 0 0 1 1 0
1 0 1 0 0 X
1 0 1 0 1 0
1 0 1 1 0 X
1 0 1 1 1 0
1 1 0 0 0 X
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 X
1 1 1 0 0 X
1 1 1 0 1 0
1 1 1 1 0 1
1 1 1 1 1 X

16
 Fig 8Mapa de Karnaugh Ej. 3

= ( ) + ( ) + ()

Ejercicio 4
Tabla 4 T. verdad Ej4

A B C D E F1 F2
0 0 0 0 0 0 1
0 0 0 0 1 0 0
0 0 0 1 0 1 0
0 0 0 1 1 0 0
0 0 1 0 0 1 1
0 0 1 0 1 0 0
0 0 1 1 0 0 1
0 0 1 1 1 0 1
0 1 0 0 0 0 1
0 1 0 0 1 X X
0 1 0 1 0 0 1
0 1 0 1 1 1 0
0 1 1 0 0 1 0
0 1 1 0 1 0 1
0 1 1 1 0 0 0
0 1 1 1 1 X X
1 0 0 0 0 X X
1 0 0 0 1 0 0
1 0 0 1 0 X X
1 0 0 1 1 0 1
1 0 1 0 0 0 0
1 0 1 0 1 1 0
1 0 1 1 0 X X

17
 1 0 1 1 1 X X
1 1 0 0 0 1 0
1 1 0 0 1 1 0
1 1 0 1 0 0 0
1 1 0 1 1 0 0
1 1 1 0 0 1 0
1 1 1 0 1 X X
1 1 1 1 0 X X
1 1 1 1 1 X X

Para F1

Fig 9 Mapa de Karnaugh F1 Ej. 4

1 = ( ) + (
) + () + ( ) + (
)

Para F2

18
 Fig 10 Mapa de Karnaugh F2 Ej.4

2 = ( ) + () + (
) + () + (
)

5. DIAGRAMAS
5.1. Diagramas de Bloques

Ejercicio 1

Textura punto A
Textura punto B Salida Detector de
Detector de Texturas
Textura punto C Texturas
Textura punto D

Fig 11 Diagrama de Bloques Ej.1

Ejercicio 2

Sinapsis de
excitacin (A, B, C) Accin de la Neurona Salida del Sistema Axn
Sinapsis de
inhibicin (D, E)

Fig 12 Diagrama de Bloques Ej.2

19
Ejercicio 3

PersonajeX (A, B)
Salida del Sistema
ACCIN (C) Reconocedor de Frase
PersonajeY(D, E) Reconocedor de Frase

Fig 13 Diagrama de Bloques Ej.3

Ejercicio 4
Trayectoria definida del
Codificacin Decodificacin para laberinto
A,B,C,D de direccin izquierda,
nmeros binarios derecha, frente, y
a decimal para parar mediante Trayectoria definida del
casilleros. funcin lgica laberinto

Fig 14 Diagrama de Bloques Ej.4

5.2. DIAGRAMA ESQUEMTICO

Ejercicio1

EJERCICIO 1

TEXTURA PUNTO A Deteccin

Textura
TEXTURA PUNTO B

TEXTURA PUNTO C

TEXTURA PUNTO D

20
Ejercicio2

EJERCICIO 2

EXITACIN A AXN

EXITACIN B

EXITACIN C

INHIBICIN D

INHIBICIN D

Ejercicio3
EJERCICIO 3

A Deteccin
de Frase
B
Maquina Sper
C Elemental

21
Ejercicio4

EJERCICIO 4

A Instruccin
de
B trayectoria1
Circuito combinacional
C

D Instruccin
de
E trayectoria2

22
 5.3. Diagramas UML
5.3.1. De caso de Uso
Ejercicio 1

COMBINACIONES
Deteccin
de texturas 0000

0001

0010

0011

0100

0101

SENSOR
0110 ACTIVADO

0111
Deteccin de texturas
(A, B, C , D)
1000
CONDICIONES
IRRELEVANTE
1001 S

1010

1011

1100

1101

1110

1111

Fig 15 Diagrama de Caso de Uso Ej.1

23
Ejercicio 2

COMBINACIONES COMBINACIONES

00000
10000

00001
10001

00010
10010

00011
10011

00100
10100

00101
10101
SEAL [1]
AXN
00110
10110

00111
Sinapsis de 10111
excitacin (A, B, C)
Sinapsis de 01000
11000
inhibicin (D, E)
CONDICIONES
01001
IRRELEVANTE 11001
S
01010
11010

01011
11011

01100
11100

01101
11101

01110
11110

01111
11111

Fig 16 Diagrama de Caos de Uso Ej.2

24
Ejercicio 3

COMBINACIONES COMBINACIONES

00000
10000

00001
10001

00010
10010

00011
10011

00100
10100

00101
10101
RECONOCEDOR
DE FRASE
00110
10110

00111
Sinapsis de 10111
excitacin (A, B, C)
Sinapsis de 01000
11000
inhibicin (D, E)

01001 CONDICIONES 11001

IRRELEVANTE
S
01010
11010

01011
11011

01100
11100

01101
11101

01110
11110

01111
11111

Fig 17 Diagrama de Casos de Uso Ej.3

25
Ejercicio 4

COMBINACIONES COMBINACIONES

00000
10000

00001
10001

00010
10010

00011
10011

00100
10100

00101
10101
Trayectoria
definida del
00110
laberinto 1 10110

00111
Codificacion 10111
A,B,C,D de
nmeros binarios a 01000
11000
decimal para
CONDICIONES
01001
IRRELEVANTE 11001
S
01010
11010

01011
11011

01100
11100

01101
11101

01110
11110

01111
11111

Fig 18 Diagrama de Casos de Uso Ej.4

26
 5.3.2. De Secuencia
Ejercicio 1

Fig 19 Diagrama de Secuencia Ej.1

Ejercicio 2

Fig 20 Diagrama de Secuencias Ej.2

27
Ejercicio 3

Fig 21 Diagrama de Secuencias Ej.3

Ejercicio 4

Fig 22 Diagrama de Secuencias Ej.4

28
 5.4. DIAGRAMAS ELECTRNICOS CON COMPUERTAS
Ejercicio 1

Fig 23 Diagrama Electrnico Ej1

Diagrama equivalente ejercicio 1

Fig 24 Diagrama Electrnico Equivalente Ej.1

29
Ejercicio 2

Fig 25 Diagrama Electrnico Ej.2

30
Ejercicio 3

Fig 26 Diagrama Electrnico Ej.3

31
Ejercicio 4

Fig 27 Diagrama Electrnico Ej.4

32
 5.5. DIAGRAMAS ELECTRNICOS CON TRANSISTORES
MICROWIND ejercicio 1

Fig 28 Diagrama Microwind Ej.1

DSCH ejercicio 1

Fig 29 Diagrama DSCH Ej.1

33
VERILOG ejercicio 1

Fig 30 Diagrama Verilog Ej.1

34
MICROWIND ejercicio 2

Fig 31 Diagrama Microwind Ej.2

DSCH ejercicio 2

Fig 32 Diagrama DSCH Ej.2

35
VERILOG ejercicio 2

Fig 33 Diagrama Verilog Ej.2

MICROWIND ejercicio 3

Fig 34 Diagrama Microwind Ej.3

36
DSCH ejercicio 3

Fig 35 Diagrama DSCH Ej.3

VERILOG ejercicio 3

Ilustracin 1Diagrama Verilog Ej.3

37
MICROWIND ejercicio 4
F1

Fig 36 Diagrama Microwind F1 Ej.4

F2

Fig 37 Diagrama Microwind F2 Ej.4

38
DSCH ejercicio 4
F1

Fig 38 Diagrama DSCH F1 Ej.4

39
F2

Fig 39 Diagrama DSCH F2 Ej.4

VERILOG ejercicio 4

Fig 40 Diagrama Verilog Ej.4

40
 5.6. DIAGRAMA DE TIEMPOS
MICROWIND ejercicio 1

Fig 41 Tiempo Microwind Ej.1

DSCH ejercicio 1

Fig 42 Tiempo DSCH Ej1

41
VERILOG ejercicio 1

Fig 43 Tiempo Verilog Ej.1

42
MICROWIND ejercicio 2

Fig 44 Tiempo Microwind Ej2

DSCH ejercicio 2

Fig 45 Tiempo DSCH Ej.2

43
VERILOG ejercicio 2

Fig 46 Tiempo Verilog Ej.2

MICROWIND ejercicio 3

Fig 47 Tiempo Microwind Ej.3

44
DSCH ejercicio 3

Fig 48 Tiempo DSCH Ej.3

VERILOG ejercicio 3

Ilustracin 2 Tiempo Verilog Ej.3

45
MICROWIND ejercicio 4
F1

Fig 49 Tiempo Microwind F1 Ej.4

F2

Fig 50 Tiempo Microwind F2 Ej.4

46
DSCH ejercicio 4
F1

Fig 51 Tiempo DSCH F1 Ej.4

F2

Fig 52 Tiempo DSCH F2 Ej.4

47
VERILOG ejercicio 4

Fig 53 Tiempo Verilog Ej.4

6. LISTA DE COMPONENTES
Tabla 5 Lista de Componentes

COMPONENTE FUNCIN
BLOC DE NOTAS Se usa para realizar
programacin en VERILOG
MICROWIND 3.1 Es una herramienta de PC para
el diseo y simulacin de
circuitos microelectrnicos a
nivel de diseo.
DSCH03 Es el software acompaante
para el diseo de la lgica.
Basndose en las primitivas, un
circuito jerrquica se construye
y simulado.
PC Word, Google Chrome, etc

48
 7. MAPAS DE VARIABLES
Ejercicio1
Tabla 6 Mapa de Variables Ej.1

VARIABLES
ENTRADA SALIDA
VARIABLE NOMINACION FUNCIONAMIENTO VARIABLE NOMINACION FUNCIONAMIENTO
VARIABLE 0 INSTRUCCION 0 SALIDA
MAS
SIGNIFICATIVA SALIDA SENSOR F
PUNTO 1 INSTRUCCION 1 SALIDA
TEXTURA

VARIABLE 0 INSTRUCCION
PUNTO
TEXTURA
1 INSTRUCCION
VARIABLE 0 INSTRUCCION
PUNTO
TEXTURA 1 INSTRUCCION
VARIABLE 0 INSTRUCCION

MENOS
SIGNIFICATIVA
PUNTO
1 INSTRUCCION
TEXTURA

49
 Ejercicio2
Tabla 7 Mapa de Variables Ej.2

VARIABLES
ENTRADA SALIDA
VARIABLE NOMINACION FUNCIONAMIENTO VARIABLE NOMINACION FUNCIONAMIENTO
VARIABLE 0 INSTRUCCION SALIDA AXON F 0 SALIDA
MAS 1 INSTRUCCION 1 SALIDA
SIGNIFICATIVA
SINAPSIS DE
EXITACION
VARIABLE 0 INSTRUCCION
SINAPSIS DE
EXITACION
1 INSTRUCCION
VARIABLE 0 INSTRUCCION
MENOS 1 INSTRUCCION
SIGNIFICATIVA
SINAPSIS DE
EXITACION
VARIABLE 0 INSTRUCCION

MAS 1 INSTRUCCION
SIGNIFICATIVA
SINAPSIS DE
INHIBICION
VARIABLE 0 INSTRUCCION
MENOS 1 INSTRUCCION
SIGNIFICATIVA
SINAPSIS DE
INHIBICION

Ejercicio3
Tabla 8 Mapa de Variables Ej.3

VARIABLES
ENTRADA SALIDA
VARIABLE NOMINACION FUNCIONAMIENTO VARIABLE NOMINACION FUNCIONAMIENTO
VARIABLE 0 INSTRUCCION SALIDA 0 SALIDA
MAS MAQUINA
F
SIGNIFICATIVA 1 INSTRUCCION SUPER 1 SALIDA
PERSONAJE X ELEMENTAL
VARIABLE
MENOS
0 INSTRUCCION

50
SIGNIFICATIVA
1 INSTRUCCION
PERSONAJE X
VARIABLE DE 0 INSTRUCCION

ACCION 1 INSTRUCCION
VARIABLE 0 INSTRUCCION

MAS
SIGNIFICATIVA 1 INSTRUCCION
PERSONAJE Y
VARIABLE 0 INSTRUCCION
MENOS
SIGNIFICATIVA 1 INSTRUCCION
PERSONAJE Y

Ejercicio4
Tabla 9 Mapa de Variables Ej.4

VARIABLES
ENTRADA SALIDA
VARIABLE NOMINACION FUNCIONAMIENTO VARIABLE NOMINACION FUNCIONAMIENTO
VARIABLE 0 INSTRUCCION SALIDA 0 SALIDA
1
MAS DECODIFICACION F1
SIGNIFICATIVA 1 INSTRUCCION INSTRUCCION 1 1 SALIDA 1
SALIDA 0 SALIDA
2
VARIABLE 0 INSTRUCCION DECODIFICACION F2
INSTRUCCION 2 1 SALIDA 2
NUMERICA
1 INSTRUCCION
VARIABLE 0 INSTRUCCION
NUMERICA

1 INSTRUCCION
VARIABLE
NUMERICA
0 INSTRUCCION
1 INSTRUCCION
VARIABLE
MENOS 0 INSTRUCCION
SIGNIFICATIVA
1 INSTRUCCION

8. CDIGO FUENTE
8.1. CODIGO VERILOG
Ejercicio 1
module Ejer1( C,A,B,D,E,F);
input C,A,B,D,E;
output F;

51
 pmos #(24) pmos(out2,vdd,B);
pmos #(24) pmos(out2,vdd,w7);
nmos #(10) nmos(w8,vss,B);
nmos #(24) nmos(F,w8,w7);
pmos #(31) pmos(w7,vdd,C);
nmos #(10) nmos(w9,vss,C);
nmos #(31) nmos(w7,w9,w10);
pmos #(31) pmos(w7,vdd,w10);
pmos #(24) pmos(w10,vdd,A);
nmos #(24) nmos(w10,vss,A);
endmodule

Ejercicio 2
module ejer2(A,B,C,D,E,F);
input A,B,C,D,E;
output F;
nmos #(17) nmos(w1,vss,D);
pmos #(17) pmos(w1,vdd,D);
//salida de la compuerta w1
//Inicializar el mdulo con todos sus E/S
//Declarar las entradas
//Declarar las salidas
//Crear el PDN del inversor de D
//Crear el PUN del inversor de D

nmos #(17) nmos(w2,vss,E); //Crear el PDN del inversor de E

pmos #(17) pmos(w2,vdd,E); //Crear el PUN del inversor de E
//salida de la compuerta w2

//Compuerta NAND de 2 entradas

nmos #(38) nmos(w4,w3,C);
nmos #(38) nmos(vss,w4,w2);
pmos #(10) pmos(w3,vdd,C);
pmos #(10) pmos(w3,vdd,w2);
//salida de la compuerta w3
//Crear el PDN de la compuerta NAND
//Se encuentran en serie C y w2
//Crear el PUN de la compuerta NAND
//Se encuentran en paralelo C y w2

//Compuerta NAND de 2 entradas

nmos #(38) nmos(w6,w5,B);
nmos #(38) nmos(vss,w6,w2);
pmos #(10) pmos(w5,vdd,B);
pmos #(10) pmos(w5,vdd,w2);
//salida de la compuerta w5
//Crear el PDN de la compuerta NAND
//Se encuentran en serie B y w2
//Crear el PUN de la compuerta NAND
//Se encuentran en paralelo B y w2

//Compuerta NAND de 2 entradas

nmos #(38) nmos(w8,w7,B); //Crear el PDN de la compuerta NAND

52
nmos #(38) nmos(vss,w8,C); //Se encuentran en serie B y C
pmos #(10) pmos(w7,vdd,B); //Crear el PUN de la compuerta NAND
pmos #(10) pmos(w7,vdd,C); //Se encuentran en paralelo B y C
//salida de la compuerta w7

//Compuerta NAND de 2 entradas

nmos #(38) nmos(w10,w9,A);
nmos #(38) nmos(vss,w10,w1);
pmos #(10) pmos(w9,vdd,A);
pmos #(10) pmos(w9,vdd,w1);
//salida de la compuerta w9
//Crear el PDN de la compuerta NAND
//Se encuentran en serie A y w1
//Crear el PUN de la compuerta NAND
//Se encuentran en serie A y w1

//Compuerta NAND de 4 entradas

nmos #(38) nmos(w12,F,w3); //Crear el PDN de la compuerta NAND
nmos #(38) nmos(w13,w12,w5); //Se encuentran en serie w3, w5, w7, w9
nmos #(38) nmos(w14,w13,w7);
nmos #(38) nmos(vss,w14,w9);
pmos #(10) pmos(F,vdd,w3); //Crear el PUN de la compuerta NAND
pmos #(10) pmos(F,vdd,w5); //Se encuentran en paralelo w3, w5, w7, w9
pmos #(10) pmos(F,vdd,w7);
pmos #(10) pmos(F,vdd,w9);
//salida de la compuerta F
endmodule //Finalizar el modulo

Ejercicio 3
module ALICIAPRESENTAR( C,E,B,A,D,F);
input C,E,B,A,D;
output F;
//compuertas not
pmos #(10) pmos(w1,vdd,A);
nmos #(10) nmos(w1,vss,A);
pmos #(11) pmos(w2,vdd,B);
nmos #(11) nmos(w2,vss,B);
pmos #(12) pmos(w3,vdd,C);
nmos #(12) nmos(w3,vss,C);
pmos #(13) pmos(w4,vdd,D);
nmos #(13) nmos(w4,vss,D);
pmos #(14) pmos(w5,vdd,E);
nmos #(14) nmos(w5,vss,E);

53
//pull ap network
//pmos paralelo1
pmos #(15) pmos(w6,vdd,w1);
pmos #(16) pmos(w6,vdd,w5);

//pmos paralelo 2 serie con paralelo 1

pmos #(17) pmos(w7,w6,w1);
pmos #(18) pmos(w7,w6,w2);
pmos #(19) pmos(w7,w6,w3);

//pmos paralelo 3 serie con paralelo 2

pmos #(20) pmos(w8,w7,B);
pmos #(21) pmos(w8,w7,C);
pmos #(22) pmos(w8,w7,D);

//pull down network

//nmos serie 1
nmos #(15) nmos(w8,w9,w1);
nmos #(16) nmos(w9,vss,w2);

//nmos serie 2 paralelo con serie 1

nmos #(17) nmos(w8,w10,w1);
nmos #(18) nmos(w10,w11,w2);
nmos #(19) nmos(w11,vss,w3);

//nmos serie 3 paralelo con serie 2 y 1

nmos #(20) nmos(w8,w12,B);
nmos #(21) nmos(w12,w13,C);
nmos #(22) nmos(w13,vss,D);

//funcin de salida compuerta not

pmos #(23) pmos(F,vdd,w8);
nmos #(23) nmos(F,vss,w8);
endmodule

Ejercicio 4
F1

module EJERCICIO4DSCH_1( B,A,E,D,C,F1);

54
input B,A,E,D,C;
output F1;
nmos #(10) nmos(w2,vss,w1); // Creamos un transistor nmos
nmos #(38) nmos(w5,vss,B); // Creamos un transistor nmos
nmos #(38) nmos(w7,vss,C); // Creamos un transistor nmos
nmos #(24) nmos(w1,vss,D); // Creamos un transistor nmos
pmos #(24) pmos(w1,vdd,D); // Creamos un transistor pmos
pmos #(38) pmos(w7,vdd,C); // Creamos un transistor pmos
pmos #(38) pmos(w5,vdd,B); // Creamos un transistor pmos
pmos #(38) pmos(w9,vdd,A); // Creamos un transistor pmos
pmos #(38) pmos(w11,vdd,E); // Creamos un transistor pmos
nmos #(38) nmos(w11,vss,E); // Creamos un transistor nmos
nmos #(38) nmos(w9,vss,A); // Creamos un transistor nmos
pmos #(38) pmos(w12,vdd,A); // Creamos un transistor pmos
pmos #(38) pmos(w12,vdd,B); // Creamos un transistor pmos
pmos #(38) pmos(w12,vdd,w1); // Creamos un transistor pmos
nmos #(38) nmos(w12,w13,A); // Creamos un transistor nmos
nmos #(10) nmos(w13,w2,B); // Creamos un transistor nmos
pmos #(38) pmos(w14,vdd,A); // Creamos un transistor pmos
pmos #(38) pmos(w14,vdd,C); // Creamos un transistor pmos
pmos #(38) pmos(w14,vdd,E); // Creamos un transistor pmos
nmos #(38) nmos(w14,w15,A); // Creamos un transistor pmos
nmos #(10) nmos(w15,w16,C); // Creamos un transistor nmos
nmos #(10) nmos(w16,vss,E); // Creamos un transistor nmos
pmos #(45) pmos(w17,vdd,w9); // Creamos un transistor pmos
pmos #(45) pmos(w17,vdd,w5); // Creamos un transistor pmos
pmos #(45) pmos(w17,vdd,C); // Creamos un transistor pmos
pmos #(45) pmos(w17,vdd,w11); // Creamos un transistor pmos
nmos #(45) nmos(w17,w18,w9); // Creamos un transistor nmos
nmos #(10) nmos(w18,w19,w5); // Creamos un transistor nmos
nmos #(10) nmos(w19,w20,C); // Creamos un transistor nmos
nmos #(10) nmos(w20,vss,w11); // Creamos un transistor nmos
pmos #(94) pmos(w21,vdd,w9); // Creamos un transistor pmos
pmos #(94) pmos(w21,vdd,w7); // Creamos un transistor pmos
pmos #(94) pmos(w21,vdd,B); // Creamos un transistor pmos
pmos #(94) pmos(w21,vdd,E); // Creamos un transistor pmos
nmos #(94) nmos(w21,w22,w9); // // Creamos un transistor nmos
nmos #(10) nmos(w22,w23,w7); // // Creamos un transistor nmos
nmos #(10) nmos(w23,w24,B); // // Creamos un transistor nmos
nmos #(10) nmos(w24,vss,E); // Creamos un transistor nmos
pmos #(94) pmos(w21,vdd,w5); // Creamos un transistor pmos
55
 pmos #(94) pmos(w21,vdd,w7); // Creamos un transistor pmos
pmos #(94) pmos(w21,vdd,w11); // Creamos un transistor pmos
pmos #(94) pmos(w21,vdd,D); // Creamos un transistor pmos
nmos #(94) nmos(w21,w25,w5); // // Creamos un transistor nmos
nmos #(10) nmos(w25,w26,w7); // Creamos un transistor nmos
nmos #(10) nmos(w27,vss,D); // // Creamos un transistor nmos
nmos #(10) nmos(w26,w27,w11); // // Creamos un transistor nmos
pmos #(45) pmos(F1,vdd,w12); // Creamos un transistor pmos
pmos #(45) pmos(F1,vdd,w14); // Creamos un transistor pmos
pmos #(45) pmos(F1,vdd,w17); // Creamos un transistor pmos
pmos #(45) pmos(F1,vdd,w21); // Creamos un transistor pmos
nmos #(45) nmos(F1,w29,w12); // Creamos un transistor nmos
nmos #(10) nmos(w29,w30,w14); // Creamos un transistor nmos
nmos #(10) nmos(w30,w31,w17); // Creamos un transistor nmos
nmos #(10) nmos(w31,w32,w21); // Creamos un transistor nmos
pmos #(45) pmos(F1,vdd,w21); // // Creamos un transistor pmos
nmos #(10) nmos(w32,vss,w21); /// Creamos un transistor nmos
endmodule

F2
module Ejercicio4DSCH( D,E,B,A,C,F2);
input D,E,B,A,C;
output F2;
nmos #(24) nmos(w3,w1,B);
nmos #(10) nmos(w1,w4,C);
nmos #(10) nmos(w4,vss,E);
pmos #(24) pmos(w3,vdd,E);
pmos #(24) pmos(w3,vdd,C);
pmos #(24) pmos(w3,vdd,B);
pmos #(31) pmos(w7,vdd,C);
pmos #(31) pmos(w7,vdd,D);
nmos #(31) nmos(w7,w9,C);
nmos #(10) nmos(w9,vss,D);
pmos #(38) pmos(w11,vdd,B);
nmos #(38) nmos(w11,vss,B);
pmos #(31) pmos(w12,vdd,w7);
pmos #(31) pmos(w12,vdd,w11);
nmos #(31) nmos(w12,w13,w11);
nmos #(10) nmos(w13,vss,w7);
nmos #(45) nmos(w14,vss,B);
nmos #(45) nmos(w14,vss,D);
56
 pmos #(10) pmos(w16,w15,D);
pmos #(10) pmos(w15,vdd,B);
pmos #(45) pmos(w14,w17,E);
pmos #(10) pmos(w17,w16,A);
nmos #(45) nmos(w14,vss,A);
nmos #(45) nmos(w14,vss,E);
pmos #(17) pmos(w18,vdd,w14);
nmos #(17) nmos(w18,vss,w14);
pmos #(31) pmos(w19,vdd,A);
nmos #(31) nmos(w19,w20,A);
pmos #(31) pmos(w19,vdd,D);
nmos #(10) nmos(w20,vss,D);
pmos #(31) pmos(w21,vdd,w11);
pmos #(31) pmos(w21,vdd,w19);
nmos #(31) nmos(w21,w22,w11);
nmos #(10) nmos(w22,vss,w19);
pmos #(24) pmos(w23,vdd,A);
pmos #(24) pmos(w24,vdd,E);
pmos #(24) pmos(w25,vdd,C);
nmos #(24) nmos(w23,vss,A);
nmos #(24) nmos(w24,vss,E);
nmos #(24) nmos(w25,vss,C);
nmos #(10) nmos(w26,vss,w23);
pmos #(45) pmos(w27,vdd,w23);
pmos #(45) pmos(w27,vdd,w25);
pmos #(45) pmos(w27,vdd,B);
pmos #(45) pmos(w27,vdd,w24);
nmos #(45) nmos(w27,w28,B);
nmos #(10) nmos(w28,w29,w25);
nmos #(10) nmos(w29,w26,w24);
pmos #(38) pmos(F2,vdd,w21);
pmos #(38) pmos(F2,vdd,w31);
pmos #(38) pmos(F2,vdd,w12);
pmos #(38) pmos(F2,vdd,w27);
nmos #(38) nmos(F2,w32,w12);
nmos #(10) nmos(w32,w33,w27);
nmos #(10) nmos(w33,w34,w18);
nmos #(10) nmos(w34,vss,w21);
endmodule

57
9. MULTIPLEXACIN
9.1. DSCH

Fig 54 Circuito Multiplexado DSCH

58
59
 Fig 55 Circuito Multiplexado en DSCH

9.2.DIAGRAMA DE TIEMPOS

Fig 56 Diagrama de Tiempos C. Multiplexado DSCH

60
9.3.MICROWIND

Fig 57 Diagrama Multiplexado MICROWIND

61
Fig 58 Diagrama Multiplexado MICROWIND

62
9.4.DIAGRAMA DE TIEMPOS

Fig 59 Diagrama de Tiempos C. Multiplexado MICROWIND

63
 10. DESCRIPCIN DE PRERREQUISITOS Y CONFIGURACIN
Para la programacin en Verilog se utiliz el editor de texto "bloc de notas" o el que corresponda
en el sistema operativo empleado.

Microwind y DSCH son ejecutables y no requieren de instalacin, ms que la observacin de

ejecutarlos como administrador.

11. CONCLUSIONES
Al utilizar diferentes herramientas, para la implementacin de circuitos
combinacionales, se puede realizar comparaciones entre varios aspectos, para
este caso se han utilizado tres diferentes medios, llegando a concluir que de
las tres herramientas usadas la ms factible en cuanto a tiempo de realizacin,
es Verilog por ser una herramienta de programacin, sin embargo si queremos
optimizar espacio para la impresin de los circuitos en obleas es mejor realizar
nuestro propio diseo manualmente en Microwind. Si tomamos en cuenta
estos dos aspectos: tamao, tiempo y adems circuitos commbinacionales de
alta escala de integracin la utilizacin de Verilog es la ms recomendable, ya
que al estar orientado a programacin de alto nivel, se puede detectar errores
al momento de compilar, siendo ms fcil de corregirlos que al realizar un
diseo manualmente.
Dentro de la implementacin en MICROWIND y DSCH existe una
herramienta que exporta el diagrama del sistema en lgica digital a cdigo de
programacin en Verilog y diseo esquemtico en Microwind, haciendo de
nexo entre los dos simuladores y lenguaje de programacin, creando un
archivo por computador eficiente, compacto y se lo puede usar como medio
de verificacin para una implementacin transistor por transistor dentro de
DSCH y MICROWIND
Los circuitos digitales hoy en da tienen una capacidad de integracin muy
alta que para analizar su funcionamiento es necesario contar con herramientas
de simulacin como DSCH y simuladores en tiempo real como lo es
MICROWIND, que trabajando en conjunto nos dan una comprensin
complementaria para circuitos combinacionales.
Con la utilizacin de los programas MICROWIND y DSCH se determin que
los circuitos con lgica MOS, son ms eficientes a comparacin de utilizar
compuertas lgicas que generan mayor consumo de recursos

12. RECOMENDACIONES
Si se desea implementar un circuito combinacional tenemos tres herramientas
que nos ayudaran, estas son: DSCH, MICROWIND Y PROGRAMACION
EN VERILOG, de los cuales Verilog es el ms amigable al usuario siendo un

64
 lenguaje sencillo y muy fcil de implementar al comenzar a simular circuitos
digitales en muy alta escala de integracin.
Para encontrar la solucin de una problema de implementacin, es
recomendable seguir los pasos establecidos, una vez que se tenga planteado
el enunciado, se debe identificar las entradas y salidas, realizar una tabla de
verdad para establecer las condiciones del sistema, y con la utilizacin de
mapas de karnough y algebra booleana encontrar expresiones simplificadas
de las salidas

13. BIBLIOGRAFA

Mala, C. S., & S., R. (2013). IP CORE DESIGN OF MICROCONTROLLER SYSTEM USING
VERILOG FOR ROBOT BASED AGRICULTURAL IMPLEMENTS. Bangalore. Recuperado el 15
de Noviembre de 2015, de http://sdiwc.net/digital-
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Sicard, E. (2015, Marzo 5). Microwind.Org. Retrieved from

http://www.microwind.org/Documentation

HOF, R. D. (2014). Chips neuromrficos. MIT Technology Review, 52.

Alulema, D. (2015). Lgica y Diseo CMOS. Presentacion del Capitulo I VLSI . Sangolqu,
Ecuador: Universidad de las Fuerzas Armadas "ESPE".

Koppelman, D. (2011). Uso de Verilog. Recuperado el 16 de Noviembre de 2015, de

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Jelemensk, K., Nos, M., & ik, P. (2010). Visualization of Verilog Digital Systems
Models. Bratislavia. Recuperado el 07 de Noviembre de 2015, de
http://www2.fiit.stuba.sk/~jelemenska/publikacie/CISSE2010_Verilog_visualization_final.
pdf

Ruiz, P. (Noviembre de 2012). Introduccin a HDL Verilog. Recuperado el 16 de Noviembre

de 2015, de https://www.dte.us.es/Members/paulino/Verilog-Intro.pdf

http://rua.ua.es/dspace/bitstream/10045/3833/1/S2_1_VHDL_INTRODUCCION_HISTORIA
.pdf

65
14. CRONOGRAMA

Fig 60 Cronograma de Actividades

66
 15. ANEXOS
15.1. MANUAL DE USUARIO
En este anexo se realiza el manual de usuario en referencia a un ejemplo de una ALU.

En el bloq de notas de Windows se realiza el cdigo fuente del programa y se configura el

programa en el lenguaje descriptor de hardware Verilog.

Fig 61 Captura de cdigo de programacion el Bloc de Notas

Ya finalizado el cdigo se procede a guardar el archivo con el nombre que desee en la

extensin .txt

Fig 62 Captura de modificacin de archivo .txt

67
 Fig 63 Guardado del archivo

Despus de tener el cdigo procedemos a abrir el programa MICROWIND. Un paso

importante es ejecutarlo como administrador para no tener problemas en la simulacin.

Fig 64 Ejecucin de Microwind

68
Una vez abierto el programa se procede a entrar en la barra de men a Compile y al
submen Compile Verilog File.

Fig 65 Abriendo archivo que contiene el lenguaje verilog desde microwind

Realizado esto aparecer la siguiente ventana. Donde se escoge el programa realizado

anteriormente en el bloq de notas.

69
 Fig 66. Seleccin de archivo .txt

En ese instante se desplegar la siguiente ventana en la cual se puede observar claramente el

cdigo del programa y tambin se puede modificar aspectos de tamao de capa y el enrutado.

Modificar diseo

Cdigo del programa

Fig 67 visualizacin de cdigo en microwind

70
Se Compila el programa, y se verifica que no exista errores posteriormente se procede a
volver al editor.

Ilustracin 3. compilacin de cdigo en microwind

Al volver al editor se obtiene el diseo en MICROWIND.

Fig 68 Layout objetivo

Y con esto se puede simular el programa y verificar los tiempos requeridos en el diseo.

71
 Fig 69 Diagrama de tiempos correspondiente al programa realizado, simulado en microwind

En este ejemplo se observa que las primeras ondas son las entradas A, B, C, D y las dos
siguientes son las salidas en este caso X el resultado y C el carry de la ALU.

De igual modo en microwind se puede realizar un diseo manualmente para ello, una vez
dentro del Microwind se arrastra los transistores que se desea de la paleta de herramientas y
se une con los diferentes tipos de metales para disear de acuerdo al modelo que se quiera
disear

72
 Puntos de unin de diferentes
metales

Elementos transistores
Alimentaciones, entradas y salidas

Elementos de Unin Diferentes

Metales,polisilicio

Fig 70 Paleta de Herramientas Microwind

Si se quiere por ejemplo disear una compuerta not se necesita dos transistores uno pmos y uno
nmos, se escoge el transistor en la paleta de herramientas y coloque donde ms conveniente se
crea, seguidamente se crea alimentaciones, salidas y entradas, luego de esto una con los metales y
polisilicios, hay que tomar en cuenta que cada tipo de metal y polisilicio trabaja en diferentes capas
esto para evitar choques de metales, si se requiere hacer una conexin entre distintos metales se
utiliza contactos

73
 Fig 71Compuerta NOT Microwind

De igual modo para iniciar DSCH solo se necesita abrir el ejecutable una vez dentro del programa
es muy parecido a PROTEUS, aqu se tiene una paleta de smbolos donde se puede escoger entre
transistores, compuertas, etc.

Fig 72 Paleta de Simbolos DSCH

Para construir un diseo por ejemplo una compuerta not solo arrastre los elementos y una, con
lneas de la barra de herramientas, en esta barra tambin existen botones para borrar copiar, etc ,

74
en este software las lneas si pueden cruzarse entre si ya que como se menciono antes es muy
parecido a proteus

Barra de Herramientas

Fig 73 Compuerta NOT DSCH

75