EXPERIMENTO N° 8

SINTESIS DE CIRCUITOS SECUENCIALES

SINCRONOS - RECONOCEDORES DE SECUENCIA

INTEGRANTES:

- Félix Gutiérrez, Billy M. 12190096

- Villacorta Becerra, Luis M. 12190122

CURSO:

Circuitos Digitales 2

PROFESOR:

Ing. Tejada Muñoz, Guillermo

Fecha de realización:

13-06-16

Fecha de entrega:

20-06-16

ESCUELA DE INGENIERIA ELECTRONICA 1

Tabla de contenido:

Objetivos 3

Diseños del circuito detector 4

Diagrama de estados 4

Tabla de estados 4

Tabla de excitación 5

Mapas de Karnaugh 6

Tabla de verificación 7

Observaciones y conclusiones 10

ESCUELA DE INGENIERIA ELECTRONICA 2

 SÍNTESIS DE CIRCUITOS SECUENCIALES SÍNCRONOS –
RECONOCEDORES DE SECUENCIAS

I. OBJETIVO

 Diseñar y comprobar el funcionamiento de Reconocedores de Secuencia

II. MATERIALES Y EQUIPOS

 (1) Protoboard, varios cables de conexión

 (3) Flip Flops tipo JK de disparo de flanco negativo
 (4) NAND, (1) AND, (1) NOT, (1) OR, (4) NAND
 (3) LEDs, (3) transistores 2N2222, (3) resistores de 0.15k, (3) resistores
de 2k
 (1) Osciloscopio
 (1) Fuente de Alimentación
 (1) Multimetro

III. PARTE EXPERIMENTAL

1. Diseñar un circuito síncrono con FF tipo JK, en donde por cada paquete de
tres bits de unos lógicos se genere en la salida uno (1) lógico. Mostrar el
modelo del circuito en Moore e implementarlo. Ejemplo:

Secuencia en X = 0 1 1 1 0 1 1 1 1 1 1

Salida Z = 0 0 0 1 0 0 0 1 0 0 1

2. Implementar el circuito diseñado en el punto 1 del Cuestionario Previo,

como se indica en la figura 1 y llenar la tabla I

ESCUELA DE INGENIERIA ELECTRONICA 3

DIAGRAMA DE ESTADOS

Figura N°1. Modelo Moore

TABLA DE ESTADOS

0 1 Z

A A B 0

B A C 0

C A D 0

D A B 1

TABLA DE TRANSICION

0 1 Z

00 00 01 0

01 00 10 0

10 00 11 0

11 00 01 1

ESCUELA DE INGENIERIA ELECTRONICA 4

 𝑸𝟐𝒏 𝑸𝟐𝒏 X Z 𝑸𝟐𝒏+𝟏 𝑸𝒏+𝟏 𝑱𝟐 𝑲𝟐 𝑱𝟏 𝑲𝟏

0 0 0 0 0 0 0 X 0 X

0 0 1 0 0 1 0 X 1 X

0 1 0 0 0 0 0 X X 1

0 1 1 0 1 0 1 X X 1

1 0 0 0 0 0 X 1 0 X

1 0 1 0 1 1 X 0 1 X

1 1 0 1 0 0 X 1 X 1

1 1 1 1 0 1 X 1 X 0

TABLA DE EXCITACIÓN

𝑄2𝑛 𝑄2𝑛 J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

ESCUELA DE INGENIERIA ELECTRONICA 5

Se a aplicado mapa de Karnaugh:

𝑄2𝑛 ̅̅̅̅̅
𝑄2𝑛 𝐽2 = 𝑄𝑛 . 𝑋

X X 1 0 𝑄𝑛

X X 0 0 ̅̅̅̅
𝑄𝑛

𝑋̅ X 𝑋̅

𝑄2𝑛 ̅̅̅̅̅
𝑄2𝑛

1 1 X X 𝑄𝑛 𝐾2 = 𝑄𝑛 + 𝑋̅

1 0 X X ̅̅̅̅
𝑄𝑛

𝑋̅ X 𝑋̅

𝑄2𝑛 ̅̅̅̅̅
𝑄2𝑛

X X X X 𝑄𝑛 𝐽1 = 𝑋

0 1 1 0 ̅̅̅̅
𝑄𝑛

𝑋̅ X 𝑋̅

𝑄2𝑛 ̅̅̅̅̅
𝑄2𝑛

1 0 1 1 𝑄𝑛 𝐾1 = 𝑋̅ + ̅̅̅̅̅
𝑄2𝑛

X X X X ̅̅̅̅
𝑄𝑛

𝑋̅ X 𝑋̅

𝑄2𝑛 ̅̅̅̅̅
𝑄2𝑛

1 1 0 0 𝑄𝑛 𝑍 = 𝑄2𝑛 . 𝑄𝑛

0 0 0 0 ̅̅̅̅
𝑄𝑛

𝑋̅ X 𝑋̅

ESCUELA DE INGENIERIA ELECTRONICA 6

VERIFICACIÓN DEL FUNCIONAMIENTO DEL CIRCUITO

Entrada (X) 1 0 1 1 1 0 1 1 1 1 1 1

Clock 1 1 1 1 1 1 1 1 1 1 1 1

(Flanco Negativo) 0 0 0 0 0 0 0 0 0 0 0 0

Estado Actual 01 00 01 10 11 00 01 10 11 01 10 11

Salida (Z) 0 0 0 0 1 0 0 0 1 0 0 1

Este es el diseño de un circuito detector de 3 niveles altos en la entrada X, cada vez que haya
una lectura de 3 veces alto en la entrada la salida Z tomara un nivel alto ( 1 lógico)

Siendo la secuencia:
ESCUELA DE INGENIERIA ELECTRONICA 7
Secuencia en X = 0 1 1 1 0 1 1 1 1 1 1

Salida Z = 0 0 0 1 0 0 0 1 0 0 1

Entrada en X=0 y la salida es Z=0.

El estado inicial es 00(A).

Entrada en nivel alto, del estado 00(A) se pasa

al estado 01(B). La salida es Z=0.

ESCUELA DE INGENIERIA ELECTRONICA 8

Entrada en nivel alto, del estado 01(B) se
pasa al estado 10(C). La salida es Z=0.

Entrada en nivel alto, del estado 10(C) se

pasa al estado 11(D). La salida es Z=1.

ESCUELA DE INGENIERIA ELECTRONICA 9

OBSERVACIONES Y CONCLUSIONES

 Pudimos comprobar el funcionamiento de nuestro diseño y observar los

resultados esperados de acuerdo con las especificaciones del informe
previo.
 El circuito detecta la entrada X cada vez que ingresa un clock, es decir,
con cada flanco de bajada, el valor de la entrada en ese instante va a
determinar que los estados cambien o se mantengan.
 No se puede reducir el número de estados del circuito. Según la tabla
de estados para poder reducir los estados, C y D tendrían que ser
equivalentes cosa que no se lograría ya que tienen diferentes salidas.
 Fue necesario usar cuatro estados ya que tres se usaron para detectar
los tres unos de la secuencia (111) y un estado adicional para
mantener la salida en cero cada vez que se ingresaba secuencia
diferentes.
 Este circuito fue diseñado para evitar el traslape cosa que pudimos
evitar retornando al estado donde se ha detectado el primer uno de la
secuencia (estado B) después de haber detectado los tres unos y
quedar en el último estado (estado D).

1
ESCUELA DE INGENIERIA ELECTRONICA
0