RESUMEN

En este trabajo se presenta el diseño de un contador binario de tres bits, se muestra el

procedimiento a seguir para el diseño del mismo, este procedimiento puede ser empleado para el
diseño de otros contadores ya que la metodología es la misma y solamente basta con adecuarlo a
la necesidad del diseñador, se muestra la tabla de excitación de los Flip-Flop’s tipo JK y por último
el diagrama lógico que resulta de este diseño.

1. INTRODUCCIÓN

En la actualidad el diseño de un contador puede ser abarcado por un Micro controlador o algún
dispositivo FPGA sin embargo comparando costos y siendo una aplicación sencilla el diseño de estos
dispositivos puede ser empleando Flip-Flop’s que todavía se pueden encontrar en forma comercial
y a un bajo costo.

Un contador es básicamente un registro que pasa ´por una sucesión predeterminada de estados.
Las compuertas del contador están conectadas de tal manera que produce la sucesión prescrita de
estados binarios [1].

A continuación se muestra la tabla característica y tabla de excitación del Flip-Flop tipo JK que
describe el funcionamiento de este dispositivo.

La tabla 1 muestra la tabla característica del Flip-Flop tipo JK que describe las propiedades lógicas
del Flip-Flop en forma tabular y define el siguiente estado Q(t+1), en función de las entradas y el
estado actual Q(t).

La tabla 2 presenta la tabla de excitación del Flip-Flop tipo JK, esta tabla tiene una columna para el
estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay cuatro posibles
transiciones del estado actual al siguiente estado, el símbolo X en la tabla representa una condición
de indiferencia, es decir que no importa si la entrada es 1 o 0 [1]

2. DISEÑO DEL CONTADOR.

El contador a diseñar se plantea en la tabla 3, es un contador de tres bits, este contador iniciará en
ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo, esto
por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a continuación se
detallan los pasos para este diseño.
Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada Flip-Flop y
se plantean las combinaciones de entrada para el estado siguiente.

Se puede apreciar en la tabla el estado presente para cada Flip-Flop y el estado siguiente, así para
el estado presente de QC=0 el estado siguiente QC=0 se requiere una combinación de entrada para
JC=0 y KC=X, para el estado presente de QB=0 y el estado siguiente QB=0 se requiere que JB=0 y
KB=X, para el estado presente de QA=0 y el estado siguiente QA=1 se requiere que las entradas
estén en JA=1 y KA=X, con el apoyo de la tabla 2 se puede continuar para los siguientes estados de
los Flip Flop.
Paso 2. A continuación se realiza la simplificación de las ecuaciones de entrada para cada Flip-Flop.
Como se muestra a continuación.
Las ecuaciones de estado que resultaron para este diseño son:

JC = KC = QBQA

JB = KB = QA

JA = KA = 1

Paso 3. Se dibuja el diagrama lógico, se recomienda el empleo del C.I. 74LS76 que cuenta con dos
Flip-Flop tipo JK, la señal de reloj puede ser generada por un temporizador como el LM555 la
frecuencia puede ser ajustada a gusto del diseñador, se observa que PR (pone a 1 la salida Q) es
activo en bajo y como no se va a emplear se conecta a 5V, la entrada CLR también es activo en bajo
y se emplea para poner en cero las salidas Q, cuenta con un interruptor que permite realizar esta
función. Se puede realizar la simulación de este circuito en Multisim y comprobar su
funcionamiento.

3. Conclusiones

Los sistemas digitales en la actualidad son muy empleados y para aplicaciones específicas es
necesario realizar el diseño de estos circuitos, el procedimiento de diseño de los circuitos
contadores son muy parecidos y empleando la misma lógica se puede extender a contadores de
cualquier cantidad de bits.