Department of Electrical and Electronics Engineering

Reg. No. :
MANIPAL INSTITUTE OF TECHNOLOGY, MANIPAL
(A Constituent Institute of Manipal University, Manipal)

FIFTH SEMESTER B.E. DEGREE MAKEUP EXAMINATION

(REVISED CREDIT SYSTEM: 2007)
07 January 2010
DIGITAL SYSTEM DESIGN (ELE 311)
Time: 3 hours Max. Marks: 50
Note : Answer any FIVE full questions.
Missing data, if any, may be suitably assumed.

1A.  Differentiate between semi custom and full custom design.  (04) 

1B.  With neat diagrams explain IC fabrication process.  (06) 
     
2A. If  A=”110” , B=”111”, C=”011000” and D=”111011”, Compute (A & not b or C ror 2 and D)  (02) 
2B.  Write a note on Data types in VHDL.  (04) 
2C.  Write a structural VHDL code to implement a 4 bit full subtractor.  (04) 
     
3A.  What are the different wait statements? Explain with examples  (03) 
3B.  List any four differences between signal assignment and variable assignment statement  (03) 
3C.  Develop VHDL code to check   the given 4 bit number is even or not. It gives the output 1 if it is 
even, otherwise 0.   (04) 
     
4A.  Write a function PARITY, which returns the even parity for the bit vector passed to it.  (03) 
4B.  Write VHDL code for a JK flip flop. Using this as a component develop structural model for a 3 bit 
asynchronous counter.  (03) 
4C.  Briefly outline the purpose of the following VHDL modeling constructs: 
i) for generate and if generate statements 
      ii)   block statement.  (04) 
     
5A.  Write a VHDL code to detect a sequence 110 using Mealy m/c in a block of 64 bits.  (05) 
5B.  Write a simple test bench code for a 2 to 4 Decoder  (05) 
     
6A.  Realize 16 input OR function using LUTs and other resources available in Xilinx FPGA.  (04) 
6B.  Implement three input Ex‐OR gate using Actel Act II logic Module.  (03) 
6C.  Write a note on Sequential Circuit Testing.  (03) 

Page 1 of 1