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1
audio a las características particulares de los dispositivos
FPGA
Simplificando la expresión:
𝑭=𝑩 ̅ 𝑪 = ̅̅̅̅̅̅
̅ +𝑨 𝑩𝑨̅̅̅̅
̅𝑪
Diagrama de bloques
2
a) Obtenga a partir de este decodificador un
demultiplexor (una entrada y ocho salidas con tres
líneas de selección).
b) Si se desea que el demultiplexor diseñado tenga una
entrada de habilitación (activa a nivel alto), ¿Qué
modificaciones haría sobre el circuito anterior?
c) Qué modificaciones haría en el diseño realizado, tras
los dos apartados anteriores, si el decodificaor hubiese
tenido salidas a nivel bajo?
𝑭𝒊𝒈𝟓. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝑵𝒆𝒖𝒓𝒐𝒏𝒂
Deducción de la función lógica
A, B, C Sinapsis de excitación.
A, D, E Sinapsis de inhibición.
𝑩𝟎 = ̅̅̅̅
̅̅̅̅ 𝐴0 ̅̅̅̅
𝐴1 ̅̅̅̅
𝐴2
Deducción de la función lógica
𝑩𝟏 = 𝐴0 ̅̅̅̅
̅̅̅̅ ̅̅̅̅ 𝐴1 𝐴2
𝑭(𝑨, 𝑩, 𝑪, 𝑫, 𝑬) 𝑩𝟐 = ̅̅̅̅
̅̅̅̅ 𝐴0 𝐴1 ̅̅̅̅
𝐴2
𝑩𝟑 = ̅̅̅̅
̅̅̅̅ 𝐴0 𝐴1 𝐴2
= ∑(4,8,12,13,14,16,20,21,22,24,25,26,28,29,31,31) 𝑩𝟒 = 𝐴0 ̅̅̅̅
̅̅̅̅ 𝐴1 ̅̅̅̅
𝐴2
𝑩𝟓 = 𝐴0 ̅̅̅̅
̅̅̅̅ 𝐴1 𝐴2
𝑩𝟔 = 𝐴0 𝐴1 ̅̅̅̅
̅̅̅̅ 𝐴2
Simplificando la expresión: ̅̅̅̅
𝑩𝟕 = 𝐴0 𝐴1 𝐴2
̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅̅̅̅̅̅̅̅̅
𝑭 = ̅̅̅̅
𝑪𝑬̅ ̅̅̅̅
𝑩𝑬̅ ̅̅̅̅
𝑪𝑫̅
Diagrama de bloques
Diagrama de bloques
Diagrama Esquemático
IV. RECOMENDACIONES
Diagrama Esquemático
Se recomienda simular antes de implementar las
aplicaciones en la FPGA y recordar que actualmente
para la versión de ISE 14.7 no está habilitada esta
opción.
Se debe tener en cuenta la cantidad de entradas y
salidas que vamos a utilizar de a FPGA y de necesitar
más entradas de las que tenemos se recomienda
multiplexarlas.
V. REFERENCIAS