Magistrale sincrone

După cum s-a menţionat, la aceste magistrale ciclurile de transfer sunt

direct corelate cu semnalul de tact. Pentru a explica modul în care se realizează
transferul vom considera o M la care citirea unui cuvânt din memorie necesită
trei cicluri magistrală T1, T2, T3 cu o durată 3T, T fiind perioada ceasului.
În ciclul T1, UCP depune adresa cuvântului pe liniile de adrese. După
stabilizarea adresei la noua valoare, se activează semnalele MREQ (Memory
REQuest – cerere acces la memorie) şi RD (ReaD – operaţie de citire). Memoria
decodifică adresa în ciclul T2 şi depune data pe magistrală în ciclul T3. Pe
frontul descrescător al ceasului din ciclul T3, UCP strobează (citeşte) liniile de
date, memorând valoarea într-un registru intern. După citire, UCP dezactivează
semnalele MREQ şi RD, după care de la frontul crescător al ceasului poate
începe un nou ciclu.
Semnificaţiile timpilor marcaţi sunt următoarele:
-TAD este intervalul de timp de la începutul ciclului T1 până la depunerea
adresei (este limitat superior);
-TDS (Data Setup) – intervalul de la depunerea datei până la frontul
descrescător al ceasului din ciclul T3 (este limitat inferior);
-TM - intervalul de la depunerea adresei până la activarea semnalului
MREQ (este limitat inferior); acest timp este important dacă semnalul MREQ se
utilizează la selecţia circuitului de memorie, deoarece anumite memorii necesită
un timp de stabilizare a adresei până la selecţie;
-TML, TRL – intervalele de la frontul descrescător al ceasului din ciclul T1
până la activarea semnalelor MREQ , respectiv RD (cei doi timpi sunt limitaţi
superior pentru ca astfel cele două semnale să fie activate într-un anumit timp de
la mijlocul ciclului T1);
-TMH, TRH – timpii după care trebuie dezactivate semnalele MREQ şi RD
după citirea datei (limitate superior);
- TDH – timpul cât trebuie menţinută data pe magistrală după
dezactivarea semnalului RD.
Pe lângă ciclurile de citire şi scriere, unele M permit şi transferuri pe
blocuri. Dacă se lansează o cerere de citire a unui bloc, dispozitivul master
indică celui slave numărul de octeţi care urmează a fi transferaţi (de exemplu în
ciclul T1). Dispozitivul slave transmite un octet în timpul fiecărei ciclu, până
când contorul asociat transferului ajunge la zero.
Magistralele sincrone prezintă unele dezavantaje cum ar fi:
- posibile întârzieri în situaţia în care un transfer nu se termină după un
număr întreg de cicluri (trebuie să se aştepte sfârşitul de ciclu);
- existenţa unei unice viteze (dacă la o M se conectează dispozitive cu
viteze diferite, viteza trebuie aleasă după dispozitivul cel mai lent, cele rapide în
raport cu acesta fiind întârziate);
- după alegerea duratei unui ciclu de magistrală este dificil să se utilizeze
dispozitive cu îmbunătăţirile tehnologice (de exemplu, dacă în timp vor fi
disponibile memorii mai rapide, cu toate că vor putea fi utilizate, ele vor
funcţiona la aceeaşi viteză ca şi cele vechi, deoarece protocolul M cere ca
memoria să depună datele cu TDS înaintea frontului căzător al ceasului din
ciclul T3.