Laboratorio de Sistema Digitales 2

Latch y flip – flop

NOMBRES: Ítalo Riquelme – Enrique Altamirano – Cristián Venegas – Franz Barra.

ASIGNATURA: Sistemas Digitales 2
PROFESOR: Felipe Ortiz
FECHA: 09/04/2018
Introducción

En este informe analizaremos el funcionamiento de los latches rs, latch rst y

los divisores de frecuencia a través de los circuitos integrados NE555,
74LS02, 74LS08 y TTL 7473. El temporizador 555 es un dispositivo versátil
y muy utilizado, porque puede ser configurado de dos modos distintos, bien
como multivibrador monoestable o como multivibrador Astable (oscilador). Un
multivibrador Astable no tiene estados estables y varía, por tanto, una y otra
vez (oscila) entre dos estados inestables, sin utilizar un circuito de disparo
externo. Este temporizador ocuparemos para crear un clock o timer.

Un latch es un tipo de dispositivo lógico biestable o multivibrador. Un latch R-

S (set-reset) con entrada activa a nivel ALTO se compone de dos puertas
NOR acopladas. Las salidas de cada puerta se conectan a la entrada de la
puerta opuesta. Esto origina la realimentación (feedback) regenerativa
característica de todos los latches y flip–flops.

El latch RST es un latch RS comandado por una señal de reloj (lo cual
convierte el circuito en un biestable síncrono). La diferencia principal
diferencia con los anteriores es que los cambios de estado se producen con
la señal de reloj en 1. El flip – flip JK puede ser utilizado como divisor de
frecuencias, es decir, al ingresar una onda cuadrada de una frecuencia
determinada, a la salida es este se puede obtener una frecuencia
correspondiente a la mitad de la entrada.
Actividad nº 1

Circuito clock en modo astable.

Primero que todo, para trabajar en este laboratorio utilizamos una fuente de
poder de 220v regulable, un protoboard, un osciloscopio, un multitester,
alicates cortante y de punta y un entrenador electrónico.

Figuras n°1: fuente de poder continua, osciloscopio, entrenador electrónico

Para la construcción de este clock usamos un c.i. NE555, un potenciómetro

de 10Kohm, resistencias de 2,2Kohm y 1Kohm, un diodo led y una resistencia
de 220 ohm para proteger el diodo; Todo esto, alimentado con un voltaje de
5 VCC.

Figura n°2: Esquema circuito integrado 555 Figura n°3: montaje del circuito clock

Básicamente la función del clock consiste en mandar señales que oscilan en

estados bajos y altos, estos se ven reflejados en el encendido y apagado del
diodo led, y se puede regular su tiempo de oscilación con el potenciómetro:
 Figura n°4 y Figura n°5: funcionamiento del circuito clock
clock

Actividad n° 2

Latch R – S
Para esta actividad utilizamos el circuito integrado 74LS72, este
particularmente está configurado con compuertas NOR, este integrado
tiene 4 compuertas NOR pero para esta tarea solo usamos 2, y las
conectamos tal y como indica las imágenes de abajo:

Figuras n°6 Esquema de compuerta lógica NOR, n°7 data sheet de circuito integrado 7402 y n°8 montajes
de circuito con c.i. 7402

Posteriormente alimentamos el integrado a 5 VCC en el pin 14 y el pin 7 lo

conectamos a GND. Las salidas Q y Q´ les conectamos unos diodos led para
indicar si las compuertas estaban en funcionamiento o no, y las entradas R y
S las conectamos a los switch del entrenador electrónico para enviar las
señales altas y bajas (1 y 0).

La idea de esto era comprobar el cómo se comportaba el circuito y si hacía

retención de estados al estar sin señal en R y S:
 Figura n°9: tabla de verdad de salida Q

La siguiente actividad consistía en ver la funcionalidad del latch al

retener un estado siguiendo los siguientes parámetros (0 en baja y 1
en alta):

Figura n°10: Tabla de verdad de salida Qn-1

Al hacer las pruebas correspondientes notábamos que si la señal que

enviábamos en el switch se mantuviese en SET, la señal en la salida Q
no variaba o se mantenía a menos que activáramos el switch RESET,
y al volver a mandar señal en la misma, esta no variaba cumpliéndose
lo explicado en las clases anteriores:
 Figura n°11: montaje circuito latch, vista diagonal

Figuras n° 11, n°12, n°13, n°14: montaje del circuito latch

También al desconectar el clock, el latch seguía reteniendo la señal que tenía:

Figura n°15 y n°16: circuito latch energizado

Actividad n°3
Flip-flop jk
Para esta actividad fue necesario usar el integrado TTL7473, que contiene
dos Flip-Flop JK en su interior con entradas adicionales Clear y conectar la
señal del clock al pin 1:

Figura n°17 y n°18: data sheet flip-flop jk ttl7473

La idea es que le flip-flop haga un desplazo de señales en sus salidas a

medida que el clock marcara un 1 lógico, esto provocaba que los leds se
encendieran de forma sincronizada de Q a Q´, y lo mismo pasaba al
conectar de forma escalada otro integrado TTL7473, estos se encendían
también en orden:
Y por último tuvimos que medir las señales tanto del clock como en las
salidas Q y Q´ con el osciloscopio el cual reflejaba señales de onda
cuadraba el cual reflejaban cambios en sus salidas al haber una señal
de subida en el clock, la señal de salida se prolongaba mucho más en
comparación a las pulsaciones de la entrada y del clock:
Conclusión:
El desarrollo de estas prácticas de laboratorio ha sido de gran utilidad, pues
los conocimientos teóricos se han comprobado mediante el desarrollo de
cada montaje de circuitos en la protoboard. Concluyendo con los principales
puntos aprendidos mediante esta práctica de laboratorio.
En la primera actividad utilizamos el circuito integrado 555 en modo astable,
en donde logramos percibir que la salida 3 va cambiando continuamente
entre el nivel bajo y el nivel alto, regulado por un potenciómetro.
En la segunda actividad, se construyó un circuito latch RST, montado con
compuertas nor 7402 y and 7408, entrega un pulso completo de salida por
cada dos pulsos de entrada. Básicamente es un biestable RS con
compuertas (clocked) dispuestas de tal forma que la acción set-reset sea
llevada a cabo por una sola línea de entrada y dos salidas completamente
entre sí. En la práctica el circuito integrado dispone de 2 entradas auxiliares
marcadas como J y K, dispuestas a condicionar el estado que debe tomar la
salida a partir del momento que llegue la próxima transición activa del pulso
clock.
Y finalizando con la tercera actividad donde se utilizó un flip-flop Jk en un
circuito divisor de frecuencias, donde el flip-flop desplazo las señales de
salida a medida que a medida que el timer marcaba el 1 lógico provocando
que los led se encendieran de forma sincronizada de q a q´, de la misma
forma sucedió lo mismo al conectar otro integrado de forma escalada.