Informe Previo

Laboratorio N°1 Microelectrónica

Alumno: Palomino Marcelo, Gustavo Adolfo 20090059D

1) Presentar en laboratorio el LAYOUT realizado del inversor (inv. msk). Considerar para el
layout el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de
conseguir un layout de dimensiones minimas.

SOLUCION
Inversor CMOS
 Interruptor PMOS en serie con un interruptor NMOS
 PMOS se le denomina pull-up genera el uno
 Nmos de le denomina pull-down genera el cero
 La salida se genera de la unión de los interruptores.

Vout ~ Vin

Considerando los LAYOUT mostrados, se debe tener en cuenta que un solo corte debe de
mostrar la sección de los dos transistores a la vez.
La condición de dimensiones mínimas se pueden obtener por las reglas de diseño Lambda
las cuales son mostradas a continuación:

Transistor NMOS:

Transistor PMOS:

Teniendo en cuenta estas condiciones de diseño, obtenemos el siguiente LAYOUT:

2) Para el LAYOUT del inversor, hallar las dimensiones (W/L) de los transistores, la frecuencia
MAXIMA de operación y dar respuesta escrita a todas las interrogantes de la guía que
están arriba planteadas. En laboratorio se pide responder dichas preguntas.

SOLUCION

Utilizando el comando Navigator obtenemos las dimensiones de los transistores.

MOS W(um) L(um) W/L

N 0.5 0.25 2

P 0.5 0.25 2

Simulando el circuito se obtiene:

3) Extraer la descripción CIR (Spice) y la descripción CIF (Caltech Intermediate Form) del
inversor. En cada caso, establecer las reglas principales de sintaxis y describir sus
contenidos. Buscar en internet la información necesaria.

SOLUCION
a) Descripción del formato CIF (Caltech Intermediate Form). El lenguaje CIF es un
medio de describir objetos gráficos de interés para diseñadores de circuitos y
sistemas VLSI. La descripción es un archivo de texto para simplificar la combinación
de archivos y la búsqueda de dificultades.

Syntaxis. Está compuesto por una secuencia de caracteres pertenecientes a un

conjunto limitado. El archivo contiene una lista de comandos, los cuales se separan
por un punto y coma, seguidos por un marcador final. Los comandos son:

( File : "D:\DOCUMENTOS\UNIVERSIDAD\CURSOS\MICROELECTRONICA\invcmos.CIF");
( Conversion from Microwind Version 3.13.1.7 Nov 13, 2005 to CIF);
( Version 27/09/2013,07:44:37 p.m.);
Comienzo de definicion de símbolo: DS 1 1 1;
9 topcell;
Especificacion de capa: L 1;
Poligono: P 4125,4625 6875,4625 6875,7875 4125,7875;
Especificacion de capa: L 19;
Poligono: P 5725,6725 6025,6725 6025,7025 5725,7025;
Poligono: P 5725,3475 6025,3475 6025,3775 5725,3775;
Poligono: P 4600,4975 4900,4975 4900,5275 4600,5275;
Poligono: P 5725,2225 6025,2225 6025,2525 5725,2525;
Poligono: P 5725,5475 6025,5475 6025,5775 5725,5775;
94 Vdd 4750,5125;
94 Vdd 6375,8500;
94 Vss 6375,1625;
94 clock1 3375,4500;
94 F 8125,4750;
Fin de definicion de simbolo: DF;
Llamador de simbolo: C 1;
Marcador final: E
b) Descripción de circuitos en Spice. El SPICE(Simulation Program with Integrated
Circuit Emphasis) es un programa de simulacion de circuitos de proposito general
que permite realizar analisis de continua no lineales, analisis transitorio no lineal y
analisis de alterna lineal.

Sintaxis. Los campos es un comando pueden ser separados por uno o más
espacios, una coma, un signo igual(=) o un paréntesis izquierdo o derecho, se
ignoran los espacios adicionales. Un comando se puede continuar colocando un
signo más(+) en la columna 1 de la siguiente línea. El numero de caracteres ppor
línea es 80.

 Dirección donde se encuentra

CIRCUIT D:\DOCUMENTOS\UNIVERSIDAD\CURSOS\MICROELECTRONICA\invcmos.MSK

 Comentarios comienzan con * en la primera columna

*
* IC Technology: CMOS 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
Vclock1 6 0 DC 0 PULSE(0.00 2.50 0.20N 0.05N 0.05N 0.20N 0.50N)
*
* List of nodes
* "F" corresponds to n°4
* "clock1" corresponds to n°6
*
* MOS devices

 Transistores
MN1 0 6 4 0 N1 W= 0.50U L= 0.25U
MP1 4 6 1 1 P1 W= 0.50U L= 0.25U
*
 Condensadores
C2 1 0 2.533fF
C3 1 0 0.641fF
C4 4 0 1.124fF
C6 6 0 0.243fF
*
*
* n-MOS BSIM4 :
* Standard
.MODEL N1 NMOS LEVEL=14 VTHO=0.45 U0=0.062 TOXE= 5.0E-9 LINT=-0.010U
+K1 =0.170 K2=0.100 DVT0=2.300
+DVT1=0.540 LPE0=23.000e-9 ETA0=0.080
+NFACTOR= 3.0 U0=0.062 UA=7.000e-15
+WINT=0.020U LPE0=23.000e-9
+KT1=-0.060 UTE=-1.800 VOFF=0.010
+XJ=0.150U NDEP=170.000e15 PCLM=0.290
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p
*
* p-MOS BSIM4:
* Standard
.MODEL P1 PMOS LEVEL=14 VTHO=-0.45 U0=0.010 TOXE= 5.0E-9 LINT=-0.040U
+K1 =0.290 K2=0.100 DVT0=2.300
+DVT1=0.540 LPE0=23.000e-9 ETA0=0.080
+NFACTOR= 2.2 U0=0.010 UA=1.000e-15
+WINT=0.020U LPE0=23.000e-9
+KT1=-0.060 UTE=-1.800 VOFF=0.010
+XJ=0.150U NDEP=170.000e15 PCLM=0.300
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p
*
* Transient analysis
*
* (Winspice)
.options temp=27.0
.control
tran 0.1N 5.00N
print V(6) V(4) > out.txt
plot V(6) V(4)
.endc

 Comando final de circuito

.END
4) Para circuitos digitales CMOS mostrados en las Figuras 1,2,3. Analizar y determinar la
función lógica de salida de los circuitos. Presentar el LAYOUT(manual) como minimo de
DOS de ellos y corroborar su función lógica mediante simulación. Medir el AREA del layout
y hallar la frecuencia MAXIMA de operación.

SOLUCION

a) Figura 1

Considerando el funcionamiento de los transistores NMOS y PMOS:

NMOS

PMOS
Analizando la función lógica del circuito se obtendrá:

S IN1 IN2 F

0 0 0 1

0 0 1 0

0 1 0 1 ~𝐼𝑁2

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 0 ~𝐼𝑁1

1 1 1 0

El LAYOUT que se obtuvo tratando de que cumpla las reglas lambda, es el siguiente:

 Usando la herramienta Measure distance, el área de trabajo es : 8.375μ X 7.250μ

Simulando el circuito se obtiene:

 Cumple con el análisis realizado anteriormente.

 El delaymax = 243ps entonces fmax = 4.11GHz

b) Figura 2

Analizando la función lógica:

A B F’ F’’ F

0 0 1 Z 0

F’’ 0 1 1 0 1
F’ F

1 0 1 0 1

1 1 0 1 0
El LAYOUT que se obtuvo tratando de que cumpla las reglas lambda, es el siguiente:

 Usando la herramienta Measure distance, el área de trabajo es : 14.375μ X 7.750μ

Simulando el circuito se obtiene:

 No cumple con el análisis realizado anteriormente, se observa un pulso antes de

0.5ns que es por la capacitancia paracita.
 El delaymax = 256ps entonces fmax = 3.90GHz
 c) Figura 3

El LAYOUT que se obtuvo tratando de que cumpla las reglas lambda, es el siguiente:

 Usando la herramienta Measure distance, el área de trabajo es : 15.5μ X 14.250μ

Simulando el circuito se obtiene: