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I/O
ROM CPU
Datos
I/O
RAM
I/O
2
TE 1010
Arquitectura de computadoras
➢Arquitectura interna de una computadora:
Bus de direcciones
CPU
Bus de datos
/MWTC
/MRTC
/IOWC
/IORC
Memoria Memoria
Teclado Pantalla
ROM RAM
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TE 1010
Arquitectura de computadoras
➢Un sistema a base de una CPU cuenta con 2 tipos de
buses:
➢Bus de datos: por el cual se realiza el intercambio de palabras
de información.
➢Bus de direcciones: que permite seleccionar el contenido del
mapa de memoria.
TE 1010 4
Arquitectura de computadoras
➢Un microprocesador ejecuta una serie de instrucciones de
forma secuencial.
ALTO NIVEL
Visual C++
C++
JAVA
C
Assembler
HEX
BAJO NIVEL
➢Estas instrucciones se escriben en un lenguaje llamado
“lenguaje ensamblador”, el cual puede ser interpretado por el
humano.
TE 1010 5
Arquitectura de computadoras
➢El lenguaje Ensamblador permite la construcción de códigos
secuenciales de tareas reducidas (RISC) lo más cercano posible
al código de ejecución del procesador:
LOAD A mem; carga el valor contenido en el registro A en la
; dirección de memoria mem.
CON B const; carga el valor de la constante const en el registro B.
ADD A,B; Suma el valor del registro A con el valor del registro B
; y almacena ese valor en otro registro.
SUB A,B; Efectúa la resta entre los valores contenidos en los registros
; A y B.
➢Mediante un programa llamado propiamente “ensamblador”
se traduce a un lenguaje máquina que el CPU entiende:
:A990456EA060B03201FF;
TE 1010 6
Arquitectura de una CPU
TE 1010 7
Arquitectura de una CPU
Codificador: Interpreta el código Máquina
TE 1010 8
Unidad Aritmética Lógica: ALU
Una ALU (Unidad Aritmética-Lógica) es un circuito
que permite, como su nombre lo indica, realizar
operaciones lógicas y aritméticas.
ALU Banderas
A B
La ALU
B[0]
A[0]
una ALU simple es NA
ALU Bit Slice
mediante una célula de NB
Cin
tipo “bit-slice”.
C[1] FA
Señales d e
A and B control
Esta célula permite /B
realizar la suma ó /A
A xor B; [A+B]
alguna operación lógica A or B
entre 2 bits. S[0]
MUX
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Diseño de una ALU
En principio, la célula basada
en un Full Adder permite
B[0]
A[0]
realizar operaciones de ALU Bit Slice
NA
SUMA, RESTA, AND, OR, XOR y NB
NOT. Cin
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Diseño de una ALU
Si A, o B están negadas, o si el Carry-in es ‘1’. Entonces las salidas de Carry-Out y de
Suma no pueden ser utilizadas para generar las funciones AND y XOR
respectivamente:
B[0]
A[0]
NA
ALU Bit Slice
NB
Cin
Solución: Dividir el Full
Adder en dos Half Adder.
Full Adder
C[1] FA A
Señales d e A
A and B control S
B S
/B B
Co
/A
Co
A xor B; [A+B]
A or B A
S
S[0] Cin
B
Co
MUX
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Diseño de una ALU
La célula bit-slice quedaría de la
A[0]
B[0]
siguiente forma: ALU Bit Slice 2
NA
NB
Cin
Full Adder
C[1]
La función AND proviene HA
del CarryOut del primer HA
Señales d e
HA control
A and B
La función XOR proviene de /B
la Suma del primer HA
/A
A xor B
A or B
S[0] A+ B
MUX
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Diseño de una ALU
Varias células bit-slice permiten construir una ALU más compleja:
A[0]
B[0] Célula ALU
Cin
C[1]
ALU Control
Bit Slice
S[0]
B[2]
B[3]
B[1]
B[0]
A[0]
A[3]
A[2]
A[1]
ALU en arquitectura paralela C[3] C[2] C[1]
C[1]
de tipo Carry Ripple Co ALU ALU ALU ALU
Control
ALU 4 bits
S[3]
S[1]
S[0]
S[2]
¿Qué debemos agregar para obtener los bits de Overflow, Negativo, Zero?
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La ALU
Otro tipo de célula que se puede emplear es a base
de multiplexores:
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La ALU
Partes de la ALU:
Sumador/restador rápido
Operadores lógicos (AND, OR, XOR, NOT)
Un acumulador y un registro auxiliar
Un registro de salida
Señales de control que indiquen la operación a
realizar
Registro de banderas de estatus
La ALU
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Microprocesador
Un Microprocesador, como su nombre lo indica es un elemento muy
pequeño que puede procesar información.
21
¿Dónde podemos encontrarlos?
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Arquitectura de una PC
Componentes:
Reg. a Reg.
Reg. a Mem. Intercambio de datos
Mem. A reg.
Mem a mem.
Además el PSW contiene bits que hacen posible que la computadora responda
a solicitudes de servicio asincrónicas generadas por dispositivos de Entrada-
Salida, o condiciones de error interno. Estas señales se denominan
interrupciones.
Arquitectura de una PC
Registro a registro.
Registro a memoria.
Memoria a registro.
Memoria a memoria.
Arquitectura de una PC
El medio por el cual los dispositivos de E/S tienen acceso al CPU y al resto
de los elementos internos es el canal (bus) de Entrada – Salida común.
Dispositivos de
ENTRADA - SALIDA
RISC y CISC
EDIA/Mecatrónica/ADGG/2014 49
Arquitectura de una CPU
EDIA/Mecatrónica/ADGG/2014 51
Arquitectura Von Neumann
ROM
CPU
RAM
Datos/instrucciones
EPROM
Registros
De Direcciones
Status
Puertos E/S
EDIA/Mecatrónica/ADGG/2014 52
Arquitectura Von Neumann
Características principales:
Ciclo de
recuperación de Memoria
instrucción
Programa
Instrucción
Salida
Trayectoria Instrucción 5
de datos
F=x+y
G=w-z
Programa
Niveles de lenguajes en lenguaje
Si (f==g)
entonces
de programación: de alto
resultado=2*
x
nivel Además
resultado=6*
w
Lenguaje
ensambla-
dor
Lenguaje de
máquina a la
computadora
Arquitectura Von Neumann
Memoria
Incremento
+4
Arquitectura de la CPU:
Unidad de control
Registro de instrucción
Lógica de control
Selección Control
de función
Registro de selección
Registro de selección
de entrada
Memoria
de salida
A
local
B ALU
Archivo de registros
Arquitectura Von Neumann
EDIA/Mecatrónica/ADGG/2014 59
Arquitectura Harvard
Instrucciones
Deco de
Instrucciones Direcciones ROM
Datos RAM
CPU
EDIA/Mecatrónica/ADGG/2014 60
Arquitectura Harvard
El modelo Harvard dispone de dos memorias:
Memoria de datos
Memoria de Programa
Cronograma:
Procesador Segmentado
Ciclos de trabajo:
Ejemplo: Búsqueda 1 Ejecuta
1
A X Md CC
R
shiftout 8
SHIFTER CC
Opcode logic
ALU 9
control
alu
9
ALU
Op1 Op2
8 8
MUX1 MUX2
A X Md 0 Md 0
Arquitectura
alu9
And2 Cin
Or2 ADDER and logic operations
xOr2
Op1_com Op2_com
com1 com2
complementer complementer
Op1 Op2