Sunteți pe pagina 1din 4

Ministerul Educaţiei, Culturii și Cercetării al Republicii Moldova

Universitatea Tehnică a Moldovei

RAPORT
Lucrare de laborator Nr.1
la”Analiza și sinteza dispozitivelor numerice”
Tema: “Sinteza circuitelor logice combinaţionale”
Varianta 8

A efectuat: st. gr. TI-174


Iepuraș D.

A verificat: Munteanu S.

Chişinău – 2018
Scopul lucrării:

Studierea practică şi cercetarea procesului de sinteză a circuitelor logice


combinaţionale.

Efectuarea lucrării:

1. Alcătuirea tabelei de adevăr a funcției logice y1 comform variantei din


tabelul 2.1
2. Minimizarea funcției cu ajutorul tabelei Carnough și determinati FDM și
FCM.
3. Realizarea circuitelor logice pentru FDM în baza porților ȘI-NU și circuitul
logic al FCM cu porți logice SAU-NU.

Sarcina lucrării:

Varianta 8

y1=(0,1,2,4,6,8,11,12,15)

I. Tabelul de adevăr:

x1 x2 x3 x4 y1
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 1
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 1
II. Minimizarea funcției y1 folosind tabela Carnough:

00 01 11 10 00 01 11 10
00 1 1 1 1 00
01 1 01 0 0 0
11 1 1 y1 11 0 0
10 1 1 10 0 0

FDN= 𝑦𝟏 = 𝑥1 𝑥3 𝑥4 + 𝑥1 𝑥3 𝑥4 +𝑥1 𝑥3 𝑥4 + 𝑥1 𝑥2 𝑥3

FCN = 𝑦2 = ( 𝑥1 + 𝑥3 + 𝑥4 ) (𝑥1 + 𝑥3 + 𝑥4 ) ( 𝑥2 + 𝑥3 + 𝑥4 ) ( 𝑥1 + 𝑥3 + 𝑥4 )

y1= (𝑥1 𝑥3 𝑥4 )(𝑥1 𝑥3 𝑥4 )(𝑥1 𝑥3 𝑥4 )( 𝑥1 𝑥2 𝑥3 )

y2= ( 𝑥1 + 𝑥3 + 𝑥4 )(𝑥1 + 𝑥3 + 𝑥4 )( 𝑥2 + 𝑥3 + 𝑥4 )( 𝑥1 + 𝑥3 + 𝑥4 )

III. Circuiele logice și determinarea costului și timpului de reținere pentru


fiecare circuit :
y1)

Costul: C = 16Q ; Timpul de reținere: Tdr = 2


y2)

Costul: C = 20Q ; Timpul de reținere: Tdr = 3

Concluzie:
În urma efectuării lucrării de laborator nr. 1, la tema ”Analiza și sinteza
dispozitivelor numerice”, am luat cunoștință cu circuitele logice combinaționale
.La fel, am minimizat funcțiile logice cu ajutorul tabelei Carnough. Cu ajutorul
programei “LogicWorks” , foarte simplu si eficient am realizat circuitele logice
combinaționale în baza porților ȘI-NU pentru circuitul logic al FDM și în baza
porților SAU-NU pentru circuitul logic FCM. De asemenea am calculat pentru
aceste circuite logice costul(Q) si timpul de retinere().