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MANUAL DE PRÁCTICAS DE VHDL
PONCE GOIZ IVAN, SERRANO JIMENEZ JOSE FRANCISCO, THECANHUEY AMASTAL
MIGUEL, VAZQUEZ RODRIGUEZ DANIEL, DIAZ SANCHEZ JESUS, TAPIA ORTEGA
MARIA FERNANDA, HERNANDEZ MOTA CARLOS.
VHDL es un lenguaje de especificación definido por el IEEE
(Institute of Electrical and Electronics Engineers) (ANSI/IEEE
1076-1993) utilizado para describir circuitos digitales y para la
automatización de diseño electrónico. VHDL es acrónimo
proveniente de la combinación de dos acrónimos: VHSIC (Very
High Speed Integrated Circuit) y HDL (Hardware Description
Language). Aunque puede ser usado de forma general para
describir cualquier circuito digital se usa principalmente para
programar PLD (Programable Logic Device - Dispositivo Lógico
Programable), FPGA (Field Programmable Gate Array), ASIC y
similares.
PALABRAS CLAVES; CIRCUITOS DIJITALES,
AUTOMATIZACIÓN DE DICEÑO ELECTRÓNICO, VHDL, PLD,
DISPOSITIVOS LÓGICOS PROGRAMABLES.
I. INTRODUCCIÓN
E l VHDL es un lenguaje de descripción de circuitos
electrónicos digitales que utiliza distintos niveles de
abstracción. El significado de las siglas VHDL es VHSIC (Very
High Speed Integrated Circuits) Hardware Description
Language. Esto significa que VHDL permite acelerar el proceso
de diseño. VHDL no es un lenguaje de programación, por ello
conocer su sintaxis no implica necesariamente saber diseñar
con él. VHDL es un lenguaje de descripción de hardware, que
permite describir circuitos síncronos y asíncronos.
Para realizar esto debemos:
*Pensar en puertas y biestables, no en variables ni funciones.
*Evitar bucles combinacionales y relojes condicionados.
*Saber qué parte del circuito es combinacional y cuál
secuencial.
Los circuitos descritos en VHDL pueden ser simulados
utilizando herramientas de simulación que reproducen el
funcionamiento del circuito descrito. Para la realización de la
simulación existe un estándar aprobado por el IEEE, en el cual
se explican todas las expresiones propias de VHDL y cómo se
simulan. Además, existen herramientas que transforman una
descripción VHDL en un circuito real (a este proceso se le
denomina síntesis). La sintaxis para síntesis y su
implementación final, aunque sigue unas normas generales,
depende en gran medida de la herramienta de síntesis
seleccionada.
1
II. ELEMENTOS BÁSICOS DE VHDL
Un sistema digital está descrito por sus entradas y sus salidas
y la relación que existe entre ellas. En el caso de VHDL por un
lado se describirá el aspecto exterior del circuito: entradas y
salidas; y por otro la forma de relacionar las entradas con las
salidas. El aspecto exterior, cuántos puertos de entrada y salida
tenemos, es lo que denominaremos entity. Y la descripción del
comportamiento del circuito architecture, toda architecture
tiene que estar asociada a una entity. Además, aunque no es
estrictamente necesario, podemos definir también las
bibliotecas y paquetes que vamos a utilizar, lo que nos indicará
que tipos de puertos y operadores podemos utilizar. Siempre ha
de aparecer la definición de las bibliotecas y paquetes antes de
la definición de la entity.
A. Entity
Una entidad es la abstracción de un circuito, ya sea desde un
complejo sistema electrónico o una simple puerta lógica. La
entidad únicamente describe la forma externa del circuito, en
ella se enumeran las entradas y las salidas del diseño. Una
entidad es análoga a un símbolo esquemático en los diagramas
electrónicos, el cual describe las conexiones del dispositivo
hacia el resto del diseño.
* Define externamente al circuito o subcircuito.
* Nombre y número de puertos, tipos de datos de entrada y
salida.
* Tienes toda la información necesaria para conectar tu
circuito a otros circuitos.
entity nombre is
generic (cte1: tipo := valor1; cte2: tipo:= valor 2; …);
port (entrada1, entrada2, … : in tipo;
salida1, salida2, …: out tipo;
puertoi : modo tipo);
end nombre;
Los puertos pueden ser de entrada in, salida out, entrada-
salida inout o buffer. Los puertos de entrada sólo se pueden leer
y no se puede modificar su valor internamente en la descripción
del comportamiento del circuito (architecture), sobre los
puertos de salida sólo se puede escribir pero nunca tomar
decisiones dependiendo de su valor (esto implica una lectura).
Si es estrictamente necesario escribir sobre un puerto a la vez
que se tiene que tener en cuenta su valor el tipo sería inout o
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buffer.
Además, en la entity se pueden definir unos valores genéricos
(generic) que se utilizarán para declarar propiedades y
constantes del circuito, independientemente de cual sea la
arquitectura. A nivel de simulación utilizaremos generic para
definir retardos de señales y ciclos de reloj, estas definiciones
no serán tenidas en cuenta a nivel de síntesis. También se puede
utilizar generic para introducir una constante que será utilizada
posteriormente en la architecture, utilizaremos esa constante
para hacer nuestro circuito más general.
A continuación se presenta un ejemplo de descripción
externa del circuito (entity). Para el ejemplo sabemos que el
circuito presentará dos entradas de tamaño N bits y una salida
de tamaño un bit, particularizamos la entidad para N igual a 8.
Como hemos advertido anteriormente, aunque la función de
generic es permitirnos generar un código más general, una vez
que definimos el circuito, tenemos que particularizarlo, por lo
que siempre debe darse un valor a las constantes del campo
A
B
F Y
generic;
entity F is
generic (N: natural :=8);
port (A, B: in bit_vector(N-1 downto 0);
Y: out bit);
end F;
B. Architecture
Los pares de entidades y arquitecturas se utilizan para
representar la descripción completa de un diseño. Una
arquitectura describe el funcionamiento de la entidad a la que
hace referencia, es decir, dentro de architecture tendremos que
describir el funcionamiento de la entidad a la que está asociada
utilizando las sentencias y expresiones propias de VHDL.
*Define internamente el circuito.
*Señales internas, funciones, procedimientos, constantes.
*La descripción de la arquitectura puede ser estructural o por
comportamiento.
architecture arch_name of entity_name is
-- declaraciones de la arquitectura:
-- tipos
-- señales
-- componentes
begin
-- código de descripción
-- instrucciones concurrentes
-- ecuaciones booleanes
-- componentes
process (lista de sensibilidad)
begin
-- código de descripción
end process;
end arch_name;
2
El código VHDL propiamente dicho se escribe dentro de
architecture. Cada architecture va asociada a una entity y se
indica en la primera sentencia. A continuación, y antes de begin
se definen todas las variables (señales) internas que vas a
necesitar para describir el comportamiento de nuestro circuito,
se definen los tipos particulares que necesitamos utilizar y los
componentes, otros circuitos ya definidos y compilados de los
cuales conocemos su interfaz en VHDL.
Desde begin hasta end escribiremos todas las sentencias
propias de VHDL, pero no todas pueden utilizarse en cualquier
parte del código. Así pues aquellas sentencias de VHDL que
tengan definido un valor para cualquier valor de la entrada (y
que nosotros denominamos sentencias concurrentes) podrán ir
en cualquier parte del código pero fuera de la estructura process.
Aunque no es el fin de este manual, puede afirmarse que todas
las sentencias concurrentes se traducirán en subcircuitos
combinacionales. También fuera de la estructura process, se
instanciarán los componentes, subcircuitos ya definido
sutilizados por el circuito actual, indicando cuáles son sus
entradas y sus salidas de entre las señales del circuito del que
forman parte.
El process es una estructura particular de VHDL (que se
describe con mucho más detalle más adelante) que se reserva
principalmente para contener sentencias que no tengan
obligatoriamente que tener definido su valor para todas las
entradas (el ejemplo más común es una estructura if-else
incompleta). Esto obliga a que la estructura process almacene
los valores de sus señales y pueda dar lugar (no siempre) a
subcircuitos secuenciales. Además, en simulación sólo se
ejecutan las sentencias internas a esta estructura cuando alguna
de las señales de su lista de sensibilidad cambia de valor.
C. Identificadores
En VHDL existen tres clases de objetos por defecto:
*Constant: Los objetos de esta clase tienen un valor inicial
que es asignado de forma previa a la simulación y que no puede
ser modificado durante ésta.
-constant identificador: tipo:= valor;
*Variable: Los objetos de esta clase contienen un único
valor que puede ser cambiado durante la simulación con una
sentencia de asignación. Las variables generalmente se utilizan
como índices, principalmente en instrucciones de bucle, o para
tomar valores que permitan modelar componentes. Las
variables NO representan conexiones o estados de memoria.
Pueden ser declaradas antes del begin de la architecture y antes
del begin del process, en su declaración se les puede asignar un
valor por defecto.
-variable identificador: tipo [:= valor];
La asignación de una variable a un valor se hace mediante el
operador :=
nombre variable := valor o expresión;
i := 10;
*Signal: Las señales representan elementos de memoria o
conexiones y sí pueden ser sintetizados, dicho de otra manera,
a cada objeto de nuestro código VHDL que sea declarado como
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signal le corresponde un cable o un elemento de memoria dos entradas es como la sigue:

(biestable, registro …) en nuestro circuito. Por lo tanto, su
comportamiento en simulación será el esperado de ese elemento
físico aunque no lo describamos en el código explícitamente.
Tienen que ser declaradas antes del begin de la architecture. Los
puertos de una entidad son implícitamente declarados como
señales en el momento de la declaración, ya que estos
representan conexiones.
-signal identificador: tipo;
La asignación de una señal a un valor se hace mediante el
operador <=
nombre señal <= valor o expresión;
A <= 10;
Input A Input B Input C
0 0 0
III. ESTRUCTURA BÁSICA DE UN ARCHIVO FUENTE EN VHDL 0 1 1
1 0 1
Como hemos visto los modelos VHDL están formados por 1 1 1
dos partes: la entidad (entity) y la arquitectura (architecture); es
en esta última donde se escriben las sentencias que describen el Los valores de una variable aparecen sobre la parte superior
comportamiento del circuito, a este modelo de programación en del mapa, definiendo los valores de la columna, mientras los
VHDL se le suele denominar behavioral. valores de la otra variable aparecen a un lado, definiendo los
valores de la variable en cada fila. El mapa de Karnaugh se va
completando colocando los unos “1” en la celda apropiada,
architecture circuito of nombre is ayudados por la tabla de verdad. Esta agrupación es conocida
-- señales como minitérminos o minterms y como expresión booleana
begin viene a ser una suma de productos. Usualmente no se escriben
-- sentencias concurrentes los ceros “0” en la tabla, ya que solo se agrupan los unos “1”.
process (lista de sensibilidad) En el mapa las celdas adyacentes que contienen unos 1 se
begin agrupan de a dos, de a cuatro, o de a ocho. En este caso, hay un
-- sentencias secuenciales grupo horizontal y otro vertical que puede agruparse de a dos.
-- sentencias condicionales Se indican los agrupamientos dibujando un círculo alrededor de
end process cada uno “1”.
end architecture circuito; Vamos a indicar cada uno de los pasos para obtener la
Dentro de la arquitectura se encuentra: expresión MSP (mínima suma de productos). Para ello vamos a
*Tipos y señales intermedias necesarios para la descripción ilustrarlo con el ejemplo:
del comportamiento.
*Sentencias de asignación que deben realizarse siempre así 𝑭(𝒙𝒚𝒛) = 𝒙𝒚𝒛̅̅̅̅̅ + 𝒙𝒚
̅̅̅̅𝒛 + 𝒙
̅𝒚𝒛̅ + 𝒙𝒚𝒛
̅̅̅̅ + 𝒙𝒚𝒛̅
como sentencias concurrentes. Los pasos a seguir para conseguir reducir esta expresión son:
*Uno a varios process que tienen en su interior sentencias 1. Convertir la expresión a una suma de productos si es
condicionales y asignaciones a señales que dan lugar a necesario. Esto se puede realizar de varias maneras:
hardware secuencial. *Algebraicamente.
*Construyendo una tabla de verdad, trasladando los valores
IV. MAPA DE KARNAUGH al mapa de Karnaugh. Esta es la forma que vamos a utilizar.
Un mapa de Karnaugh provee una manera alternativa de
simplificación de circuitos lógicos. En lugar de usar las técnicas X Y Z RESULTADO
de simplificación con el álgebra de Boole, tú puedes transferir 0 0 0 1
los valores lógicos desde una función booleana o desde una 0 0 1 1
tabla de verdad a un mapa de Karnaugh. El agrupamiento de 0 1 0 1
ceros 0 y unos 1 dentro del mapa te ayuda a visualizar las 0 1 1 0
relaciones lógicas entre las variables y conduce directamente a 1 0 0 1
una función booleana simplificada. 1 0 1 0
El mapa de Karnaugh es a menudo usado para simplificar los 1 1 0 1
problemas lógicos con 2, 3 o 4 variables. Un mapa de Karnaugh 1 1 1 0
de 2 variables es trivial pero puede ser usado para introducir el
método que necesitas aprender. El mapa para una puerta OR de
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1 1 0 0 0 0
1 1 1 0 0 1

A. Practica 1
𝑆1 = ̅̅̅̅̅
𝑎𝑏𝑐 + 𝑎̅𝑏𝑐 + 𝑎𝑏̅𝑐
𝑎̅(𝑏𝑐 + 𝑏𝑐) + 𝑎𝑏̅𝑐
̅̅̅
̅̅̅̅̅̅ ) + 𝑎𝑏̅𝑐
𝑎̅(𝑏⨀𝑐

2. Cubrir todos los unos del mapa mediante rectángulos de 2

elementos, donde N = 0 ... número de variables. Ninguno de B. Practica 2
esos rectángulos debe contener ningún cero.
*Para minimizar el número de términos resultantes se hará el 𝑆2 = ̅̅̅
𝑎𝑏𝑐 + 𝑎̅𝑏𝑐̅ + 𝑎𝑏𝑐 ̅̅̅
mínimo número posible de rectángulos que cubran todos los ̅
𝑎̅(𝑏𝑐 + 𝑏𝑐̅) + 𝑎𝑏𝑐 ̅̅̅
unos. 𝑎̅(𝑏 ⊕ 𝑐) + 𝑎𝑏𝑐̅̅̅
*Para minimizar el número de variables se hará cada
C. Practica 3
rectángulo tan grande como sea posible.
𝑆3 =
̅̅̅ + 𝑏𝑐 + 𝑏𝑐
𝑎𝑏 ̅̅̅
̅̅̅ + (𝑏⨀𝑐
𝑎𝑏 ̅̅̅̅̅̅ )
VI. Practica de compuertas

A. And de 2 entradas
La compuerta AND o compuerta Y lógica es una de las
compuertas más simples dentro de la Electrónica Digital. Su
Véase que en este caso se ha unido la columna izquierda con
representación o símbolo es la que se muestra en la siguiente
la derecha para formar un único rectángulo.
figura.
3. Encontrar la MSP (suma de productos mínima). Ojo
porque podemos encontrarnos con que puede haber más de una
MSP.
*Cada rectángulo pertenece a un término producto.
*Cada término se define encontrando las variables que hay A B X
en común en tal rectángulo. 0 0 0
En nuestro ejemplo tenemos 𝑭(𝒙𝒚𝒛) = 𝒛̅ + 𝒙𝒚 ̅̅̅̅ nótese que 0 1 0
las variables resultado son las que tienen un valor común en 1 0 0
cada rectángulo. 1 1 1

Primer paso;
Se le da clic derecho en la parte superior del programa, después
se le da en nuevo proyecto.

V. PRACTICAS 1, 2, 3

A B C S1 S2 S3
∅ ∅ ∅ 1 0 1
∅ ∅ 1 0 1 1
∅ 1 ∅ 0 1 0
0 1 1 1 0 1
1 0 0 0 1 1
1 0 1 1 0 0
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Segundo paso;
Aparecerá el siguiente código:
Después aparecerá el cuadro que se muestra a continuación,
seleccionar la opción del VHDL module y asignarle un nombre:

Después seleccionar Next y aparecerá el siguiente cuadro y

colocar las variables que ay aparecen y nuevamente aplastar
NEXT:
Después se eliminara todo lo que está en verde y quedara lo
siguiente;

Por ultimo aparecerá el siguiente cuadro y se aplastara FINISH:

Tercer paso;
Dar clic en run
Y aparecerá la siguiente imagen:
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B. And de 3 entradas
Una compuerta AND puede tener muchas entradas. La
compuerta AND de múltiples entradas puede ser creada
conectando compuertas simples en cascada. El problema de
poner compuertas en cascada, es que el tiempo de propagación
de la señal desde la entrada hasta la salida, aumenta.

A B C X
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1 D. Or de 3 entradas
La representación de la compuerta “OR” de tres entradas
C. Or de 2 entradas
La representación de la compuerta “OR” de 2 entradas y su
tabla de verdad se muestran a continuación.

A B C X
A C X 0 0 0 0
0 0 0 0 0 1 1
0 1 1 0 1 0 1
1 0 1 0 1 1 1
1 1 1 1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
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F. Xor de 2 entradas
La puerta lógica OR-exclusiva, más conocida por su nombre
en inglés XOR, realiza la función booleana A'B+AB'. Su
símbolo es el más (+) inscrito en un círculo. En la figura de la
derecha pueden observarse sus símbolos en electrónica.

E. Or de 4 entradas A B X
0 0 0
0 1 1
1 0 1
1 1 0
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1 0 0
1 1 0

G. Xnor de 2 entradas
Una compuerta NOR - exclusiva o XNOR opera en forma
exactamente opuesta a una compuerta XOR, entregando una
salida baja cuando una de sus entradas es baja y la otra es alta y
una salida alta cuando sus entradas son ambas altas o ambas
bajas. Es decir que una compuerta XNOR indica, mediante un
lógico que su salida, cuando las dos entradas tienen el mismo
estado.

A B X
0 0 1
0 1 0
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VI. COMOPONENTES DE ENTIDAD A. Sumador

VII. OPERACIONALES
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C. Restador

B. Multiplicador
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11
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Authors of rejected papers may revise and resubmit them as
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IX. CONCLUCION
Se logro inplementar el tech been en todos los programas,
.
REFERENCES
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