Capítulo 5:

CIRCUITOS BIESTABLES

– Biestable R S: funcionamiento síncrono y asíncrono.

– Biestable J K. Biestable maestro-esclavo.
– Biestable D.
– Biestable T.
– Parámetros de los registros.
– Descripción VHDL de registros.
– Ejercicios.

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 Biestables
• Un biestable es, por definición, un circuito digital capaz de
permanecer indefinidamente en uno cualquiera de sus dos
estados (0, 1), aunque desaparezca la señal de excitación
(entrada) que provocó su transición al estado actual. A esta
característica de retención de su estado se debe que sea
considerado como una célula de MEMORIA.

• Conceptualmente podemos imaginar el

principio de funcionamiento básico del
biestable mediante el acoplo de dos
circuitos inversores.

• Obviamente, este circuito puede estar entre dos estados

estables, pero para cambiar su estado hay que actuar sobre las
salidas de las puertas, por lo que no es aplicable en la práctica.

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 Biestables
• Los circuitos biestables pueden clasificarse de distintos modos:
– Según la operación que realizan: R-S, J-K, D, T.
– En este caso el valor de las salidas dependerá de la combinación de
entrada.
• Según el instante en que se permite el cambio de estado:
– Síncronos: la salida puede variar en función de la presencia de una
señal, CLOCK.
– Asíncronos: no requieren ninguna señal de reloj
• En el caso de operar con biestables síncronos hay que tener en
cuenta dos modos de operación:
– Disparo por nivel de tensión (alto o bajo)
– Disparo por cambio de nivel de tensión (ascendente o descendente).

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 Biestable R-S
• Biestable R-S NOR: Posee dos entradas que llamaremos R
(RESET) y S (SET), y dos salidas denominadas Q y /Q ya que
generalmente una es complementaria de la otra.

• Se dice que el biestable está en SET cuando Q = 1 (/Q = 0) y

está en RESET en caso contrario (Q = 0 y /Q = 1).

• Las entradas R y S
sirven para poner al
biestable en SET o
RESET

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 Biestable R-S
• EJEMPLO 1: Estudiar la transición del estado R=S=0 (Q=0) a
R=0, S=1.

Pulsar
000 001

110
1→0

001

110
1→0
1 01
0→1

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 Biestable R-S
• Biestable RS con puertas NAND
– Es el circuito dual del anterior, o lo que es lo mismo, las entradas son
activas a nivel bajo. En la figura siguiente se muestra el esquema,
símbolo y tabla de verdad de este circuito.

• En un sistema digital las señales se propagan a través de

diferentes caminos atravesando en cada uno de ellos un número
diferente de puertas, introduciendo cada una de ellas un tiempo de
retardo. Cuando varias de estas señales deben coincidir, por
ejemplo con las entradas de una puerta, las pequeñas diferencias
de tiempo existentes dan lugar a transitorios caracterizados por la
presencia de estados no previstos o indeseables.

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 Biestables Síncronos
• Lo que es importante en sistemas combinacionales, es de vital
importancia en sistemas secuenciales que, caracterizados por la
presencia de memoria, recuerdan la presencia del GLITCH
condicionando o falseando el funcionamiento del sistema. En la
figura siguiente se muestra esta situación.

• Por este motivo surgen los circuitos digitales síncronos,

caracterizados porque el sistema únicamente se activa en
determinados momentos, en los que es fácil asegurar que no se
producen situaciones críticas como la anteriormente expuesta.
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 Biestables Síncronos
• Los momentos de activación quedan definidos por un generador de
impulsos de frecuencia fija, llamado RELOJ (CLOCK). Cualquier
cambio en el sistema sólo es posible en los instantes señalados por
estos impulsos. La señal de reloj se caracteriza por:

• Biestable R-S síncrono:

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 Biestables Síncronos
• Un diagrama temporal es:

• En otros casos es conveniente que el circuito responda únicamente

en una determinada transición de la señal de reloj, como p. e. en la
sincronización conjunta de un sistema secuencial. En este caso, se
puede construir el reloj a partir de puertas básicas:

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 Biestables Síncronos
• Ejemplo:

• Es posible construir biestables que tengan entradas síncronas, es

decir, controladas por reloj, y a la vez otras independientes que
actúen de forma asíncrona.

• Habitualmente, los circuitos integrados biestables que se

comercializan tienen dos entradas de control asíncronas (funcionan
independientemente de que la señal de reloj esté o no activada), que
tienen prioridad sobre las entradas de datos síncronas R y S.

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 Biestables Síncronos
• Estas entradas son PRESET y CLEAR, también conocida como
RESET. Su significado es el siguiente:
– Si PRESET=1 entonces Q=1 y /Q=0.
– Si CLEAR=1 entonces Q=0 y /Q=1.

• En el caso de que fueran activas a nivel bajo la situación sería

similar, es decir:
– Si /PRESET=0 entonces Q=1 y /Q=0.
– Si /CLEAR=0 entonces Q=0 y /Q=1.

• Un posible biestable síncrono con entradas asíncronas realizado con

puertas NAND es el siguiente:

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 Biestables Síncronos
• El funcionamiento es el siguiente:
– Si /PRESET=0 y /CLEAR=1 entonces
/Q=0 y S1=1, por lo que Q=1.
– Si /CLEAR=0 y /PRESET=1 entonces
Q=0 y R1=1, por lo que /Q=1.

• Analizando el resto de casos se llega a

la siguiente tabla de funcionamiento:

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 Biestable J-K
• El biestable J-K se emplea para eliminar la ambigüedad o
indeterminación que existe en el biestable R-S estudiado
anteriormente cuando las dos entradas están activadas (R=S=1).

• Su símbolo es el siguiente:

• Su construcción a partir de biestables RS se muestra a continuación:

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 Biestable J-K
• Un ejemplo de CI comercialmente disponible es el 7476. Su diagrama
de pines y un posible diagrama temporal es el siguiente:

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 Biestable T
• Se construye a partir del biestable J-K haciendo J = K = T. Realiza la
función Toggle vista anteriormente, es decir:

• El biestable tipo T sólo se construye síncrono por flanco, pues no tiene

sentido la sincronización por nivel dado que haría entrar en oscilación
al mismo.

• Una aplicación típica es la de división de frecuencia, tal y como se ha

mostrado en el diagrama temporal de la figura anterior (la frecuencia
de salida es la mitad de la de reloj, o lo que es lo mismo, el periodo de
la señal de salida es el doble del de entrada).
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 Biestable D-Latch
• Disponen de una entrada de señal D, una entrada de control E
(ENABLE), una señal de salida (Q) y, opcionalmente, de la salida
complementaria (Q’).

• Cuando la entrada de control es E=1, el biestable es transparente, es

decir, la salida sigue en todo momento a la entrada. En el instante en
que E=0 la salida se mantiene o memoriza el valor que tenía en dicho
instante.

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 Biestable D-Latch
• Un ejemplo de CI comercialmente disponible es el 7475. Su diagrama
de pines se muestra en la figura siguiente:

• Biestable D activado por flanco (biestable D): Es una variante del

latch, diferenciándose en que la salida permanece bloqueada de la
entrada durante todo el tiempo, actualizándose únicamente en el
flanco de subida del impulso de reloj, que es el que ejerce las
funciones de la entrada ENABLE del biestable D-Latch

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 Biestable D
• Su tabla de verdad, símbolo y diagrama temporal en el que se
muestran sus diferencias con el latch son los siguientes:

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 Biestable D
• Un posible diagrama lógico para un biestable D con posibilidad de
RESET síncrono activo a nivel bajo es el siguiente:

• Ejercicio: Diseñar un biestable D con posibilidad de PRESET síncrono

activo a nivel bajo.

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 Parámetros de los Flip-Flops
• Además de los parámetros característivos de la familia lógica a que
pertenezcan, como son niveles lógicos, fan-in, fan-out, etc. cabe
considerar una serie de parámetros relativos a la temporización de las
diferentes señales que intervienen en la conmutación de los biestables.

• Tiempo de establecimiento (SET UP TIME): Es el tiempo anterior al

flanco activo de toma de datos durante el cual las entradas no deben
cambiar (tS1, tS0).

• Tiempo de mantenimiento (HOLD TIME): Es el tiempo posterior al

flanco activo de toma de datos durante el cual las entradas no deben
cambiar ((tH1, tH0).
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 Parámetros de los Flip-Flops
• Tiempo de retardo de propagación: Es el tiempo que transcurre
desde el flanco activo del reloj que produce la conmutación y el
momento en que ésta tiene lugar.

• Duración del tiempo alto de reloj (tW1): Es el tiempo mínimo que

debe durar la parte alta del impulso de reloj.

• Duración del tiempo bajo de reloj (tW0): Es el tiempo mínimo que

debe durar la parte baja del impulso de reloj.

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 Parámetros de los Flip-Flops
• Frecuencia máxima de reloj: Es la frecuencia máxima admisible de la
señal de reloj que garantiza el fabricante. Si se excede esta
frecuencia el funcionamiento puede ser correcto.

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 Parámetros de los Flip-Flops
• Tiempo bajo/alto de preset y clear (tWP, tWC): Es el tiempo mínimo que
deben activarse las entradas asíncronas para garantizar su
funcionamiento.

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 Parámetros de los Flip-Flops
• En la figura siguiente se muestra una tabla comparativa de diferentes
flip-flops comercialmente disponibles.

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 Descripción VHDL de registros
• Diseño de un Latch: Un latch se genera siempre que se realiza
una especificación incompleta de una sentencia condicional. En
principio, las entradas a un latch serán la señal de datos d y la
señal de reloj clk y la salida será la señal q. La declaración de
entidad para un circuito secuencial es la misma que para un
circuito combinacional:
En esta librería se encuentra
definido el tipo de datos que es correctamente
interpretado en las herramientas de
síntesis.

• Una arquitectura basada en

instrucciones if es la
siguiente:
• Otra ARQ basada en
asignación condicional de señal:
Latch sincronizado
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con nivel alto
 Descripción VHDL de registros
• Diseño de un Latch con señal de reset: El código VHDL es el
siguiente:

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 Descripción VHDL de registros
• Diseño de un flip-flop: Un flip-flop tiene una señal de entrada y
otra de salida pero, en vez de estar sincronizado por nivel, está
sincronizado por flanco. Se considerará que está sincronizado
por flanco de subida y que tiene opcionalmente otras entradas
de control, como reset o preset asíncronas. La entidad
correspondiente a dicho flip-flop, que en principio no tiene por
qué distinguirse de la de un latch, es la siguiente:

• La arquitectura del flip-flop sí que debe de tener diferencias

con la del latch, ya que en un caso es sensibe por nivel (alto o
bajo) y en el otro por flanco (de subida o de bajada).

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 Descripción VHDL de registros
• La descripción VHDL y sus diferencias con el latch son las siguientes:
– La primera diferencia fundamental es que las señales de datos de entrada
no aparecen en la lista de sensibilidad del proceso. Esto es importante
porque señala que se ejecutará el proceso sólo cuando haya cambios en las
señales de control, no cuando ocurran eventos en las señales de datos,
que es la característica que identifica a los sistemas sincronizados por
flanco frente a los sincronizados por nivel.
– La segunda es que no sólo hay que detectar en la sentencia Elsif que el
reloj toma valor ‘1’, sino que se ha entrado en el proceso por que ha
sucedido un cambio en la señal reloj (se detecta a través del atributo
event).

• Descripción: Si se produce un
cambio en las señales de control
y la señal de resetz es igual a ‘0’,
la salida es ‘0’. Si se produce un
evento en la señal clk y ésta
toma valor ‘1’, entonces la señal
q cambia la valor de la señal d.
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 Descripción VHDL de registros
• Ejemplo: Describir un flip-flop D con Preset activo a nivel bajo
y reloj activo en el flanco de bajada.

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 Descripción VHDL de registros
• Ejemplo: Describir un registro D con señales asíncronas de
puesta a 0 y a 1 activas a nivel alto y señal de reloj activa en el
flanco de subida.

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 Descripción VHDL de registros
• Ejemplo: Describir un registro JK con con señal de puesta a 0
activa a nivel bajo y señal de reloj activa en el flanco de subida.

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