INTRODUCCIÓN

Los sistemas operativos gráfico-orientados como son Windows y OS/2 han

creado un “cuello de botella” entre el procesador y sus periféricos para
visualización en PCs con arquitecturas I/O estándar. Acercando las funciones
periféricas con mayores requerimientos de ancho de banda al bus del
microprocesador del sistema puede eliminarse este atascamiento. Cuando un
diseño tipo “Local Bus” es utilizado, pueden obtenerse ganancias sustanciales
en perfomance con interfaces gráficas para el usuario (GUIs, graphical User
Interfaces) y otras funciones de gran ancho de banda (full motion video, SCSI,
LANs, etc.
Las ventajas ofrecidas por un diseño de bus local han motivado varias
versiones, implementadas en distintas formas. Los beneficios de establecer un
estándar abierto para buses I/O han sido claramente demostrados en la
industria de la PC. Es importante que un nuevo estándar para buses locales se
establezca para simplificar diseños, reducir costos e incrementar la selección
de componentes “Local Bus” y placas de expansión.

Ante tanta demanda de velocidad en cuanto a rapidez de funcionamiento,

los fabricantes no dudan en evolucionar sus productos hasta hacerlos funcionar
a velocidades que hace 5 años no nos cabrían en la imaginación, ahora bien,
para poder aprovechar la velocidad de los dispositivos es necesario que el flujo
de datos que existe entre ellos esté a la altura; y es que de poco vale tener el
disco duro más rápido, la tarjeta más rápida... si la velocidad de transmisión no
supera unos mínimos.
 HISTORIA

Intel empezó a trabajar el PCI en 1990 pensando en sus sistemas Pentium.

Muy pronto Intel cedió sus patentes al dominio público. El resultado ha sido que
el PCI ha sido ampliamente adoptado y se esta incrementando su uso en las
computadoras personales, estaciones de trabajo y servidores. Todo el
panorama cambió con el anuncio por parte de Intel, en junio de 1992, de su
nuevo bus local PCI ( Peripheral Component Interconnect ) para el nuevo
procesador que igualmente traía Intel: el Pentium. En mayo de 1993 se da a
conocer el bus PCI 2.0 que da soporte al procesador Pentium con un tamaño
de datos de 64 bits, aunque también soporta 32 bits. Dependiendo de la
velocidad puede obtener una capacidad de transferencia de 264 MB/s (a 33
Mhz.) o de 528 MB/s (a 66 Mhz). Es el bus local de alta velocidad más potente
existente en el mercado en el momento.

En 1998 apareció un nuevo chipset, el 44OBX ( sobre placa base con el

estándar ATX ) con un bus de sistema a 100 MHz de frecuencia. Recordemos
que para el momento, la coexistencia de encapsulados diferentes en el
mercado de los Pentium era normal, esto es: Para el procesador Pentium se
utilizaron los sockets 3, 4, 5, 6, y 7, este último zócalo daba cabida a
procesadores Pentium, MMX, AMD K6, Cyrix 586, etc. Otro, monopolizado por
Intel es el Slot 1, que es donde se insertan los primeros Pentium II y III así com
en sus versiones Celeron.

Tal y como ha venido siendo su política habitual, Intel apostó exclusivamente

por procesadores basados en su Slot 1, abandonando por completo al Socket
7. Otros fabricantes hicieron causa común en contra de esta política, con unos
resultados mediocres, que han posibilitado que el bus de 100 MHz también se
encuentre disponible en el Socket 7. El bus PCI anterior tenía un límite de 66
Mhz y los procesadores iban aumentando su frecuencia llegando hasta los 500
Mhz, con lo cual los multiplicadores (reductores de la velocidad del procesador)
iban en aumento para no sobrecargar el bus PCI por encima de los 66 Mhz.
Esto obligó la aparición del bus PCI 2.1 a 100 Mhz.

La placa base con chipset 440 Bx con bus de 100 Mhz también permite trabajar
con procesadores que por sus multiplicadores están diseñados para funcionar
a 66 Mhz, pero siempre en formato Slot 1. Esto es posible porque el chipset
dispone de mecanismos para detectar la velocidad del reloj para la que fue
diseñado el bus del procesador. Con una velocidad de 100 Mhz y un tamaño de
palabra de 64 bits se puede obtener una capacidad de transferencia de 800
MB/s teóricos. Con 32 bits se alcanzan 400 MB/s.

Para aprovechar los 100 Mhz, esta especificación PCI permite que una de las
ranuras trabaje a 66 Mhz simultáneamente con otra que lo haga a 33 Mhz.
Todavía no se ha conseguido que una única ranura obtenga los 100 Mhz en
exclusividad. La memoria RAM es la más afectada por la velocidad del bus PCI
2.1. La memoria de tipo EDO y sus predecesoras quedan fuera de juego, ya
que sus tiempos de acceso estaban calculados para los 66 Mhz. La memoria
RAM adecuada es una SDRAM de un tiempo de acceso menor de 10 nseg,
equivalentes a 100 Mhz.

El bus PCI 2.1 permite trabajar simultáneamente con ranuras de expansión

AGP 2x. Esto no supone un aumento de rendimiento espectacular con los
Pentium II, ya que la mayoría de la información se va a buscar a la memoria
caché (si esto no fuera así, el número de fallos de caché sería muy elevado,
convirtiendo a la memoria caché en un mero elemento decorativo ... un lujo
demasiado caro), si tenemos en cuenta que en los Pentium II, la memoria
caché L2 se encuentra incorporada en el microprocesador y trabaja a mitad de
frecuencia del procesador, lo que ocurra en el bus de sistema le es irrelevante.
No siendo el caso de las placas con zócalo socket 7, ya que estas placas
tienen la memoria caché L2 instalada sobre la propia placa, y por lo tanto, la
comunicación entre procesador y caché L2 se realiza a través del bus de
sistema, con lo que al aumentar la velocidad de éste, se aumenta notablemente
el rendimiento. Como curiosidad, en diversas pruebas que se han efectuado, el
aumento de velocidad de 66 a 100 Mhz en el bus de sistema, ha obtenido una
mejora en el rendimiento del 2% en los Pentium II, y en torno a un 10% en los
socket 7.

Con el bus PCI 2.1 se inicia una nueva carrera en velocidad de procesadores,
desde 350 hasta 500 MHz (chipset lntel 44OBX), incrementando el rendimiento
global del sistema, especialmente en placas con el Socket 7, además de que
permite trabajar con tarjetas gráficas AGP en modo 2x, consiguiendo
igualmente una nueva dimensión en velocidades de tarjetas gráficas. Este bus
es capaz de trabajar también a 66 MHz , con lo que será posible utilizar un
procesador pequeño, pensando en futuros cambios.

Dentro de las limitaciones de este bus, es que requiere el cambio de la placa

base del ordenador, y en muchas ocasiones de la memoria RAM. Esto no
supone un aumento de rendimiento notorio en el caso del Pentium II debido a
que el caché interno es independiente de la velocidad del bus e igualmente no
supone un aumento de rendimiento en las tarjetas AGP y PCI anteriores.
 CARACTERISTICAS

• Síncrono
• Arbitrado
• Configurable en booteo
• Master / Target
• 3 espacios de direcciones (Configuración, Memoria, I/O)
• Bus alto ancho de banda: desde 132 MB/s hasta 528MB/s
• Versión a 33 Mhz y a 66 Mhz
• Versión de 32 y 64 bits de ancho de bus.
• Versión a 5V y a 3.3V
• Transferencias en ráfaga para mejorar eficiencia.
• Limitada la latencia máxima de los dispositivos.
• Posibilidad bus mastering (arbitración bus).
• Datos y direcciones multiplexados para ahorrar líneas.
• Independiente de la plataforma.
• Extensiones ROM para varias plataformas: posibilidad de tener tarjetas
PCI con memoria ROM
• 32 dispositivos por bus, 8 funciones por dispositivo.
• Posibilidad de tener diferentes puentes interconectados buses PCI
independientes
• Arbitración oculta para mejor aprovechamiento del bus
• Soporte dispositivos plug and play (espacio configuración programable
por el S.O.)
• Señal de paridad para garantizar integridad de los datos.

El bus local PCI (Peripheral Component Interconnect) es un bus de alta

perfomance de 32 o 64 bits con líneas de dirección y de datos multiplexadas.
Su uso se orienta como mecanismo de interconexión entre controladores de
periféricos altamente integrados, placas periféricas de expansión y sistemas
procesador/memoria.
Se ha definido como meta principal establecer un estándar industrial, con una
arquitectura de bus local de alta perfomance que ofrezca bajo costo y permita
diferenciación. El punto fundamental es permitir nuevos valores en cuanto a
precio y perfomance de los sistemas actuales, pero también es importante que
el nuevo estándar se acomode a los requerimientos de sistemas futuros y sea
aplicable a múltiples plataformas y arquitecturas.

Por otro lado, mientras que las estructuras de bus local iniciales se centraban
en aplicaciones para los sistemas de escritorio low-end hasta high-end , el bus
PCI también comprende los requerimientos de sistemas móviles (Laptops)
hasta servidores departamentales. Más aun, el requerimiento de 3,3 V del
entorno móvil y la inminente transición de los sistemas de escritorio de 5 V a
3,3 V son tenidos en cuenta por el estándar PCI, especificando ambas
tensiones y describiendo un claro camino para la migración de una a otra.
Los componentes e interfaces agregables PCI son independientes del tipo de
microprocesador, permitiendo una eficiente transición a futuras generaciones
de procesadores y al uso de arquitecturas multi-procesador. Esta
independencia permite que el bus local PCI sea optimizado para funciones I/O,
habilita la operación concurrente del bus local con el sub-sistema
procesador/memoria y acomoda múltiples periféricos de altas prestaciones
además de gráficos (motion video, LAN, SCSI, FDDI, HDD, etc). Movimientos
hacia visualisaciones de video y multimedia mejoradas (HDTV, 3D Graphics) y
otras I/O de gran ancho de banda continuaran incrementando los
requerimientos de ancho de banda para el bus local. En función de esto, una
extensión transparente a 64 bits de los buses de datos y direcciones de 32 es
definida, duplicando el ancho de banda del bus y ofreciendo compatibilidad
hacia adelante y atrás con periféricos PCI de 32 y 64 bits. Más aun, se ha
especificado igual que antes un upgrade del reloj a 66 MHz, duplicando la
capacidad del bus de 33 Mhz.

El bus local PCI ofrece beneficios adicionales a los usuarios. Registros de

configuración se especifican para los componentes y placas de expansión PCI.
Con esto se logran sistemas con sofware de auto-configuración automática
incluido, el que es corrido durante el encendido, evitándole al usuario la tarea
de configurar el sistema manualmente (Plug & Play).
En la siguiente figura se muestra una arquitectura PCI local bus típica, lo
que no implica límites arquitecturales específicos.

Microproc.
Cache
Bridge / Motion
Audio
control Video
de memo DRAM

PCI Local Bus

LAN SCSI Interface Graficos

Bus exp.
Func.
I/O base
ISA/EISA - MC

Aquí se observa que el sistema procesador/cache/memoria se encuentra

conectado al bus PCI a través de un “Puente PCI”. Este puente provee de un
camino de baja latencia y gran ancho de banda, por el cual el procesador
puede acceder a cualquier dispositivo mapeado en memoria o en los espacios
para I/O y permite que cualquier Master PCI tenga acceso directo a memoria.
El puente puede, opcionalmente, incluir funciones como buffering/posting y
funciones centrales PCI (por ejemplo: arbitraje).
Implementaciones típicas del bus local PCI soportan hasta cuatro conectores
para placas agregables. Los conectores son del tipo Micro Channel. La misma
placa de expansión PCI puede ser utilizada en sistemas basados en buses ISA,
EISA y MC. Las placas de expansión están diseñadas de forma tal que es
necesario que el mother-board tenga un conector hembra conectado en
paralelo con el bus del sistema.. Dos tipos de “Back-plate” se definen, uno
compatible con el estándar ISA/EISA y otro para el MC.

Para proveer una rápida y facil transición de 5 V a 3,3 V, PCI define tres tipos
de conectores, uno para cada tensión y otro “universal”que soporta las dos.

También provee de tres tamaños de placa: corta, larga y variablemente corta

(los sistemas no necesitan soportar los tres tipos de placas). Las largas
incluyen una extensión ISA/EISA para permitir que sean utilizadas en sistemas
de este tipo.
Se ha asumido en el diseño de este estándar que placas de expansión típicas
de bajo ancho de banda mantendrán el estándar MC, ISA o EISA.

Estas son los conectores de las versiones de PCI que han salido al
mercado:

Como se puede apreciar en la figura, PCI 64 y el PCI-X tienen un aspecto

idéntico. Otra aclaración: en los slot PCI-64, PCI-X se pueden utilizar tarjetas
PCI de 32bits solo es necesario que sean de tipo PCI 2.1 en adelante.

Capacidades y beneficios del bus local PCI

El bus local PCI fue especificado para establecer un estándar de bus local de
alta perfomance para varias generaciones de productos. Las especificaciones
proveen una selección de cualidades que permiten alcanzar múltiples puntos
de perfomance/precio y puede habilitar funciones que permitan diferenciación a
nivel de componente.

Las cualidades salientes pueden resumirse en :

Alta perfomance:

 Upgrade transparente de 32 bits de datos a 64 bits a 33 MHz (132

MB/s a 264 MB/s pico) y de 32 a 64 bits a 66 MHz (264 MB/s a 528
MB/s pico).
 Variable lenght linear and cacheline wrap mode bursting tanto para
lectura como para escritura, que mejora la perfomance gráfica
dependiente de escritura.
 Accesos aleatorios de baja latencia (60 nseg para 33 MHz y 30 para
60 MHz de latencia de acceso para escritura desde un master que
ocupa el bus y un registro esclavo).
 Capaz de soportar concurrencia total con el subsistema
procesador/memoria
 Bus sincrónico con operación hasta 33 o 66 MHz.
 Arbitraje central oculto (solapados).

Bajo costo:

*0 Optimizado para interconexión directa (no necesita lógica de

conexión). Las especificaciones eléctricas, para drivers y frecuencia
se obtienen con tecnologias ASIC estándar y otros procesos típicos.
*1 La arquitectura multiplexada reduce el número de pines (47 para
esclavos y 49 para maestros) y el tamaño de los encapsulados o
permite implementar funciones adicionales en encapsulados de
tamaño particular.
*2 Las placas de expansión simples PCI trabajan en sistemas ISA,
EISA y MC. (Con cambios mínimos a los diseños de chasis
existentes), reduciendo inventarios y minimizando la confusión para
el usuario final.
Facilidad de uso
*3 Permite soporte completo para auto configuración de placas de
expansión o componentes PCI. Los dispositivos PCI poseen
registros con la información necesaria para esto.

Longevidad:

*4 Por ser independiente del microprocesador soporta múltiples familias

de estos como también lo hará con las futuras generaciones
(mediante puentes o integración directa)
*5 Soporta direccionamiento de 64 bits.
*6 Entornos de 3,3 y 5 volts se han especificado. El camino de
migración entre tensiones permite una transición gradual en la
industria.

Interoperabilidad/confiabilidad:

*7 Pequeño factor de tamaño en placas de expansión.

*8 La señalización actual permite que las fuentes de alimentación sean
optimizadas para el uso esperado del sistema monitoreando placas
de expansión que puedan sobrepasar la máxima potencia prevista
para el sistema.
*9 Más de 2000 horas de simulación eléctrica SPICE con validación de
modelos en hardware.
*10 Compatibilidad hacia adelante y atrás de 32 y 64 bits en placas de
expansión y componentes.
*11 Compatibilidad hacia adelante y atrás de 33 y 66 MHz en placas
de expansión y componentes.
*12 Confiabilidad incrementada y interoperabilidad de placas de
expansión mediante la comprensión de los requerimientos de carga
y frecuencia del bus local a nivel componentes, eliminando buffers y
lógica de pegado.
*13 Conectores de expansión tipo MC.

Flexibilidad

*14 Capacidad total multi-maestro, permitiendo que cualquier maestro

PCI pueda acceder puerto a puerto con cualquier esclavo PCI.
*15 Un slot compartido acomoda tanto a placas estándar ISA, EISA o
MC como a placas de expansión PCI.

Integridad en los datos:

*16 Provee paridad tanto en datos como en direcciones, y permite la

implementación de plataformas robustas

Compatibilidad de software:

*17 Los componentes PCI son totalmente compatibles con drivers y

aplicaciones existentes.
 MODO DE USO

La forma más común de conectar otras partes de la computadora, es por medio

del bus PCI a través de una serie de ranuras o conectores PCI en la
motherboard a los cuales se conectan las diversas tarjetas PCI.

El bus PCI es ideal para los procesadores Pentium y posteriores, pero no para
486 o anteriores. Este bus es una conexión de alto rendimiento entre el
procesador y las tarjetas de expansión. Está diseñado para soportar grandes
transferencias de datos, lo que supone grandes cargas eléctricas. Se basa en
la estructura de la placa en función del microprocesador y del chipset ( conjunto
de circuitos integrados o chips, que se encarga de enlazar y gestionar los
distintos buses de datos que hay en la placa base). Las computadoras
personales que cuentan con este estándar, utilizan un procesador de la familia
Pentium y tienen un bus de sistema (no confundir con el bus PCI) que conecta
la RAM, el procesador y la memoria caché de segundo nivel a una frecuencia
de 33 Mhz. Esta frecuencia indica la velocidad en ciclos por segundo a la que
puede comunicar el bus, enviando o recibiendo un dato por ciclo. Dependiendo
del ancho de banda del bus de datos, un dato puede estar formado por 8, 16,
32 ó 64 bits ( en la arquitectura PCI del Pentium este ancho de banda es de 64
bits). Una parte importante den el diseño del PCI es el puente que une el bus
PCI con el bus local del procesador, lo que permite una conexión directa virtual
entre el procesador y los periféricos. Aunque opera de manera simultánea con
el bus del procesador, el bus PCI tiene autonomía con respecto a éste, cosa
que no conseguía el VESA.

Para que el bus de sistema pueda comunicarse con el resto de dispositivos del
ordenador, el chipset le pone en contacto con el bus PCI. Para conectar los
periféricos, el bus PCI incorpora a la placa base ranuras de expansión o slots
( generalmente blancos y más pequeños) por las que los periféricos pueden
contactar con el bus. Para mantener la compatibilidad con las tarjetas de
ampliación ISA / EISA, los chipsets facilitan una pasarela de conexión entre el
bus PCI y el ISA / EISA. Por ello, es normal que en esta arquitectura aparezcan
en una placa base 3 ó 4 ranuras ISA, que permiten conectar periféricos que
requieren una capacidad de transferencia muy pequeña, como un modem
interno o una tarjeta de red, y otras 3 ó 4 ranuras PCI donde se conectan otros
periféricos que necesitan una mayor velocidad de transferencia, como pueden
ser una tarjeta de vídeo, controladoras de disco, digitalizadores, etc.

Al tener que compartir la velocidad del bus PCI los dispositivos que a él estén
conectados, el límite práctico de número de ranuras es de 3 para no
sobrecargar la capacidad de transferencia del bus. También es verdad que ya
se pueden encontrar placas base con 4 ranuras PCI para cualquier tipo de
tarjeta y una conexión para un dispositivo construido dentro de la propia placa
base. Este diseño soporta controladoras SCSI para disco duro que transfieren
datos a través del bus PCI sin tener que usar un bus SCSI específico.
Todo lo anterior hace que los primeros buses PCI tuvieran una capacidad de
transferencia de 132 MB/seg obtenida de los 33Mhz de velocidad y de los 32
bits de datos. ( (32/8)bytes * 33 Mhz). Esto en principio era suficiente para casi
todo hasta que aparecieron las primeras tarjetas de vídeo en 3 dimensiones.

El diseño del bus PCI tiene tres características principales:

- Provee una configuración automática soportando Plug and Play.

- Permite producir interfaces con alto rendimiento a bajo costo.
- Su diseño tiene gran versatilidad para soportar una gran variedad de
periféricos y accesorios.

Una de las ventajas es su escalabilidad, es decir que es capaz de adaptarse a

los avances en el diseño del hardware, es que está diseñado para ser utilizado
en multiprocesamiento y mantiene la promesa de un estándar común que es
independiente de la familia del procesador con que se trabaje, evitando así el
rediseño de circuitos integrados y tarjetas con la aparición de nuevos
procesadores. Esto permite que los fabricantes se concentren en mejorar el
rendimiento de sus productos en lugar de continuar rediseñando para
diferentes velocidades de procesadores y tipos de buses.

Las ranuras, en función del número de bits que pueden transportar se

distinguen en:

a. Ranuras PCI de 32 bits: las más comunes.

b. Ranuras PCI de 64 bits: son de reciente proliferación. Agrega una porción
más de conectores a la de 32 bits.

Existen tres tipos de tarjetas PCI en función de los requerimientos eléctricos:

Tarjetas PCI de 5 voltios para PC.

Tarjetas PCI de 3.3 voltios para tarjetas de computadoras portátiles. Su ranura
es diferente a la de 5 voltios. Tarjetas Universales que son tarjetas específicas
PCI que seleccionan automáticamente el voltaje y son para los dos sistemas
anteriores.

Las tarjetas PCI no cuentan con jumpers o swithes (interruptores) como todas
sus antecesoras, siendo configuradas de manera directa y automática por
firmware o software. Tienen una memoria ROM que contiene las
especificaciones de configuración y de aquí obtiene el sistema los datos
necesarios en la etapa de arranque. Todo esto a diferencia de las tarjetas ISA
que tenían que ser configuradas manualmente, aunque eventualmente también
se produjeron con Plug and Play(PNP, conectar y usar).
 CPU local bus Memory bus

Memory

CPU Host/PCI
Cache/Bridge

Audio Video
PCI bus

SCSI LAN ISA PCI/PCI

bridge bridge

ISA bus
SCSI bus
ISA PCI bus
board
 SEÑALES

Tratamiento de la señal

Para nuestro proyecto necesitamos utilizar un convertidor análogo-digital (CAD)

el cual actúa como interfaz con el mundo exterior del PC para la entrada de
audio. En el exterior del PC, el sonido se encuentra en forma de ondas de
presión (variaciones de presión en el espacio y en el tiempo). Gracias a un
transductor primario, que suele ser un micrófono, dichas ondas de presión se
convierten en señales eléctricas (variaciones de tensión en el tiempo). El CAD
es capaz de tomar muestras de tensión sobre dichas señales, y asignar valores
digitales (números binarios) a cada muestra. Con ello, se consigue una
representación del sonido en formato digital que, ahora sí, puede ser tratado
por un procesador. El uso de un micrófono no es imprescindible, ya que
cualquier fuente de audio como un reproductor de cintas o un receptor de radio
entrega el sonido -directamente- en forma de señales eléctricas.

Un sólo micrófono puede captar adecuadamente todo el rango audible de

frecuencias, en cambio para reproducir fidedignamente ese mismo rango de
frecuencias suelen requerirse dos altavoces (de agudos y graves) o más.

Una señal de audio se puede caracterizar, someramente, por su dinámica

(valor de pico, rango dinámico, potencia, relación señal-ruido) o por su
composición espectral (ancho de banda, frecuencia fundamental, armónicos,
distorsión armónica, etc.).

Así, por ejemplo, una señal que represente voz humana (señal vocal) no suele
tener información relevante más allá de los 10 kHz, y de hecho en telefonía fija
se toman sólo los primeros 4 kHz. Con 2 kHz basta para que la voz sea
comprensible, pero no para reconocer al hablante.

Definición De las señales

El muestreo consiste en tomar la amplitud de la señal eléctrica a intervalos

regulares de tiempo (tasa de muestreo). Para cubrir el espectro audible (20 a
20000 Hz) suele bastar con tasas de muestreo de algo más de 40000 Hz (el
estándar CD-Audio emplea una tasa un 10% mayor con objeto de contemplar
el uso de filtros no ideales), con 32000 muestras por segundo se tendría un
ancho de banda similar al de la radio FM o una cinta de casete, es decir,
permite registrar componentes de hasta 15 kHz, aproximadamente. Para
reproduccir un determinado intervalo de frecuencias se necesita una tasa de
muestreo de poco más del doble (Teorema de muestreo de Nyquist-Shannon).
Por ejemplo en los CDs, que reproducen hasta 20 kHz, emplean una tasa de
muestreo de 44,1 kHz (frecuencia Nyquist de 22,05 kHz).

Por esta razón nosotros diseñamos el filtro pasa bajo con una frecuencia de
paso de 10KHz y una tasa de muesreo de 20KHz con resolucion de 8 bits
implementado en el pic.

La interface PCI requiere un mínimo para un dispositivo target-only de 47 líneas

y un master 49, para manejar datos y direccionamiento, control de la interface,
arbitraje y funciones del sistema.. La siguiente figura muestra estas líneas en
grupos funcionales, con las necesarias a la derecha y las opcionales a la
izquierda. Los sentidos de las flechas son para un dispositivo master-target.
Las líneas pueden ser de distinto tipo, a saber, las de entrada son estándar, las
de salida son tipo totem pole, otras son tri-state, sustained tri-state y también
hay open drain.

LÍNEAS LÍNEAS
NECESARIAS OPCIONALES

AD[31::00] AD[64::32]
DATOSY
DIRECCIONES C/BE[3::0] C/BE[7::4] EXTENSIÓN
PAR PAR64 A 64 BITS

FRAME# REQ64#
TRDY# ACK64#
IRDY# LOCK# CONTROLDE
CONTROLDE INTERFACE
INTERFACE STOP# DISPOSITIVO INTA#
PCI
DEVSEL# INTB#
IDSEL INTC# INTERRUPCIONES
PERR# INTD#
REPORTE DE
ERRORES SERR# SBO#
ARBITRAJE REQ# SDONE CACHE
(SOLO MASTERS) GNT# TDI
TCO
CLK
SISTEMA TCK JTAG
RST# TMS
TRST#

En la figura, las líneas que tengan un # al final del nombre son aquellas
que son activas en nivel bajo.
Se hará una breve descripción de cada línea de acuerdo a su grupo
funcional.

Líneas del sistema

 CLK : es una señal de entrada, provee la temporización para todas las

transacciones del dispositivo, la mayoría en el flanco ascendente.
 RST# : es una señal de entrada utilizada para llevar todos los registros,
secuenciadores y señales de un dispositivo a un estado consistente.
Líneas de datos y direcciones

 AD[31::00] : son señales tri-state. Están multiplexadas sobre las

mismas líneas. Una transacción de bus consiste de una fase de
direccionamiento seguida por una o más fases de datos. PCI soporta
tanto burst (ráfagas) de escritura como de lectura.
 C/BE[3::0]# : son señales tri-state. Bus Command y Byte Enables
están multiplexadas sobre las mismas líneas. Durante la fase de
direccionamiento de una transacción estas líneas definen el comando
del bus. Durante la fase de datos se usan como habilitaciones,
determinando cuales caminos de datos llevan información válida.
 PAR : es una señal tri-state. Se utiliza paridad PAR para AD[31::00] y
C/BE[3::0]. la generación de la paridad es requerida por todos los
agentes PCI.

Líneas de control de interface

 FRAME# : línea sustained tri-state. Es manejada por el master actual

para indicar el principio y la duración de un acceso.
 IRDY# : línea sustained tri-state. Initiator Ready indica que el agente
iniciador (el master del bus en ese momento) tiene la capacidad de
completar la fase de datos de la transacción actual. Se utiliza junto a
TRDY#.
 TRDY# : línea sustained tri-state. Target Ready indica que el agente
objetivo (dispositivo seleccionado) es capaz de terminar la fase de
datos de la transacción actual. Se utiliza junto a IRDY#.
 STOP# : línea sustained tri-state. Stop indica que el agente objetivo
(Target) requiere que el agente iniciador (Master) detenga la
transacción en curso.
 LOCK# : línea sustained tri-state. Indica una operación atómica que
puede requerir múltiples transacciones para ser cumplida.
 IDSEL : línea de entrada. Initialization Device Select se utiliza como
chip select durante las transacciones de escritura y lectura en la
configuración.
 DEVSEL# : línea sustained tri-state. Cuando Device Select es activada
indica que el dispositivo que la activa a decodificado su propia dirección
como target del acceso actual. Como entrada, indica si algún
dispositivo fue seleccionado en el bus.

Líneas de arbitraje (Bus Masters solamente)

 REQ# : línea tri-state. Esta línea le indica al árbitro que este agente
desea hacer uso del bus. Es una señal punto a punto. Cada master
tiene su propia línea REQ#, la que debe ser llevada a tri-state mientras
RST# es activada.
 GNT# : línea tri-state. Grant le indica al agente que el acceso al bus le
fue concedido. Es una señal punto a punto. Cada master tiene su
propia línea GNT#, la que debe ser llevada a tri-state mientras RST#
es activada.
 Mientras RST# está activa, el árbitro debe ignorar todas las señales
REQ# dado que están en tri-state y no implican requerimientos válidos.
El árbitro solo puede arbitrar despues de que RST# se desactive. Un
master debe ignorar a GNT# entonces mientras RST# está activa.

Líneas de reporte de errores

 PERR# : Parity Error se utiliza sólo para reportar errores de paridad de

datos durante todas las transacciones excepto en un ciclo especial. Es
una línea sustained tri-state.
 SERR# : System Error es para reportar errores de paridad en las
direcciones, en el ciclo especial o en cualquier otra situación donde un
error de sistema lleve a resultados catastróficos. Es una línea open
drain.

Líneas de interrupción

Las interrupciones en el bus PCI son opcionales y definidas como

“sensibles a nivel”. Son activas en nivel bajo, usando drivers con
salidas open drain. Un dispositivo activa INTX# cuando requiere
atención de un dispositivo. Una vez que esta línea está activa, se
mantiene así hasta que el dispositivo interrumpido atiende al requisito.
Cuando se termina de atender, el dispositivo desactiva la línea de
interrupción utilizada. La norma PCI define una línea de interrupción,
INTA#, para un dispositivo unifunción y hasta cuatro para dispositivos
multifunción. INTB#, INTC# y INTD# se utilizan para estos casos,
cuando el dispositivo es unifunción no tienen sentido.
Cualquier dispositivo unifunción o multifunción puede conectarse a
cualquiera de estas líneas. El registro de interrupciones define cual
línea es utilizada en el requerimiento.
Todos los dispositivos PCI deben ser capaces de compartir una
interrupción con cualquier otro dispositivo lógico, incluyendo
dispositivos en el mismo paquete multifunción.

Líneas de soporte para cache

Una memoria cache PCI debe implementar ambas líneas de soporte

como entradas para permitir el trabajo tanto con caches Write-Back o
Write-Through . Si memoria cache es ubicada en el bus PCI, un puente
conector entre cache Write-Back y el bus debe implementar ambas
líneas como salidas; un puente que conecte con cache Write-Through
implementa una sola línea.

 SBO# : Snoop Backoff indica un hit a una línea de programa distinta

cuando está activa. Cuando SBO# se desactiva y SDONE se activa,
indican un resultado de búsqueda “Límpio”, es decir, que no provee
datos nuevos.
 SDONE : Snoop Done indica el estado del acceso de búsqueda
actual. Cuando no está activa indica que el resultado está todavía
 pendiente. Cuando esta activa indica que la búsqueda se ha
completado.

Líneas de señales adicionales:

*18 PRSNT[1::2]# : las señales de Present no son para ningun

dispositivo, pero son provistas por las placas de expansión. Esta
señal le indica al motherboard si una placa está conectada y que
requerimientos de potencia posee. Son señales necesarias en
placas de expansión pero opcionales en motherboards.
*19 CLKRUN# : Clock Running es una señal opcional usada como
entrada a un dispositivo para determinar el estado de CLK. Es una
línea sustained tri-state usada por el recurso central para pedir
permiso para detener o enlentecer CLK.
*20 M66EN : 66MHz_Enable es una señal de entrada para los
dispositivos conectados al bus que indica si ésta trabaja a 66 o 33
MHz.

Líneas de extensión del bus a 64 bits (opcionales):

*21 AD[63::32] : son líneas tri-state. Datos y direcciones se

multiplexan en el mismo bus para llegar a los 64 bits. Durante la fase
de direccionamiento los 32 bits más significativos de los 64 son
transferidos, sino se los reserva para uso posterior por parte del PCI
SIG. Durante la fase de datos, los 32 bits adicionales se transfieren
cuando REQ64# y ACK64# están activas.
*22 C/BE[7::4]# : valen las mismas consideraciones que para
AD[63::32].
*23 REQ64# : Request 64 bit Transfer es una señal sustained tri-state,
que cuando es activada por el master del bus indica que desea
transferir datos usando 64 bits.
*24 ACK64# : Acknowledge 64 bit Transfer es una señal sustained tri-
state que, cuando es activada por un dispositivo significa que ha
decodificado correctamente su dirección como target del acceso
actual. Indica que el target intenta transferir datos en 64 bits.
*25 PAR64 : es el bit de paridad par que proteje a AD[63::32] y a
C/BE[7::4].

JTAG/Líneas de búsqueda aledaña (opcionales):

El estándar IEEE 1149.1, Test Access Port and Boundary Scan

Architecture es incluido como una interface opcional para
dispositivos PCI. El estándar de la IEEE especifica las reglas y
permisos para diseñar un dispositivo que cumpla con él. La inclusión
de un puerto de testeo de acceso (TAP, Test Access Port) en un
dispositivo permite que la búsqueda aledaña sea utilizada para el
testeo del dispositivo y de la placa en la que está conectado. El TAP
esta compuesto por cuatro líneas (opcionalmente cinco) que se
utilizan para hacer de interface serie entre el controlador TAP y el
dispositivo PCI.
Señales Laterales

El bus PCI provee de todos los mecanismos de transferencia básicos

que se esperan para un bus I/O multi-Master de propósito general. Sin
embargo, no evita la posibilidad de mejorar una función o perfomance de
un producto via señales laterales. Una señal lateral es aquella que no es
parte de la especificación PCI pero que conecta dos o más componentes
PCI entre sí, y tiene sentido sólo para ellos. Pueden utilizarse para que
dos o más dispositivos se comuniquen en algún aspecto particular de
ellos para mejorar la efectividad operacional global del sistema.
Obviamente, las señales laterales no deben violar nunca el protocolo
especificado en señales PCI o causar que esto ocurra.
 TRANSFERENCIAS DE DATOS

 Cada transferencia de datos en el bus PCI es una transacción única.

 Transacción PCI: 1 fase de direccionamiento + 1 o mas fases de datos.
 Todos los eventos se sincronizan en transiciones de bajada del reloj
(mitad de ciclo de reloj).
 Los dispositivos del bus interpretan las lineas del bus en los flancos de
subida (comienzo del ciclo del bus).

 Fase de direccionamiento
1. Maestro de bus identifica dispositivo destino (esclavo) y tipo de transacción
2. Maestro de bus activa la señal FRAME#
3. Cada dispositivo conectado al bus PCI decodifica la dirección para
determinar si pertenece a su espacio de direcciones. El dispositivo al que
pertenece la dirección activa la señal DEV SEL#

 Fase de datos
1. Las señales C=BE# determinan el numero de bytes habilitados para la
transmisión en el bus de datos
2. Las señales IRDY # y TRDY # controlan la transferencia. Los datos son
transmitidos solo cuando ambas señales están activadas.

 Duración y finalización de la transacción

1. El maestro de bus mantiene la señal FRAME# activada desde el comienzo
de la transacción hasta que está preparado para analizar la fase de datos
2. La finalización de la transacción se indica mediante la desactivación de
FRAME# junto con la activación de IRDY #
3. Cuando el ultimo dato ha sido transferido se libera el bus mediante la
desactivación de IRDY #
 TRANSACCIÓN DE LECTURA

1. El maestro del bus ha obtenido control del bus e inicia transacción activando
FRAME#. Esta línea permanecerá activa hasta que el maestro se disponga a
analizar la última fase de datos. El maestro sitúa la dirección de comienzo de
lectura en el bus de direcciones y la orden de lectura en las lineas C/BE#

2. partir del comienzo del segundo ciclo de reloj el dispositivo del que se lee
reconocerá su dirección en las líneas AD.

3. El maestro libera líneas AD. Ciclo de cambio para evitar contienda. Maestro
cambia información en C/BE# para habilitar las líneas de AD a utilizar. También
activa IRDY # para indicar que está preparado para recibir primer dato.

4. El dispositivo de lectura seleccionado activa DEV SEL# para indicar que ha

reconocido la dirección y va a responder. Sitúa dato solicitado en AD y activa
TRDY # para indicar que hay un dato valido en el bus.

5. El maestro lee el dato al comienzo del cuarto ciclo.

6. En este ejemplo dispositivo de lectura requiere tiempo para preparar

segundo bloque de datos. Desactiva TRDY # para indicar a maestro que NO
proporcionara nuevo dato en siguiente ciclo. Maestro no leerá bloque de datos
hasta el sexto ciclo.

7. Dispositivo de lectura coloca tercer dato en el bus. Ahora es maestro el que

no está preparado para leer el dato, desactivando IRDY #.
8. El maestro desactiva FRAME#, para indicar a dispositivo que es el ultimo
dato a transferir, y activa IRDA# para indicar que está listo para completar la
transferencia.

9. El maestro desactiva IRDY #, liberando el bus. El esclavo desactiva TRDY #

y DEV SEL#.

TRANSACCIÓN DE ESCRITURA

El ciclo de escritura óptimo, mostrado en la transparencia, se lleva a cabo en

los periodos de reloj que se indican.

1. El iniciador (maestro) activa la línea FRAME que indica el inicio de una

transacción, pone sobre las 32 líneas AD (Address/Data) la dirección de
comienzo de la transacción y sobre las 4 líneas C/BE (Command and Byte
Enable) el tipo de transacción. La transacción en este caso seria una escritura
en el E.D de memoria o una escritura en el E.D de E/S. La dirección identifica
el dispositivo del bus que actuaría de destinatario y una posición dentro de un
espacio de direccionamiento en el cual se encuentra ubicado.

2. El iniciador pone el primer dato sobre las líneas AD e indica en las líneas
C/BE que bytes de los 4 posibles del primer dato debe leer el destinatario, pues
los demás no serían validos.

3. El destinatario lee el dato de las líneas AD. Poco después el iniciador pone
un nuevo dato sobre las líneas AD e indica los bytes validos en las líneas C/BE.
Esto ciclo se repite hasta que el iniciador desactiva la señal FRAME justo
después de que el destinatario haya leído el penúltimo dato.
4. El destinatario lee el último dato y el iniciador se desconecta poco
después de las líneas AD y C/BE, quedando liberado el bus.
 ARBITRAJE EN EL BUS PCI

Esquemas de arbitraje

 Gestión del uso del bus por parte de múltiples maestros.

 Dos factores a considerar:

 Prioridad
 Imparcialidad (fairness)

Clasificación genérica de técnicas de arbitraje:

1. Arbitraje en serie (daisy chain arbitration). La línea de concesión de bus

(grant) recorre los dispositivos desde el más hasta el menos prioritario.
Las prioridades se determinan así en función de la posición del
dispositivo en el bus.

2. Arbitraje paralelo centralizado. Se utilizan múltiples líneas de petición,

por las que los diferentes dispositivos piden acceso al bus de forma
independiente. Un árbitro centralizado selecciona uno de entre los
dispositivos que han solicitado el bus y le notifica que ahora es el
maestro del bus.
3. Arbitraje distribuido por auto selección. Se emplean también múltiples
líneas de petición de bus, pero ahora cada dispositivo determina de
forma independiente si el es el solicitante de mayor prioridad sin
necesidad de un arbitro.

4. Arbitraje distribuido por detección de colisión. Cada dispositivo solicita

de forma independiente el bus. En caso de múltiples peticiones
simultáneas de bus se produce una colisión. Una vez detectada la
colisión se aplica un esquema que determine el dispositivo que será
maestro de bus entre las partes en colisión.

Tipos de dispositivo (o Tarjetas):

• Activos: Eventualmente pueden requerir el uso del bus para iniciar una
transferencia.

• Pasivos: Sólo pueden responder a una transferencia, nunca

Iniciarla.

• Master: En cada instante el bus está siendo usado por él.

• Slave: Dispositivo(s) que responde(n) al master.

Pasivo = Esclavo siempre

Activo = Master ocasionalmente

Situación de Contención del bus.

Con Bus Único

Activos deben acordar quién usa el
bus, si no cortocircuito.

Tipos de bus único:

• Maestro único: (CPU) Controla bus siempre. No hay contención.

• Por robo de ciclo: (DMA)

– Hay un elemento activo que usualmente es maestro
(CPU).
– Hay otro activo (DMA) que ocasionalmente pide el bus
por muy poco tiempo (HOLD-HLDA).
– No hay arbitraje: CPU siempre cede el bus y lo recupera
pronto.

• Arbitraje:
– Varios elementos activos (Ej. Multiproceso simétrico).
– Requiere protocolo justo (no dejar a ninguno esperando
eternamente).
En el caso más general (arbitraje) la secuencia de
Operaciones se llama transacción.

POLITICAS DE ARBITRIO

ESTÁTICA: Repetir turnos (transaction slots) entre masters de una manera

prefijada.

Ej. 4 tarjetas activas, potenciales maestros.

El reparto se
denomina
Frame (marco) en sistemas
síncronos (duración T fija).
Esquema simple, sencillo
de
implementar.
 Desperdicia slots
(ancho de banda del bus).

DINÁMICAS: Permiten cambiar MASTER según la situación actual. Requieren

HARDWARE.

 PETICIÓN: Cómo decidir, de entre tarjetas activas que solicitan el bus,

el próximo MASTER.

 FIFO: First-in, First Out. Bus se concede a quien lleva más

tiempo pidiéndolo.

 PRIORIDAD: Cada tarjeta tiene una prioridad. La petición

de mayor prioridad gana.

 EQUIDAD: Garantizar que no se concede al mismo 2

veces habiendo otra petición pendiente. Ej. Round-Robin
= Ir concediendo en ronda (entre los que lo soliciten). Evita
STARVATION: si máxima prioridad solicita mucho,
restantes prioridades mueren de hambre.

 COMBINADA: Típico en sistemas (multiprocesador | E/S)

multiproceso asimétrico. Usar Política Prioridad para tareas
Ocasionales y de duración corta. Equidad para tareas
normales. Ej.
E/S se atienden inmediatamente (si hay varias, en orden de
prioridad). Procesadores atienden cíclicamente mientras no
haya E/S.

 LIBERACIÓN: Cómo decidir cuando deja libre el bus el Master actual.

 ROR: Release on Request (liberar cuando haya otra

petición). Típico en sistemas monoprocesador:
 CPU posee el bus casi siempre
 Sólo cede si DMA, robo ciclo, etc.
Ahorra tiempo arbitraje: CPU accede frecuentemente sin
tener que competir.

 RWD: Release When Done (liberar al acabar). Típico

Multiprocesador. Master sólo usa bus durante 1
transacción, si quiere más, debe competir.

 PREEMPTION: Una transferencia en curso puede ser

interrumpida
HARDWARE DE ARBITRIO

 GESTIÓN CENTRALIZADA
 DAISY – CHAIN
 HÍBRIDA (COMBINADA)
 GESTIÓN DISTRIBUIDA

Cada política de arbitrio puede realizarse (en hardware) de diversas maneras:

 COMANDOS DEL BUS PCI

Durante la fase de direcciones de un ciclo, el bus es utilizado para indicar el

tipo de transacción a realizar. La siguiente tabla muestra un resumen de los
tipos de transacciones, y cuales ciclos son soportados. En caso de que se le
solicite al core un tipo de transacción no soportado, este la ignorará.

Comandos de memoria

• Comandos lectura de memoria. Dependiendo del dispositivo PCI puede que

los siguientes comandos de lectura sean equivalentes:

– Memory Read (“0110”): menos de una línea de caché.

– Memory Read Line (“1110”): una línea de caché.
– Memory Read Multiple(“1100”): más de una línea de caché.
• Comandos de escritura de memoria
– Memory Write (“0111”): escritura normal.
– Memory Write and Invalidate (“1111”): escribe e inválida el bloque de la
memoria caché si está allí el dato.

Comandos de configuración

• Comandos acceso a entrada/salida:

– I/ORead (“0010”)
– I/OWrite (“0011”)
• Comandos de acceso de configuración
– Configuration Read (“1010”)
– Configuration Write (“1011”)
1. Acceden a un tercer espacio de direccionamiento independiente: Plug and
play.
2. No se contemplan ráfagas.
3. Las líneas de dirección indican desplazamiento del registro a leer. Selección
de tarjetas mediante IDSEL.

Otros comandos

• Comando reconocimiento de interrupción (permite transmitir vector de

interrupciones)
– Indicar CPU una interrupción
– El controlador de interrupciones se conecta a la CPU mediante bus PCI
• Comando “special cycle”
– Mensajes broadcast al resto de las tarjetas.
– Ninguna debe activar DEVSEL#
• Comando “dual address cycle” (siguiente cronograma)
– Permite direccionamiento de 64 bits en un bus de 32 bits
– La fase de dirección dura dos ciclos de reloj.
 PINOUT BUS PCI

Bus PCI pinout para ambos de 32 bits y 64 bits las tarjetas se muestra a
continuación; Pins 63-94 de señal sólo se utilizan 64 bits de tarjetas para el bus
PCI. El PCI pinout para el de 32 bits paradas de buses en las principales vías,
mientras que la de 64 bits pinout ocupa toda la tabla.

El número firmar pinout en el cuadro que figura a continuación se refiere a: "Un símbolo # al final del
nombre de una señal que indica la señal del estado afirmó que se produce cuando se encuentra en una de
baja tensión. La ausencia de un símbolo # indica que la señal es afirmó en una de alta tensión.

Bus PCI pinout

Descripción PCI Descripción PCI
PIN Nombre PIN Nombre
PIN PIN
Prueba de
A1 TRST B1 -12V -12 VDC
restablecer la lógica
A2 +12 V +12 VDC B2 TCK Test del reloj
Seleccione prueba
A3 TMS B3 GND Terreno
mde
Prueba de entrada Los datos de los
A4 TDI B4 TDO
de datos ensayos de salida
A5 +5 V +5 VDC B5 +5 V +5 VDC
A6 INTA Interrumpir un B6 +5 V +5 VDC
A7 INTC Interrupción de C B7 INTB Interrupción B
A8 +5 V +5 VDC B8 INTD Interrupción D
A9 ----- Reservados B9 PRSNT1 Presente
Potencia (+5 V o
A10 +5 V B10 ----- Reservados
3,3 V)
A11 ----- Reservados B11 PRSNT2 Presente
 Suelo o guía para Suelo o guía para
A12 GND03 B12 GND
3.3/Universal PLP 3.3/Universal PLP
Suelo o abierta
Suelo o guía para
A13 GND05 B13 GND (clave) para
3.3/Universal PLP
3.3/Universal PLP
A14 3.3Vaux ----- B14 RES Reservados
A15 RESTABLECER Restablecer B15 GND Terreno
Potencia (+5 V o
A16 +5 V B16 CLK Reloj
3,3 V)
PCI uso de la
A17 GNT B17 GND Terreno
subvención
A18 GND08 Terreno B18 REQ Solicitar
Evento de
Potencia (+5 V o
A19 PME # administración de B19 +5 V
3,3 V)
energía
Dirección / datos
A20 AD30 B20 AD31 Dirección / datos 31
30
A21 3.3 V01 3.3 VDC B21 AD29 Dirección / datos 29
Dirección / datos
A22 AD28 B22 GND Terreno
28
Dirección / datos
A23 AD26 B23 AD27 Dirección / datos 27
26
A24 GND10 Terreno B24 AD25 Dirección / datos 25
Dirección / datos
A25 AD24 B25 3.3 V 3.3 VDC
24
Seleccione la
Comando, Byte
A26 IDSEL inicialización del B26 C/BE3
Habilitar 3
dispositivo
A27 3.3 V03 3.3 VDC B27 AD23 Dirección / datos 23
Dirección / datos
A28 AD22 B28 GND Terreno
22
Dirección / datos
A29 AD20 B29 AD21 Dirección / datos 21
20
A30 GND12 Terreno B30 AD19 Dirección / datos 19
Dirección / datos
A31 AD18 B31 3.3 V 3.3 VDC
18
Dirección / datos
A32 AD16 B32 AD17 Dirección / datos 17
16
Comando, Byte
A33 3.3 V05 3.3 VDC B33 C/BE2
Habilitar 2
Dirección o datos
A34 MARCO B34 GND13 Terreno
de fase
A35 GND14 Terreno B35 IRDY # Iniciador Listo
A36 TRDY # Listo Meta B36 3.3 V06 3.3 VDC
Dispositivo de
A37 GND15 Terreno B37 DEVSEL
Seleccionar
Detener la
A38 STOP transferencia de B38 GND16 Terreno
ciclo
Bloqueo de
A39 3.3 V07 3.3 VDC B39 SEGUR #
autobús
A40 ----- Reservados B40 PERR # Error de paridad
A41 ----- Reservados B41 3.3 V08 3.3 VDC
A42 GND17 Terreno B42 # Serr Error del sistema
A43 PAR Paridad B43 3.3 V09 3.3 VDC
Dirección / datos Comando, 1 Byte
A44 AD15 B44 C/BE1
15 Habilitar
A45 3.3 V10 3.3 VDC B45 AD14 Dirección / Dato 14
A46 AD13 Dirección / Dato 13 B46 GND18 Terreno
A47 AD11 Dirección / Dato 11 B47 AD12 Dirección / Dato 12
A48 GND19 Terreno B48 AD10 Dirección / Dato 10
A49 AD9 Dirección / Dato 9 B49 GND20 Terreno
Abrir o Motivo de Abrir o Motivo de
A50 Chavetero B50 Chavetero
3.3V PLP 3.3V PLP
Abrir o Motivo de Abrir o Motivo de
A51 Chavetero B51 Chavetero
3.3V PLP 3.3V PLP
Comando, Byte
A52 C/BE0 B52 AD8 Dirección / Dato 8
Habilitar 0
A53 3.3 V11 3.3 VDC B53 AD7 Dirección / Dato 7
A54 AD6 Dirección / Dato 6 B54 3.3 V12 3.3 VDC
A55 AD4 Dirección / Dato 4 B55 AD5 Dirección / Dato 5
A56 GND21 Terreno B56 AD3 Dirección / Dato 3
A57 AD2 Dirección / Dato 2 B57 GND22 Terreno
A58 AD0 Dirección / 0 Datos B58 AD1 Dirección / Dato 1
Potencia (+5 V o Potencia (+5 V o
A59 +5 V B59 VCC08
3,3 V) 3,3 V)
Reconocer de 64
A60 REQ64 Solicitud de 64 bits B60 ACK64
bits
A61 VCC11 +5 VDC B61 VCC10 +5 VDC
A62 VCC13 +5 VDC B62 VCC12 +5 VDC
De 64 bits spacer chavetero
De 64 bits spacer chavetero
A63 GND Terreno B63 RES Reservados
Comando, Byte
A64 C / BE [7] # B64 GND Terreno
Habilitar 7
Comando, Byte C / BE [6] Comando, Byte
A65 C / BE [5] # B65
Habilitar 5 # Habilitar 6
Potencia (+5 V o C / BE [4] Comando, Byte
A66 +5 V B66
3,3 V) # Habilitar 4
A67 PAR64 Paridad 64 B67 GND Terreno
Dirección / datos
A68 AD62 B68 AD63 Dirección / datos 63
62
A69 GND Terreno B69 AD61 Dirección / datos 61
Dirección / datos Potencia (+5 V o
A70 AD60 B70 +5 V
60 3,3 V)
Dirección / datos
A71 AD58 B71 AD59 Dirección / datos 59
58
A72 GND Terreno B72 AD57 Dirección / datos 57
Dirección / datos
A73 AD56 B73 GND Terreno
56
Dirección / datos
A74 AD54 B74 AD55 Dirección / datos 55
54
Potencia (+5 V o
A75 +5 V B75 AD53 Dirección / datos 53
3,3 V)
Dirección / datos
A76 AD52 B76 GND Terreno
52
Dirección / datos
A77 AD50 B77 AD51 Dirección / datos 51
50
A78 GND Terreno B78 AD49 Dirección / datos 49
Dirección / datos Potencia (+5 V o
A79 AD48 B79 +5 V
48 3,3 V)
Dirección / datos
A80 AD46 B80 AD47 Dirección / datos 47
46
A81 GND Terreno B81 AD45 Dirección / datos 45
Dirección / datos
A82 AD44 B82 GND Terreno
44
Dirección / datos
A83 AD42 B83 AD43 Dirección / datos 43
42
Potencia (+5 V o
A84 +5 V B84 AD41 Dirección / datos 41
3,3 V)
Dirección / datos
A85 AD40 B85 GND Terreno
40
Dirección / datos
A86 AD38 B86 AD39 Dirección / datos 39
38
A87 GND Terreno B87 AD37 Dirección / datos 37
Dirección / datos Potencia (+5 V o
A88 AD36 B88 +5 V
36 3,3 V)
Dirección / datos
A89 AD34 B89 AD35 Dirección / datos 35
34
A90 GND Terreno B90 AD33 Dirección / datos 33
Dirección / datos
A91 AD32 B91 GND Terreno
32
A92 RES Reservados B92 RES Reservados
A93 GND Terreno B93 RES Reservados
A94 RES Reservados B94 GND Terreno

Interior Bus del bus PCI

Dirección / bus de datos:
Bus del sistema:
El control de la interfaz de
bus:
Paridad Bus:
Errores de Bus:
Comando / Habilitar Byte: 8 bits (0-3 @ 32 bits y 64 bits @ 4-7 Bus)
64MHz Control:
Tamaño de caché:
Interrupción de autobús:
JTAG de bus serie:
Suministro de energía:
Dirección de 64 bits, 64 bits de datos, Time
multiplexados
2bits; Reloj / Restablecer
7bits; Ready, Reconocer, Stop
2 bits, 1 para los 32 LSBs y 1 para los 32 bits
MSB
2 bits, 1 de paridad y 1 para el Sistema de
6 bits; (2) Habilitar / Atletismo (2), Presente (2),
ACK / Req
2 bits
4 bits
5 bits
5, 3.3, 12,-12V, GND

El Tiempo multiplexados Dirección y bus de datos pueden existir como

cualquiera de 0 a 31 bits (32 bits) o 0 a 63 bits (64bits) a través de la expansión
de 64 bits autobús. Tanto la Dirección de línea de datos y utilizar el mismo
autobús, entonces primero Dirección de Datos. PCI de 32 bits también puede
utilizar 64 bits abordar mediante el uso de dos ciclos de dirección; denomina
Dirección de bicicletas de doble (DAC), bajo la dirección de orden se envía en
primer lugar. Adicionales de control de bits se utilizan una vez que el autobús
se incrementa a 64 bits.

La especificación define tanto Restablecer una línea y una línea de reloj. El

reloj puede ser 33MHz o 66MHz. Creo que la tasa de reloj de 66MHz se define
sólo por el ancho de bus de 64 bits.
Un número de 'Handshake' existen líneas para permitir la comunicación, es
decir, listo, y reconocer, ver pinout anteriormente.
 Paridad dos líneas están disponibles, uno para el bus de 32 bits de ancho (bits
0 a 31) y uno adicional para uno de 64 bits de la expansión (bits 32 a 63). Dos
bits de error; supongo, 1 de la LSB de 32 bits y otro para el superior de 32 bits.

El pinout mostrando anuncios (+5 V o 3,3 V) significa: En un sistema de 5

voltios son los pins 5 voltios, en un sistema de 3,3 voltios son los pines 3,3
voltios.

ESPECIFICACIONES MECÁNICAS Y ELECTRICAS

Existen diferentes especificaciones mecánicas para el conector en función del
tamaño de la tarjeta (form factor). Para los conectores estándar x1 y x4 en
placa base, sus dimensiones físicas se muestran en la Ilustración 3 y la
Ilustración 4, y los pines del conector x1 en la Tabla 3. Como ya hemos dicho,
hay 4 tamaños diferentes de conector, todos ellos poseen una ranura en el
extremo de 1.78mm que impide conectar la tarjeta al revés y pines espaciados
1.00mm. El conector x1 es el más pequeño y tiene 36 pines, el x4 tiene 64
pines, el x8 tiene 98 y el x16 tiene 164 pines. La altura del conector sobre la
placa es de 11mm. La profundidad de todos ellos es de 8.70mm

La Ilustración 5 muestra el esquema eléctrico de un enlace (un lane). Aunque la

norma dice que la longitud de los enlaces debe ser menor de 50.8cm, bajo
ciertas condiciones de impedancia en el backplane, se pueden permitir
distancias mayores. La señal transmitida es LVDS (Low Voltage Diferential
Signal) lo que dota a los enlaces PCIe de una alta capacidad e inmunidad al
ruido.
La trasmisión serie de esta tecnología de bus permite reducir drásticamente el
número de pines de los conectores reduciendo la complejidad del cableado y
enrutamiento de pistas. En la XXX se puede ver la relación “Ancho de
banda/pin” de diferentes tecnologías de bus, calculada como “Velocidad
máxima de pico/número total de pines incluyendo alimentación,
direccionamiento y control”.