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Eletrônica II
EE640

Tecnologia para
microfabricação
Professor Fabiano Fruett

UNICAMP – FEEC - DSIF

Sala 207

www.dsif.fee.unicamp.br/~fabiano

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A familiarização com as várias

etapas do processo de fabricação
colabora diretamente com as etapas
de desenvolvimento,
encapsulamento e teste dos
Circuitos Integrados

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Primórdios da microeletrônica
1906 1947

Válvulas (Triode), 1906 Primeiro transistor a contato (germânio), 1947

Lee De Forest John Bardeen and Walter Brattain
Bell Laboratories

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Evolução …
1958 1997

Primeiro circuito integrado(germânio), 1958

Jack S. Kilby, Texas Instruments
Intel Pentium II, 1997
Continha cinco componentes, três tipos: Clock: 233MHz
Transistores, resistores e capacitores Número de transistors: 7.5 M
Gate Length: 0.35

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Silício na natureza

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Tarugo de silício mono-cristalino

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Base para indústria (nano e micro)

microeletrônica

... e também para sensores e

atuadores integrados

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Etapas normalmente presentes na

tecnologia planar para microeletrônica
• Deposição No processo de manufatura
• Oxidação planar, dispositivos em três
dimensões são construídos no
• (Foto)Litografia substrato do wafer usando
camadas empilhadas de
• Etching
materiais diferentes que estão
• Difusão alinhados em um padrão bi-
dimensional.
• Implantação iônica

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Ambiente
controlado:

Fonte: http://www.sandia.gov/

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Fluxo do processo de fabricação

planar

Difusão
Implantação

A complexidade do processo está relacionada ao número de máscaras.

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Oxidação

• Atmosfera
oxidante e alta
temperatura (500
até 1200 °C).
• Oxidação seca
S i + O2 ⇔ S i O2

• Oxidação úmida
S i + 2 H 2 O ⇔ S i O2 + 2 H 2

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Como ocorre a oxidação:

O Si é consumido,
pois a oxidação ocorre
na interface Si-SiO2

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Principais funções do SiO2

• Proteção (passivante) de junções pn contra

umidade e outros contaminantes.
• Isolante elétrico entre componentes e
interconexões.
• Dielétrico para capacitores metálicos e
isolante de porta dos MOS.
• Máscara para definição das áreas de difusão
ou implantação de impurezas.

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Deposição
Filmes finos são materiais
essenciais para a
Exemplos de Técnicas
fabricação de sensores de deposição:
semicondutores. A • Spin casting
sucessiva deposição e
impressão do padrão • Deposição por
(gravação) de um filme evaporação
fino sólido de 0.1 a 50 µm
de espessura é utilizada. • Crescimento epitaxial
Filmes finos podem ser • Oxidação
depositados no substrato
por meio químico ou
físico.

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Spin casting:

Utilizado para deposição de materiais orgânicos, tais como filmes

fotosensíveis (fotoresiste ou simplesmente resiste)

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Deposição por Evaporação

Filmes finos podem • Chemical Vapor
ser evaporados. O Deposition (CVD)
evaporador consiste de • Low-pressure thermal
uma câmara de vácuo CVD (LPCVD)
no qual o material a • Physical Vapor
ser depositado é Deposition (PVD)
aquecido.

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CVD Chemical Vapor Deposition

Processo utilizado para deposições de
filmes isolantes, semicondutores e
condutores:
• Nitreto Si3N4 e Oxinitreto de Silício
SiOxNy
• Silício policristalino
• Metais

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CVD

Gases ou vapores reagem quimicamente, levando à formação de um

sólido sobre o substrato.

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Principais funções dos filmes

depositados

– Máscara para corrosão do Si (microestruturas)

– Passivação de superfície
– Isolação de regiões ativas
– Dielétricos (MOSFET, MISFET, capacitores
etc)
– Metalização para interconexões (trilhas)

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Crescimento Epitaxial
• Processo especial de
CVD
• Deposição de uma
camada de Si acima do
substrato (semente)
• Normalmente a
camada epitaxial é
dopada com cargas
opostas que a do
substrato SiH 2 Cl2 → Si+2HCl

Fonte: Silicon Sensors, S. Middelhoek, S. A. Audet and P.J. French

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(Foto)Litografia

Deposição do fotoresiste
• Processo de transferência do padrão
de cada máscara
• Uma fina camada de material
orgânico fotossensível
(fotoresistente) é depositada sobre o
wafer.
• A máscara é cuidadosamente
alinhada sobre a superfície do wafer
e exposta à luz, o fotoresiste torna-se Mascaramento UV

solúvel.
• A camada é então revelada para
produzir o traçado desejado sobre a
superfície.
Revelação do fotoresiste

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Sistema de exposição

Luz ultra violeta ou

ultravioleta profundo
são utilizados para
expor o material
fotoresistente.

Fonte: V. Baranauskas, Processos de microeletrônica, Camoinas 1990

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Extreme ultraviolet (EUV) light lithograph

Fatores limitantes da fotolitografia:

• Alinhamento
• Resolução do padrão da máscara

Permite resoluções litográficas abaixo de 0.1 µm, podendo chegar a 0.03 µm!

Fonte: http://www.sandia.gov/

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Litografia - Etching
• A camada resultante fica
então protegida e não sofre a
corrosão (etching) dos
agentes químicos usados
para corroer o dióxido de
silício ou o alumínio. Isto
permite a preparação para os Etching do SiO2
processos subseqüentes
(difusão, etching,
implantação etc)

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• Etching: SiO2
– Processo de remoção do Si
material não protegido
– Etching horizontal causa
¨undercut
– Etching “preferencial” pode
ser usado para minimizar
“undercut”
• Técnicas de Etching:
– Etching químico: remoção
química de materiais
desprotegidos
– Etching seco ou por plasma:
usa gases ionizados
ativados quimicamente por
um plasma gerado por RF

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Difusão
• Átomos dopantes são difundidos através da
rede cristalina (alta concentração => baixa
concentração)
• Processo térmico (alta temperatura 700 –
1200 °C)
• A profundidade com que as impurezas se
difundem são controladas pela temperatura
e pelo tempo de processo

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Dopantes: tipo-p ou tipo-n

• Nível de dopagem típico: 1015 até 1020
átomos/cm3
– O Si tem 5.2×1022 átomos/cm3
• Dopagem tipo n (P, As)
• Dopagem tipo p (B, Ga, Al)
• Dopantes indesejáveis (Au, Fe, Cu, Ni)

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Difusão por fonte constante

O wafer é exposto à
Perfil de dopagem
uma fonte de
impurezas durante
todo o tempo de
difusão.

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Difusão por fonte limitada

O wafer é exposto
brevemente às impurezas,
onde uma fina camada de
dopantes é estabelecida na
superfície. Depois disto
esta camada de impurezas
serve de fonte de
impurezas para o resto do
ciclo de difusão.

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Implantação de íons

• As impurezas são aceleradas, chocando-se contra a

superfície do wafer
• Processo não necessita de alta temperatura
• Permite um excelente controle das doses de
implantação
Desvantagens:
Pode causar defeitos na rede cristalina
Channeling (dopantes implantados podem
alcançar uma profundidade indesejada
Processo relativamente caro

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Deslocamento de íons através da rede

devido ao processo de implantação

A estrutura do cristal pode influir

no deslocamento,
alterando a profundidade da implantação

Fonte: Jaeger

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Estrutura do cristal para três

orientações diferentes

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Sequência de etapas de um processo
CMOS poço n
(a) Define n-well diffusion (mask #1) (e) n+ diffusion (mask #4)

(b) Define active regions (mask #2) (f) p+ diffusion (mask #5)

(c) LOCOS oxidation (g) Contact holes (mask #6)

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Sequência de etapas de um processo
CMOS poço n (continuação)

(d) Polysilicon gate (mask #3) (h) Metallization (mask #7)

Figure A.3 (Continued)

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IE 012
Seção transversal para os transistores
MOSFET canal n e canal p

Figure A.4 Cross-sectional diagram of an n- and p-MOSFET.

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Seção transversal para alguns tipos de
resistores disponíveis nesta tecnologia

Figure A.5 Cross sections of resistors of various types available from a typical n-well CMOS process.

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IE 012
Seção transversal para alguns tipos de
capacitores disponíveis nesta tecnologia

Figure A.6 Interpoly and MOS capacitors in an n-well CMOS process.

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Diodos de junção pn

Figure A.7 A pn junction diode in an n-well CMOS process.

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IE 012
Processo BiCMOS

Figure A.8 Cross-sectional diagram of a BiCMOS process.

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PNP Lateral

Figure A.9 A lateral pnp transistor.

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IE 012 41

Transistores PNP em CMOS

C(Sub) B E C E B Sub
N+ P+ N+ P+ P+
N-epi
N+
N-epi

P-Substrate

Vertical Lateral

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Inversor CMOS

Figure A.12 A CMOS inverter schematic and its layout.

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IE 012
Seção transversal do Inversor CMOS

Figure A.13 Cross section along the plane AA′′ of a CMOS inverter.

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Conjunto de máscaras do Inversor CMOS

Figure A.14 A set of photomasks for the n-well CMOS inverter. Note that each layer requires a separate plate: (a), (d), (e), and (f)
dark-field masks; (b), (c), and (g) clear-field masks.

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Seção transversal
8 µm

400 µm

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Exemplos de encapsulamentos

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IE 012 47

FIM

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