ΚΥΚΛΩΜΑΤΑ VLSI

Π
Πανεπιστήμιο Ιωαννίνων
ή Ι ί

CMOS
Technology
T h l

Τμήμα Μηχανικών Η/Υ και Πληροφορικής

F
From the
th book:
b k A Introduction
An I t d ti to t VLSI Process
P
By: W. Maly
1
 ΚΥΚΛΩΜΑΤΑ VLSI
Διάρθρωση
1. N‐well 
well CMOS
CMOS
2
2. Active region formation
Active region formation
3. Gate oxide growth
4. Polysilicon deposition
5
5. n‐MOS 
MOS – p‐MOS S/D implantation
MOS S/D implantation
6. S/D annealing
7. SiO2 deposition
8. Contact cuts

VLSI Systems 9. Metal deposition
and Computer Architecture Lab
10. Passivation
2
 N‐well 
well CMOS
CMOS CMOS inverter masks

CMOS inverter N-well mask

top view
N‐well
N well implantation in a p
implantation in a p‐type
type 
substrate.

CMOS iinverter
t N-well
cross-section
3
 1
Active Region Formation CMOS iinverter
t Active mask
masks

In this process, thick regions of 
In this process thick regions of
SiO2 are selectively grown to 
provide isolation between 
pMOS and nMOS transistors. 
This thick oxide is called field 
oxide (FOX)
oxide (FOX). 

The transistors are developed in 
the regions without FOX that are 
called active regions. 

To protect the transistors’ area 
from oxidation a thin pad oxide 
layer and a Si3N4 layer are used.
&
Pad oxide

CMOS iinverter
t
cross-section
4
 2
Active Region Formation CMOS iinverter
t Active regions
masks

Silicon wafer oxidation using a 
Silicon wafer oxidation using a
long and high‐temperature cycle 
to develop the thick FOX.

The FOX is grown in the regions 
unprotected by Si3N4 4 (active 
unprotected by Si (active
regions). 

FOX

nMOS Active Region

pMOS Active Region

Bird’s beak

CMOS iinverter
t
cross-section
5
 Gate Oxide Growth CMOS iinverter
t Active regions
masks

Next the layers of the Si
Next the layers of the Si3N4 4 and 
and
the pad oxide are removed by 
an etching process. Then a very 
thin gate oxide layer is grown 
thermally in the open area of 
the active regions
the active regions.  

FOX

nMOS Active Region

pMOS Active Region

Gate oxide

CMOS iinverter
t
cross-section
6
 Polysilicon Deposition CMOS iinverter
t Polysilicon region
masks

The polysilicon layer is 
The polysilicon layer is
deposited over the entire wafer, 
using the CVD process. 
The poly is doped for reduced 
resistance. 

Using the mask in the Fig. the 
undesired poly is removed by a 
Interconnect Region
dry etching process. 
FOX
The poly serves as a mask for 
The poly serves as a mask for
source/drain implantation step
(self aligned technology). 
After poly etching, the gate thin  Gate Regions
oxide is also etched. 
CMOS iinverter
t
cross-section
7
 nMOS S/D Implantation CMOS iinverter
t n+ mask
masks

An n+ mask is used for nMOS 
An n mask is used for nMOS
source/drain implantation and 
formation of the bias contact to 
the N‐well. 

The polysilicon layer protects 
The polysilicon layer protects
the transistor channel region. 

Transistor Channel Region

FOX

Source Region Drain Region

nMOS transistor
N-well contact
CMOS iinverter
t
cross-section
8
 pMOS S/D Implantation CMOS iinverter
t p+ mask
masks

A p+ mask 
A p mask
(negative/complement to the n+
mask) is used for pMOS 
source/drain implantation. 
/

Once again, the polysilicon layer 
Once again the polysilicon layer
protects the transistor channel 
region.  Transistor Channel Region

Drain Region Source Region

pMOS transistor

CMOS iinverter
t
cross-section
9
 S/D Annealing CMOS iinverter
t
masks

After source/drain implantation 
After source/drain implantation
a short thermal process at 
moderate temperature is 
performed. 
This way some of the crystal 
structure damage occurred in
structure damage, occurred in 
the high‐dose implantation, is 
repaired. 

CMOS iinverter
t
cross-section
10
 SiO2 Deposition CMOS iinverter
t
masks

The SiO2 insulating layer is 
The SiO2 insulating layer is
deposited over the entire wafer 
using the CVD technique. 

Note the non‐planarity of the 
surface that will have an impact
surface that will have an impact 
on the metal deposition step. 

CMOS iinverter
t
cross-section
11
 Contact Cuts CMOS iinverter
t
masks

A lithographic step to define 
A lithographic step to define
contact cuts in the insulating 
layer. 

The silicon of the S/D areas is 
exposed. 
exposed

The contact cut to the 
polysilicon layer of the gate is 
not shown. 

CMOS iinverter
t
cross-section
12
 Metal Deposition CMOS iinverter
t
masks

The 1st metal layer (Al or Cu) is 

The 1 metal layer (Al or Cu) is
deposited over the entire wafer 
using the evaporation process. 

The non‐planarity of the surface 
may cause breaks in the metal
may cause breaks in the metal 
paths during the fabrication 
process or later on by 
electromigration phenomena. 

CMOS iinverter
t
cross-section
13
 Passivation Layout

The final step is the passivation 
The final step is the passivation
(overglass layer) for surface 
protection 
This step is not shown here.

The CMOS inverter, layout (a), 
The CMOS inverter layout (a)
cross‐section (b) and electrical 
diagram (schematic) (c), are 
illustrated in the figure.  

CMOS inverter
cross-section

Electrical Diagram

14