Departamento de Ciencias de la Computación y Electrónica

Programa de Ingeniería de Sistemas

Guía didáctica
Área de redes de computadores

MEMORIA INTERNA

NOMBRES: ___________________________________

OBJETIVOS DE APRENDIZAJE

 Entender la organización de las MEMORIAS.

 Comprender la organización de todos los módulos de las memorias.
 Identificar las distintas organizaciones avanzadas de las memorias DRAM.

ACTIVIDADES A DESARROLLAR

 Desarrollar TALLER.
 Exposición temática “Evolución de memorias DDR”.
 Mapa conceptual desarrollado en Dia sobre temática abordada.

FECHA DE ENTREGA

DOCUMENTOS
Entrega: 16/08/2019
Modalidad: Virtual

EXPOSICION:
Integrantes: 4 Personas
Tiempo: 20 min Max
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

INTRODUCCION

En computadores antiguos, la forma más común de almacenamiento de acceso aleatorio

para la memoria principal consistía en una matriz de pequeños anillos ferromagnéticos
denominados núcleos. Es por esto que la memoria principal recibía a menudo el nombre de
núcleo (core), un término que perdura en la actualidad.

La llegada de la micro-electrónica, y sus ventajas, acabó con las memorias de núcleos. Hoy
en día es casi universal el uso de chips semiconductores para la memoria principal. En esta
sección se exploran aspectos clave de esta tecnología. 


MEMORIA PRINCIPAL SEMICONDUCTORA

ORGANIZACIÓN 


El elemento básico de una memoria semiconductora es la celda de memoria. Aunque se

utilizan diversas tecnologías electrónicas, todas las celdas de memoria semiconductora
comparten ciertas propiedades: 

Presentan dos estados estables (o semi-estables), que pueden emplearse para
representar el 1 y el 0 binarios. 

Puede escribirse en ellas (al menos una vez) para fijar su estado.
Pueden leerse para detectar su estado. 


La siguiente figura describe el funcionamiento de una celda de memoria. Lo más común es

que la celda tenga tres terminales para transportar señales eléctricas. El terminal de
selección, como su nombre indica, selecciona la celda para que pueda realizarse una
operación de escritura o de lectura. El terminal de control indica si se trata de una lectura o
de una escritura.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

Para la escritura, el tercer terminal proporciona la señal que fija el estado de la celda a uno
o a cero. En una lectura, el tercer terminal se utiliza como salida del estado de la celda. Los
detalles sobre estructura interna, funcionamiento y temporización de la celda de memoria,
dependen de la tecnología específica de circuito integrado y, exceptuando un breve
resumen, están más allá del alcance de este libro. Para nuestros propósitos, daremos por
sentado que las celdas individuales pueden seleccionarse para operaciones de lectura y de
escritura.

DRAM Y SRAM

Todos los tipos de memorias que estudiaremos son de acceso aleatorio. Es decir, las
palabras individuales de la memoria son accedidas directamente mediante lógica de
direccionamiento cableada interna.

La Tabla 5.1 lista los tipos principales de memorias semiconductoras. La más común es la
denominada memoria de acceso aleatorio (RAM, Random-Access Memory). Este es, por
supuesto, un mal uso del término ya que todas las memorias listadas en la tabla son de
acceso aleatorio. Una característica distintiva de las RAM es que es posible tanto leer datos
como escribir rápidamente nuevos datos en ellas. Tanto la lectura como la escritura se
ejecutan mediante señales eléctricas.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

La otra característica distintiva de una RAM es que es volátil. Una RAM debe estar siempre
alimentada. Si se interrumpe la alimentación se pierden los datos. Así pues, las RAM pueden
utilizarse solo como almacenamiento temporal. Las dos formas tradicionales de RAM
utilizadas en los computadores son la DRAM y la SRAM.

RAM DINÁMICA
Las tecnologías de RAM se dividen en dos variantes: dinámicas y estáticas. Una RAM
dinámica (DRAM) está hecha con celdas que almacenan los datos como cargas eléctricas en
condensadores. La presencia o ausencia de carga en un condensador se interpretan como
el uno o el cero binarios.

Ya que los condensadores tienen una tendencia natural a descargarse, las RAM dinámicas
requieren refrescos periódicos para mantener memorizados los datos. El término dinámica
hace referencia a esta tendencia a que la carga almacenada se pierda, incluso
manteniéndola siempre alimentada.

La Figura a muestra la estructura típica de una celda elemental de memoria DRAM, que
memoriza un bit. La línea de direcciones se activa cuando se va a leer o a escribir el valor
del bit de la celda. El transistor actúa como un conmutador que se cierra (permitiendo el
paso de corriente) si se aplica tensión eléctrica a la línea de direcciones, y se abre (no fluye
corriente) cuando la tensión aplicada es nula.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

Para la operación de escritura se aplica un valor de tensión en la línea de bit; un valor de

tensión alto representa un uno, y una tensión baja representa un cero. Se aplica entonces
una señal a la línea de direcciones, permitiendo que se transfiera carga al condensador.

Para la operación de lectura, cuando se selecciona la línea de direcciones, el transistor entra

en conducción y la carga almacenada en el condensador es transferida a la línea de bit y a
un amplificador detector o amplificador de lectura. Este amplificador compara la tensión
del condensador con un valor de referencia y determina si la celda contiene un uno lógico
o un cero. La lectura de la celda descarga el condensador, cuya carga debe restablecerse
para completar la operación.

Aunque la celda de DRAM se usa para almacenar un solo bit (0 ó 1), es un dispositivo
esencial-mente analógico. El condensador puede almacenar cualquier valor de carga dentro
de un rango, y su comparación con un valor umbral determina si dicha carga se interpreta
como uno o como cero.

RAM ESTÁTICA.
En contraste con la dinámica, un RAM estática (SRAM) es un dispositivo digital, basado en
los mismos elementos que se usan en el procesador. En una RAM estática, los valores
binarios se almacenan utilizando configuraciones de puertas que forman bi-estables (flip-
flops). Una descripción de los bi-estables puede verse en la figura B. Una RAM estática
retendrá sus datos en tanto se mantenga alimentada.

La Figura b muestra la estructura típica de una celda elemental de memoria SRAM. Ambos
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

estados son estables y se mantienen mientras se esté alimentando la celda con una tensión
continua de «corriente directa» (de). A diferencia de DRAM, no se necesita refrescar el dato
para mantenerlo.

Al igual que en una celda DRAM, la línea de direcciones en la SRAM se emplea para abrir o
cerrar un conmutador. La línea de direcciones controla en este caso dos transistores (T5y
T6). Cuando se aplica una señal a esta línea, los dos transistores entran en conducción,
permitiendo la operación de lectura o de escritura.

SRAM vs DRAM
Tanto las RAM estáticas como las dinámicas son volátiles; es decir, debe aplicarse
continuamente tensión de alimentación a la memoria para mantener los valores de los bits.
Una celda de memoria RAM dinámica es más simple que una estática y en consecuencia
más pequeña. Por tanto, las DRAM dinámicas son más densas (celdas más pequeñas —más
celdas por unidad de superficie) y más económicas que las correspondientes SRAM.

Por otra parte, una DRAM requiere de circuitería para realizar el refresco. En memorias
grandes, el coste fijo de la circuitería de refresco se ve más que compensado por el menor
coste de las celdas DRAM. Así pues, las DRAM tienden a ser las preferidas para memorias
grandes. Un último detalle es que las SRAM son generalmente algo más rápidas que las
dinámicas. Debido a estas características relativas, las SRAM se utilizan como memorias
cachés (tanto on-chip como ojf-chip), y las DRAM para la memoria principal.

TIPOS DE ROM

Como sugiere su nombre, una memoria de solo-lectura (ROM, Read-Only Memory)

contiene un patrón permanente de datos que no puede alterarse. Una ROM es no-volátil;
es decir, no se requiere fuente de alimentación para mantener memorizados los valores de
los bits.

Aunque es posible leer de una ROM, no se pueden escribir nuevos datos en ella. Las
aplicaciones potenciales son:

Subrutinas de biblioteca para funciones de uso frecuente.

Programas del sistema.
Tablas de funciones. 


Cuando se requiere un tamaño modesto, la ventaja de una ROM es que el programa o los
datos estarían permanentemente en memoria principal y nunca sería necesario cargarlos
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

desde un dispositivo de memoria secundaria. 
 Una ROM se construye como cualquier otro
chip de circuito integrado, con los datos cableados en el chip durante el proceso de
fabricación. Esto presenta dos problemas: 


La etapa de inserción de datos implica unos costes fijos relativamente grandes,

tanto si se va a fabricar una o miles de copias de una misma ROM.
No se permite un fallo. Si uno de los bits es erróneo, debe desecharse la tirada
completa de chips de memoria ROM. 


Cuando se necesitan solo unas pocas ROM con un contenido particular, una alternativa más
económica es la ROM programable (PROM). Al igual que las ROM, las PROM son no volátiles
y pueden grabarse solo una vez. Para la PROM, el proceso de escritura se lleva a cabo
eléctricamente y puede realizarlo el suministrador o el cliente con posterioridad a la
fabricación del chip original.

Se requiere un equipo especial para el proceso de escritura o «programación » . Las PROM

proporcionan flexibilidad y comodidad. Las ROM siguen siendo atractivas para tiradas de
producción de gran volumen. 
 Otra variante de memoria de solo lectura es la memoria de
sobre-todo lectura (read-mostly), que es útil para aplicaciones en las que las operaciones
de lectura son bastante más frecuentes que las de escritura, pero para las que se requiere
un almacenamiento no volátil. Hay tres formas comunes de memorias de sobre-todo
lectura: EPROM, EEPROM, y memorias flash. 


La memoria de solo-lectura programable y borrable ópticamente (EPROM, Erasable

Programmable Read-Only Memory) se lee y escribe eléctricamente como la PROM. Sin
embargo, antes de la operación de escritura, todas las celdas de almacenamiento deben
primero borrarse a la vez, mediante la exposición del chip encapsulado a radiación
ultravioleta. Este proceso de borrado puede realizarse repetidas veces; cada borrado
completo puede durar hasta veinte minutos.

Así pues, las EPROM pueden modificarse múltiples veces y, al igual que las ROM y las PROM,
retienen su contenido, en teoría indefinidamente. Para una capacidad similar, una EPROM
es más costosa que una PROM, pero tiene como ventaja adicional la posibilidad de
actualizar múltiples veces su contenido. 


Una forma más interesante de memoria de sobre-todo lectura es la memoria de solo-

lectura programable y borrable eléctricamente (EEPROM, Electrically Erasable
Programmable Read-Only Memory). Esta es una memoria de sobre-todo lectura en la que
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

se puede escribir en cualquier momento sin borrar su contenido anterior; solo se actualiza
el byte o bytes direccionados. La operación de escritura consume un tiempo
considerablemente mayor que la de lectura; del orden de cientos de microsegundos por
byte. La EEPROM combina la ventaja de ser no volátil, con la flexibilidad de ser actualizable
in situ, utilizando las líneas de datos, de direcciones y de control de un bus ordinario. Las
EEPROM son más costosas que las EPROM y también menos densas, admitiendo menos bits
por chip.

Otra forma de memoria semiconductora es la memoria flash (denominada así por la

velocidad con la que puede reprogramarse). Introducidas a mediados de los 1980, las
memorias flash se encuentran, en coste y en funcionalidad, entre las EPROM y las EEPROM.
Al igual que las EEPROM, los flashes utilizan una tecnología de borrado eléctrico. Una
memoria flash puede borrarse entera en uno o unos cuantos segundos, mucho más rápido
que las EPROM.

Además, es posible borrar solo bloques concretos de memoria en lugar de todo el chip. Las
memorias flash deben su nombre a que su micro- chip está organizado de manera que cada
una de sus secciones de celdas se borra mediante una única acción, de un golpe onflash. Sin
embargo, las memorias flash no permiten borrar a nivel de byte. Al igual que las EPROM,
los flashes utilizan solo un transistor por bit, consiguiéndose las altas densidades
(comparadas con las EEPROM) que alcanzan las EPROM.

LÓGICA DEL CHIP

En toda la jerarquía de memoria vimos que existen compromisos de velocidad, capacidad y
coste. Estos compromisos existen también cuando consideramos la organización de las
celdas de memoria y del resto de funciones lógicas de un chip de memoria. Para las
memorias semiconductoras, uno de los aspectos fundamentales de diseño es el número de
bits de datos que pueden ser leídos/escritos a la vez.

En un extremo está la estructura en la que la disposición física de las celdas de la matriz es

la misma que la disposición lógica (tal y como la percibe el procesador) de las palabras de
memoria. La matriz está organizada en W palabras de B bits cada una. Por ejemplo, un chip
de 16 Mb podría estar estructurado en 1 M palabras de 16 bits. En el otro extremo está la
estructura denominada un-bit-por-chip, en la que los datos se escriben/leen por bits. A
continuación, describimos la estructura de un chip de memoria DRAM; la estructura de una
ROM integrada es similar, aunque más sencilla.

La Figura 4.3 muestra una organización típica de DRAM de 16 Mb. En este caso se escriben
o leen cuatro bits a la vez. Lógicamente, la matriz de memoria está estructurada en cuatro
matrices cuadradas de 2048x2048 elementos. Son posibles varias disposiciones físicas. En
cualquier caso, los elementos de la matriz conectan tanto a líneas horizontales (de fila)
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

como a verticales (de columna). Cada línea horizontal conecta al terminal de Selección de
cada celda en la correspondiente fila; y cada línea vertical conecta al terminal Entrada-
Datos/Detección (Data-In/Sense) de cada celda en la correspondiente columna.

La Figura 5.3 también indica la inclusión de la circuitería de refresco. Todas las DRAM
requieren operaciones de refresco. Una técnica simple de refresco consiste en inhabilitar el
chip DRAM mientras se refrescan todas las celdas. El contador de refresco recorre todos los
valores de fila. Para cada fila, las salidas de dicho contador se conectan al decodificador de
filas y se activa la línea RAS. Los datos correspondientes se leen y escriben de nuevo en las
mismas posiciones. Esto hace que se refresquen todas las celdas de una fila a la vez.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

ORGANIZACIÓN EN MÓDULOS
Si un chip de RAM contiene un bit por palabra, claramente se necesitarán al menos un
número de chips igual al número de bits por palabra. Como ejemplo, la Figura 5.5 muestra
cómo podría organizarse un módulo de memoria de 256 K palabras de ocho bits. Para 256
K palabras se necesitan 18 bits que se suministran al módulo desde alguna fuente externa
(por ejemplo, las líneas de direcciones de un bus al que esté conectado al módulo). La
dirección se presenta a ocho chips de 256K (un bit, cada uno de los cuales proporciona la
entrada/salida de un bit.

Esta estructura funciona cuando el tamaño de memoria sea igual al número de bits por chip.
En caso de necesitar una memoria mayor, se requiere utilizar una matriz de chips. La Figura
5.6 muestra la posible organización de una memoria de 1M palabra de ocho bits. En este
caso, tenemos cuatro columnas de chips, donde cada columna contiene 256 K palabras
dispuestas como en la Figura 5.5. Para 1M por palabra se necesitan veinte líneas de
direcciones. Los 18 bits menos significativos se conectan a los 32 módulos. Los 2 bits de
orden más alto son entradas a un módulo lógico de selección de grupo que envía una señal
de habilitación de chip a una de las cuatro columnas de módulos.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

ORGANIZACIÓN AVANZADA DE MEMORIAS DRAM

Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

Como se discutió anteriormente, uno de los cuellos de botella más críticos de un sistema
que utiliza procesadores de altas prestaciones es la interfaz con la memoria principal
interna. Esta interfaz es el camino más importante en el computador. El bloque básico de
construcción de la memoria principal sigue siendo el chip de DRAM, como lo ha sido durante
décadas, y desde principios de la década de los 1970 no ha habido cambios significativos en
la arquitectura DRAM. El chip DRAM tradicional está limitado tanto por su arquitectura
interna como por su interfaz con el bus de memoria del procesador.

Hemos visto que una forma de abordar el problema de las prestaciones de la memoria
principal DRAM ha sido insertar uno o más niveles de cachés SRAM de alta velocidad entre
la memoria principal DRAM y el procesador. Pero la SRAM es mucho más costosa que la
DRAM, y ampliar el tamaño de cachés más allá de cierta cantidad produce menos
beneficios.

En los últimos años se han explorado diversas versiones mejoradas de la arquitectura básica
DRAM, y algunas de ellas están siendo comercializadas. Los esquemas que dominan
actualmente el mercado son: SDRAM, DDR-DRAM, y RDRAM. La Tabla 5.3 proporciona una
comparativa de sus prestaciones. Las CDRAM han sido también motivo de atención. Esta
sección da una visión de estas nuevas tecnologías de DRAM.

DRAM SÍNCRONA

Una de las formas de DRAM más ampliamente usadas es la DRAM síncrona (SDRAM). A
diferencia de las DRAM tradicionales, que son asíncronas, la SDRAM intercambia datos con
el procesador de forma sincronizada con una señal de reloj extrema, funcionando a la
velocidad tope del bus procesador/memoria, sin imponer estados de espera.

En una DRAM típica, el procesador presenta las direcciones y niveles de control a la

memoria, indicando que los datos de una posición de memoria concreta deben bien
escribirse o leerse. Después de un tiempo, el tiempo de acceso, se escriben o leen los datos
en la DRAM. Durante el tiempo de acceso, la DRAM realiza varias operaciones internas, tales
como activar las capacidades elevadas de las líneas de fila y de columna, detectar los datos,
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

y sacarlos a través de los buffers de salida. El procesador debe simplemente esperar durante
este tiempo, haciendo que el sistema baje en prestaciones.

Con el acceso síncrono, la DRAM introduce y saca datos bajo el control del reloj del sistema.
El procesador, u otro maestro, cursa la información de instrucción y de dirección, que es
retenida por la DRAM. La DRAM responderá después de un cierto número de ciclos de reloj.
Entre tanto, el maestro puede realizar sin riesgo otras tareas mientras la SDRAM está
procesando la petición.

La Figura 5.12 muestra la lógica interna de una SDRAM de 64 Mb de IBM que es una
estructura típica de SDRAM, y la Tabla 5.4 define la asignación de sus terminales. La SDRAM
emplea un modo de ráfagas para eliminar los tiempos de establecimiento de dirección y de
precarga de las líneas de fila y de columna posteriores al primer acceso. En el modo de
ráfagas, se puede secuenciar la salida rápida de una serie de bits de datos una vez que se
ha accedido al primero de ellos. Este modo es útil cuando todos los bits a acceder están en
secuencia y en la misma fila de la matriz de celdas que el accedido en primer lugar. Además,
la SDRAM tiene una arquitectura interna de banco múltiple que facilita el paralelismo en el
propio chip.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

El registro de modo y la lógica de control asociada constituyen otra característica clave que
diferencia las SDRAM de la DRAM convencionales. Proporciona una manera de
particularizar la SDRAM para ajustarse a las necesidades concretas del sistema. El registro
de modo especifica la longitud de la ráfaga, que es el número de unidades individuales de
datos que se entregan síncronamente al bus. Este registro también permite al programador
ajustar la latencia entre la recepción de una petición de lectura y el comienzo de la
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

transferencia de datos. La SDRAM funciona mejor cuando transfiere bloques largos de

datos en serie, tal como en aplicaciones de procesamiento de textos, hoja de cálculo y
multimedia.

La Figura 5.13 muestra un ejemplo de funcionamiento de una SDRAM. En este caso, La

longitud de ráfaga vale 4 y la latencia es 2. La orden de lectura en ráfaga se inicia teniendo
CSy CAS en baja mientras se mantienen RAS y WE en alta al llegar el flanco ascendente del
reloj. Las entradas de direcciones determinan la dirección de columna inicial para la ráfaga,
y el registro de modo indica el tipo de ráfaga (secuencial o entrelazada) y la longitud de la
ráfaga (1, 2, 4, 8, página completa). El retardo desde el inicio de la orden hasta que el dato
de la primera celda aparece en las salidas coincide con el valor de latencia de que se ha
fijado en registro de modo.

Ahora existe una versión mejorada de SDRAM, conocida como SDRAM de doble velocidad
de datos (DDR-SDRAM, double data rate SDRAM) que supera la limitación de uno-por-ciclo.
Una DDR-SDRAM puede enviar datos al procesador dos veces por ciclo.

DRAM RAMBUS

La RDRAM, desarrollada por Rambus , ha sido adoptada por Intel para sus procesadores
Pentium e Itanium. Se ha convertido en la principal competidora de la SDRAM. Los chips
RDRAM tienen encapsulados verticales, con todos los terminales en un lateral. El chip
intercambia datos con el procesador por medio de 28 hilos de menos de doce centímetros
de longitud. El bus puede direccionar hasta 320 chips de RDRAM y a razón de 1,6 GBps.

El bus especial de las RDRAM entrega direcciones e información de control utilizando un

protocolo asíncrono orientado a bloques. Tras un tiempo de acceso inicial de 480 ns, se
consigue la velocidad de datos de 1,6 GBps. Lo que hace posible esta velocidad es el bus en
sí, que define muy precisamente las impedancias, la temporización, y las señales. En lugar
de ser controladas por las señales explícitas RAS, CAS, R/W, y CE que se utilizan en DRAM
convencionales, las RDRAM obtienen las peticiones de memoria a través de un bus de alta
velocidad. Cada petición contiene la dirección deseada, el tipo de operación, y el número
de bytes en dicha operación.

La Figura 5.14 muestra el esquema de RDRAM. La configuración consta de un controlador y

de varios módulos RDRAM conectados juntos mediante un bus común. El controlador está
en un extremo de la configuración, y el extremo más alejado del mismo es un terminador
paralelo de las líneas del bus.

El bus incluye 18 líneas de datos (realmente 16, más dos de paridad) que circulan al doble
de la velocidad del reloj; es decir se envía un bit por cada uno de los dos flancos de un ciclo
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

de reloj. Esto hace que la velocidad de transferencia en cada línea de datos sea de 800
Mbps. Existe un conjunto aparte de ocho líneas (RC) que se emplea para direcciones y
señales de control.

Hay también una señal de reloj que parte del extremo más alejado del controlador, se
propaga hacia él y después retoma. Un módulo RDRAM envía datos al controlador en
sincronismo con el reloj directo, y el controlador envía datos a una RDRAM en sincronismo
con la señal de reloj en sentido opuesto. Las restantes líneas del bus incluyen una tensión
de referencia, tierra, y la tensión de alimentación.

DDR SDRAM

La SDRAM está limitada por el hecho de que puede enviar datos al procesador solo una vez
por ciclo de reloj del bus. Una nueva versión de SDRAM, denominada SDRAM de doble
velocidad de datos (DDR-SDRAM), puede enviar datos dos veces cada ciclo de reloj, una
coincidiendo con el flanco de subida del pulso de reloj y otra coincidiendo con el flanco de
bajada.

DRAM CACHÉS
La DRAM Cachés (CDRAM), desarrollada por Mitsubishi [HIDA90, ZHAN01], integra una
peque- ña caché SRAM (de 16 Kb) en un chip normal de DRAM. La SRAM de la CDRAM puede
usarse de dos formas. En primer lugar, puede utilizarse como una verdadera caché, formada
por líneas de 64 bits. El modo cachés de la CDRAM es efectivo para accesos a memoria
aleatorios ordinarios.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

La SRAM de la CDRAM puede usarse también como buffer para soportar el acceso serie a
un bloque de datos. Por ejemplo, para refrescar una pantalla gráfica, la CDRAM puede pre-
captar en la SRAM los datos de la DRAM, de manera que los accesos posteriores al chip se
efectúen únicamente a la SRAM.
Departamento de Ciencias de la Computación y Electrónica
Programa de Ingeniería de Sistemas
Guía didáctica
Área de redes de computadores

TALLER

Nombres: ______________________________________

1 ¿Cuáles son las propiedades clave de las memorias semiconductoras?

2 ¿Qué diferencia hay, en cuanto a aplicaciones, entre DRAM y SRAM?
3 ¿Qué diferencia hay entre DRAM y SRAM en cuanto a características
tales como velocidad, tamaño y coste?
4 ¿Qué diferencias hay entre las memorias EPROM, EEPROM y flash?
5 ¿Qué es un bit de paridad?
6 ¿Qué diferencia hay entre una SDRAM y una DRAM convencional?