MINISTERUL EDUCAŢIEI AL REPUBLICII MOLDOVA

I.P. CENTRUL DE EXCELENŢĂ ÎN INFORMATICĂ ŞI

TEHNOLOGII INFORMAŢIONALE

CATEDRA DE INFORMATICĂ APLICATA

LUCRARE INDIVIDUALĂ
Nr. 1

LA DISCIPLINA:
ASDN

TEMA: Sinteza circuitelor logice combinaţionale.

Grupa: R-1722
Elev (ul/a):

Profesor:
Aurel Salcutan

Chişinău 2019
Tema: Sinteza circuitelor logice combinaţionale.
Scopul lucrarii: Studierea practica si examinarea circuitelor logice combinationale.
Sarcina:
1.De minimizat functia logică y1.
a) Minimizarea dupa unitati (1 forma) ;
b) De efectuat schema logica in baza elementelor SI/Sau;
c) Minimizarea dupa zerouri (1 forma).
2. 1.De minimizat functia logică y2.
a) Minimizarea dupa unitati (1 forma) ;
b) Minimizarea dupa zerouri (1 forma).
c) De efectuat schema logica in baza elementelor SAU/SI.
Consideratii teoretice:
Orice circuit logic se caracterizează prin natura semnalelor de intrare, a celor de ieşire, prin clasele de
funcţii intrare-ieşire şi prin natura prelucrărilor de date ce au loc în structura sa internă.
Din punct de vedere funcţional circuitele logice se împart în două clase: combinaţionale şi secvenţiale.
Un circuit logic combinaţional (CLC) se caracterizează prin aceea că starea ieşirilor sale la un moment dat
depinde numai de starea intrărilor sale în momentul considerat. Se mai spune că circuitele logice
combinaţionale (CLC) sunt lipsite de memorie şi variabilele de ieşire nu sunt aplicate la intrare. Legătura
între starea intrărilor şi starea ieşirilor circuitului este dată de funcţiile de transfer ale acestuia,
denumite
în ceast caz funcţii de comutare, care sunt funcţii booleene.
Orice circuit logic combinaţional (CLC), care are n intrări (x1,x2,x3, ... ,xn) şi m ieşiri (y1,y2,y3, ...
,ym), la care ieşirile pot fi exprimate numai în dependenţă de variabilele de intrare:
y1=f1(x1,x2,x3, ... ,xn);
y2=f2(x1,x2,x3, ... ,xn);
..........................
ym=fm(x1,x2,x3, ... ,xn);
Sinteza unui circuit logic combinaţional (CLC) se realizează în următoarele etape:
descrierea necesităţilor ce trebuie să le rezolve circuitul logic combinaţional (prin text, desen, diagrame,
etc);
reprezentarea acestei descrieri sub forma unui tabel de adevăr;
deducerea funcţiilor logice şi minimizarea acestora;
implimentarea acestor funcţii minimizate sub forma unor reţele de comutare prin intermediul circutelor
integrate;
Implimentarea funcţiilor logice minimizate sub forma reţelelor de comutare poate fi realizată sau în
forma
disjunctivă (ŞI/SAU), sau în orice altă formă normală, adică ŞI-NU/ŞI-NU, SAU/ŞI-NU, SAU-NU/SAU,
ŞI/SAU-NU, ŞI-NU/ŞI, SAU/ŞI, SAU-NU/SAU-NU.
Trecerea de la o formă normală la alta se efectuează prin utilizarea succesivă a formulelor lui De
Morgan, avînd iniţial forma canonică disjunctivă normală (ŞI/SAU) şi forma canonică conjunctivă
normală (SAU/ŞI) a funcţiei.
Minimizarea funcţiilor este necesară în procesul de sinteză a circuitelor numerice deoarece forma cea
mai simplă (minimală) a unei funcţii va necesita cheltuieli minimale de aparataj la materializarea acestor
funcţii.
Există mai multe metode de minimizare a funcţiilor logice. În cazul cînd numărul de variabile a funcţiei
nu este mai mare decît 6 se utilizează metodele diagramelor Veitch-Karnaugh.
Diagramele Veitch-Karnaugh reprezintă nişte tabele numărul pătrăţelelor cărora este egal cu numărul
de combinaţii posibile ale variabilelor pe care le poate avea funcţia ce trebuie minimizată. Pătrăţelele
sunt aşezate ca cele care corespund combinaţiilor ce se pot alipi între ele şi se află în poziţii vecine. Orice
alipire între două combinaţii vecine va rezulta următoarele: partea comună rămîne intactă
(neschimbată),iar variabilele prin care se deosebesc dispar.Într-o diagramă se pot alipi două combinaţii
cu eliminarea unei variabile, patru combinaţii cu eliminarea a două variabile, opt combinaţii cu
eliminarea a trei variabile, şasesprezece combinaţii cu eliminarea a patru variabile, treizeci şi două de
combinaţii cu eliminarea a cinci variabile.La minimizarea diagramelor Veitch-Karnaugh se completează
astfel: în pătrăţelele care corespund combinaţiilor pentru care funcţia este egală cu 1 p-u FCD se înscriu
unităţi (respectiv zerouri p-u FCC)iar celelalte nu se completează. Alipirile se realizează în aşa fel ca
numărul minimal de alipiri să cuprindă un număr maximal de unităţi (zerouri).

Mersul lucrarii:
1.Tabelul de adevăr:
y1=(0,2,4,5,6,7,9,12,13,15)

X1 X2 X3 X4 Y1
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 1
Diagrama Karnaugh pentru unitati:

Y1 X1X2
00 01 11 10

X3X4 00 1 1 1
01 1 1 1

11 1 1
10 1 1

̅̅̅̅̅̅̅̅̅̅̅ 𝒗 𝒙𝟐𝒙𝟑
Y1=𝒙𝟏𝒙𝟑𝒙𝟒 ̅̅̅̅ 𝒗 𝒙𝟐𝒙𝟒 𝒗 𝒙𝟏𝒙𝟑
̅̅̅̅𝒙𝟒 𝒗 ̅̅̅̅ ̅̅̅̅
𝒙𝟏𝒙𝟑𝒙𝟒
Schema logica in baza elementelor:

Diagrama temporala:

Diagrama Karnaugh pentru zerouri:

 ̅̅̅𝑣𝑥2
Y1=(𝑥1 ̅̅̅𝑣𝑥4)(𝑥1𝑣𝑥2
̅̅̅𝑣𝑥4
̅̅̅)(𝑥1𝑣𝑥3𝑣𝑥4 ̅̅̅𝑣𝑥3)
̅̅̅)(𝑥1𝑣𝑥2

Schema logica in baza elementelor:

Diagrama temporala:

y2=(2,3,4,5,7,8,9,10,11,)

X1 X2 X3 X4 Y1
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 1
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 0
Diagrama Karnaugh pentru unitati:

Y1 X1X2
00 01 11 10

X3X4 00 1 1
01 1 1

11 1 1 1
10 1 1
̅̅̅̅𝒙𝟐𝒙𝟑
Y2=𝒙𝟏 ̅̅̅̅ 𝒗 𝒙𝟏𝒙𝟐𝒙𝟑
̅̅̅̅̅̅̅ 𝒗 𝒙𝟏𝒙𝟐
̅̅̅̅𝒙𝟑 𝒗 ̅̅̅̅
𝒙𝟏𝒙𝟑𝒙𝟒 𝒗 ̅̅̅̅̅̅̅
𝒙𝟏𝒙𝟐𝒙𝟑

Schema logica in baza elementelor:

Diagrama temporala:

Diagrama Karnaugh pentru zerouri:

Y1 X1X2
00 01 11 10

X3X4 00 0 0
01 0 0

11 0
10 0 0

̅̅̅𝑣𝑥2
Y2=(𝑥1 ̅̅̅𝑣𝑥3
̅̅̅)(𝑥1𝑣𝑥2𝑣𝑥3
̅̅̅)(𝑥1𝑣𝑥2𝑣𝑥3)(𝑥2𝑣𝑥3𝑣𝑥4
̅̅̅)

Schema logica in baza elementelor:

Diagrama temporala:

Concluzie: In urma efectuarii acestei lucrari de laborator am luat cunostinta

de procesul de sinteză a circuitelor logice combinaţionale.Am studiat etapele de
sinteză ale unui circuit logic combinaţional (CLC) şi metodele de minimizare a
funcţiilor logice, in special metoda Karnaugh, atunci cind nr. variabilelelor e mai
mic decit 8. Am studiat si formulele lui de Morgan care au o mare aplicare in
obtinerea de noi forme minime p-u functia data.