UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA

INFORME PREVIO 2: FAMILIAS LOGICAS ESTATICAS Y DINAMICAS

CURSO: MICRO/NANO SISTEMAS ELECTRONICOS

DOCENTE: ING. ALARCON MATUTTI RUBEN

INTEGRANTES: CRUZ MENDOZA ISAC JHAZZEL 15190107

VEGA SOTELO KEVIN ANTONY 15190181
VILLAVICENCIO GOMEZ CARLOS JOSUE 15190160

GRUPO: 1

HORARIO: LUNES 2:00pm – 4:00pm

- 2019 -
 INFORME PREVIO
Pregunta 1.

Sumador completo de 1 BIT usando puertas de paso

Entradas: A, B, C Salidas: SUMA y ACARREO

Tabla de Verdad

ACARREO SUMA ACARREO: 𝐶𝑖 = ∑(3,5,6,7)

A B C
(Ci) (S)
A\BC 00 01 11 10
0 0 0 0 0 0 0 0 1 0
1 0 1 1 1
0 0 1 0 1

0 1 0 0 1 𝐶𝑖 = 𝐴𝐵 + 𝐴𝐶 + 𝐵𝐶 = 𝐴𝐵 + 𝐶(𝐴 + 𝐵)

0 1 1 1 0 SUMA:

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1 𝑆 = 𝐴𝐵̅ 𝐶̅ + 𝐴̅𝐵̅𝐶 + 𝐴𝐵𝐶 + 𝐴̅𝐵𝐶̅ = 𝐴 ⊕ 𝐵 ⊕ 𝐶

USANDO PUERTAS DE PASO, IMPLEMENTACION:

Pregunta 3.

𝑌 = (𝐴 + 𝐵)(𝐴 + 𝐶 + 𝐸)(𝐴 + 𝐷) = 𝐴 + (𝐵𝐷)(𝐶 + 𝐸)

Diseñar usando CMOS estático:

Hallamos 𝑌̅:
𝑌̅ = ̅̅̅̅̅̅̅̅̅̅
(𝐴 + 𝐵) + ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
(𝐴 + 𝐶 + 𝐸) + ̅̅̅̅̅̅̅̅̅̅
(𝐴 + 𝐷)

𝑌̅ = 𝐴̅𝐵̅ + 𝐴̅𝐶̅ 𝐸̅ + 𝐴̅𝐷

̅ = 𝐴̅(𝐵̅ + 𝐶̅ 𝐸̅ + 𝐷
̅)

Tabla de Verdad

A B C D E Y
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 0 1 0
0 1 1 1 0 1
0 1 1 1 1 1
1 X X X X 1
Layout a full custom:

Simulación:

1 1
𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 𝑚á𝑥 = = = 14.08 𝐺𝐻𝑧
𝑇𝑚𝑎𝑥 71
Pregunta 5.

𝐹(𝑋1 , 𝑋2 , 𝑋3 ) = 𝑋1 ⊕ 𝑋2 ⊕ 𝑋3
Usando DCVSL DINAMICO
̅̅̅2 ̅̅̅
𝐹(𝑋1 , 𝑋2 , 𝑋3 ) = 𝑋1 ⊕ 𝑋2 ⊕ 𝑋3 = 𝑋1 (𝑋 𝑋3 + 𝑋2 𝑋3 ) + ̅̅̅ ̅̅̅2 𝑋3 + 𝑋2 ̅̅̅
𝑋1 (𝑋 𝑋3 )

Hallamos 𝐹̅ :
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐹(𝑋1 , 𝑋2 , 𝑋3 ) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑋1 ⊕ 𝑋2 ⊕ 𝑋3 = 𝑋1 (𝑋2 ̅̅̅
𝑋3 + ̅̅̅
𝑋2 𝑋3 ) + ̅̅̅
𝑋1 (𝑋2 𝑋3 + ̅̅̅
𝑋2 ̅̅̅
𝑋3 )
Tabla de Verdad

𝑿𝟏 𝑿𝟐 𝑿𝟑 F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1

Pregunta 7.

Primer circuito

Layout:
Cumple con W/L

Simulación:

Frecuencia Máxima de Operación:

1 1
𝐹𝑚𝑎𝑥 = = = 50𝐺𝐻𝑧
𝑇𝑟𝑚𝑎𝑥 20
Curva de Transferencia:

Parámetros:

 VIH = 1.31
 VOH = 1.52
 VIL = 0.58
 VT = 0.45
 VOL = 0.34
 VM = 0.96

Segundo circuito
Layout:

Cumple con W/L

Simulación:

Frecuencia Máxima de Operación:

1 1
𝐹𝑚𝑎𝑥 = = = 58.82𝐺𝐻𝑧
𝑇𝑟𝑚𝑎𝑥 17
Curva de Transferencia:
Parámetros:

 VIH = 0.33
 VOH = 1.52
 VIL = 1.28
 VT = 0.45 (NMOS) / -2.05(PMOS)
 VOL = 1.26
 VM = 0.96

Pregunta 9.

Tabla de lógica ternaria o trivalente

A B A OR B A AND B NOT A
Verdadero Verdadero Verdadero Verdadero Falso
Verdadero Desconocido Verdadero Desconocido Falso
Verdadero Falso Verdadero Falso Falso
Desconocido Verdadero Verdadero Desconocido Desconocido
Desconocido Desconocido Desconocido Desconocido Desconocido
Desconocido Falso Desconocido Falso Desconocido
Falso Verdadero Verdadero Falso Verdadero
Falso Desconocido Desconocido Falso Verdadero
Falso Falso Falso Falso Verdadero

LOGICA TERNARIA DE UNA PUERTA NOR DE 02 ENTRADAS TERNARIAS (Ain y Bin)

Para la lógica ternaria definimos el valor I (indeterminado), y lo agregamos a la tabla de

verdad. Entonces la tabla de verdad para la función OR seria:
De la tabla anterior al negar la salida obtenemos para la función NOR
Ain Bin A NOR B
Data0 Data0 Data1
Data0 Null Data1
Data0 Data1 Data1
Null Data0 Data1 00=DATA1

Null Null Null 11=DATA0

Null Data1 Null 01=NULL
Data1 Data0 Data1
Data1 Null Null
Data1 Data1 Data0

Ain Bin A NOR B

A0 A1 B0 B1 F0 F1
0 0 0 0 1 1 DATA0
0 0 0 1 0 1 NULL
0 0 1 0 - -
0 0 1 1 0 0 DATA1
0 1 0 0 0 1 NULL
0 1 0 1 0 1 NULL
0 1 1 0 - -
0 1 1 1 0 0 DATA1
1 0 0 0 - - -
1 0 0 1 - - -
1 0 1 0 - -
1 0 1 1 - - -
1 1 0 0 0 0 DATA1
1 1 0 1 0 0 DATA1
1 1 1 0 - - -
1 1 1 1 0 0 DATA1

𝐹0 = ̅̅̅̅̅̅̅̅̅̅̅
𝐴1 + 𝐵1 𝐹1 = ̅̅̅̅̅̅̅̅̅̅̅
𝐴0 + 𝐵0