Unidad 3 / Escenario 5

Lectura Fundamental

Introducción a los circuitos

secuenciales

Contenido

1 Introducción a la lógica secuencial

2 Multivibradores Biestables (Flip-Flops)

3 Multivibradores Monoestables y Aestables

Referencias

Palabras clave: Circuitos secuenciales, Flip-flop, Latches, Multivibradores

1. Introducción a la lógica secuencial

Por lo general, los sistemas digitales cuentan con dos grupos de componentes: circuitos de lógica combinacional
y circuitos de lógica secuencial (figura 1). Los primeros se encargan de las diferentes tareas vistas en la unidad
pasada: selección, decodificación, conversión entre códigos, entre muchas otras. Como ya se ha dicho, estos circuitos
toman lo que hay en sus entradas, lo operan y generan una salida.

Los circuitos de lógica secuencial, por otro lado, tienen capacidad de almacenamiento de información. Es decir,
pueden guardar datos binarios, que indican el estado interno del circuito. De esta manera, la salida de un circuito
secuencial no sólo depende de lo que hay en sus entradas, sino que es afectada por dicho estado. En otras palabras
“un circuito secuencial se especifica como una sucesión temporal de entradas, salidas y estados internos” (Mano,
2014, p.168). La información almacenada puede estar ahı́ por tiempo indefinido

Los circuitos secuenciales pueden ser de tipo sincrónico (dependen de una señal de reloj) o asincrónico (el cambio
de estado sucede tan pronto como se hace el cambio en las entradas).

Figura 1: Sistemas digitales generales. Basado en (Tocci y cols., 2007).

En los circuitos secuenciales de tipo sincrónico, una de las variables importantes a tener en cuenta es la señal
de reloj, la cual indica al elemento de memoria que evalúe las señales en sus entradas, para modificar o no su
estado. Una señal de reloj es una señal digital que tiene una frecuencia especificada. Esta señal de reloj tiene dos
caracterı́sticas importantes que pueden ser medidas: el nivel lógico en un tiempo dado y la transición entre niveles
(flancos). En la figura 2 se pueden ver las caracterı́sticas mencionadas.

Figura 2: Señal de reloj. Elaboración propia.

Existen circuitos osciladores de gran utilidad, llamados multivibradores, que tienen la capacidad de generar ondas

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cuadradas. Esta caracterı́stica permite la generación de pulsos de reloj, pero también el almacenamiento de energı́a.
Los multivibradores pueden ser:

• Biestables: que tienen dos estados posibles (BAJO y ALTO). Dada una señal de excitación en sus entradas
pueden cambiar de estado y una vez cambian, son capaces de mantenerse en él (siempre y cuando haya
alimentación en el circuito).

• Monoestables: son circuitos que, dada una excitación en sus entradas, generan un pulso de onda cuadrada
de ancho fijo, dado por las condiciones del circuito. Al finalizar el pulso, regresan a un estado estable.

• Aestables: son circuitos oscilatorios que nunca se mantienen en un estado fijo.

Para el caso del almacenamiento de información, los circuitos más adecuados son los biestables, los cuales pueden
dividirse en dos tipos: latches y Flip-Flops. Estos circuitos se estudiarán a continuación.

2. Multivibradores Biestables (Flip-Flops)

El almacenamiento de información en un circuito secuencial suele hacerse mediante un elemento llamado Flip-
Flop (FF). Este elemento biestable está formado por compuertas lógicas, con una realimentación cruzada de las
señales de salida hacia sus entradas, lo cual hace que el circuito se mantenga o no en un estado determinado.

Normalmente un Flip-Flop cuenta con dos salidas: Q y Q (Que es el valor de Q negado). Se dice que el Flip-Flop
está en estado SET, cuando Q = 1 y Q = 0. Por otro lado, se dice que el Flip-Flop está en estado CLEAR o
RESET, cuando Q = 0 y Q = 1.

2.1. Latches (Cerrojos)

Un latch es un tipo de Flip-Flop, que tiene en cuenta el nivel de las señales de entrada para cambiar de estado. El
nivel de activación puede ser BAJO o ALTO, dependiendo del tipo de compuertas utilizadas en su construcción.

2.1.1. Latch SET-RESET

El latch SET-RESET (también conocido como latch S-R), cuenta con dos entradas, una de establecimiento (S,
por SET) y otra de restablecimiento (R, por RESET) (Mano, 2014, p.169). Los dos tipos de circuitos se pueden
ver en la figura 3. El primero de ellos tiene el nivel de activación en ALTO y está construido con compuertas NOR
(figura 3a). El otro circuito tiene su nivel de activación en BAJO, está construido con compuertas NAND y se
conoce como latch S-R.

En la figura 4 se muestra el funcionamiento del latch S-R, el cuál se describe a continuación:

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 (a) Latch S-R (b) Latch S-R

Figura 3: Dos tipos de latches (Cerrojos). Basado en (Floyd, 2010).

1. El latch inicia en un estado RESET o de restablecimiento. Esto se evidencia en el estado de sus salidas Q = 0
y Q = 1. El latch se mantiene en este estado debido a que la entrada S se encuentra en un nivel ALTO y la
realimentación de la salida Q está también en ALTO (figura 4a).

2. El latch cambia a estado SET o de establecimiento. Esto sucede cuando la entrada S pasa a BAJO (recuerde
que este latch funciona con nivel de activación en bajo). Cuando esto pasa, la compuerta NAND superior
deja de tener una de sus entradas en ALTO, y por lo tanto la salida Q se fuerza a estar en ALTO. Esta
salida en ALTO, realimentada en la NAND inferior, hace que esta NAND genere una salida Q en BAJO. A
su vez, esta salida se ve reflejada en la entrada realimentada en la compuerta NAND superior (figura 4b).

3. El latch se mantiene en estado SET. Esto gracias a que la realimentación de Q se mantiene en ALTO y la
de Q en BAJO (figura 4c).

4. El latch cambia a estado RESET. Debido a que la entrada R pasa a BAJO. Cuando esto sucede, la compuerta
NAND inferior deja de tener una de sus entradas en ALTO, y por lo tanto la salida Q se fuerza a estar en
ALTO. Esta salida en ALTO, realimentada en la NAND superior, hace que esta NAND genere una salida Q
en BAJO. A su vez, esta salida se ve reflejada en la entrada realimentada en la compuerta NAND inferior
(figura 4d).

Es importante tener en cuenta que en el latch S-R el estado S = 0 y R = 0 no es válido, pues genera estados
de salida indeterminados (ambas salidas en nivel ALTO), lo cual es una desventaja para el uso de estos circuitos.
En el latch S-R el estado no válido es cuando las entradas S = 1 y R = 1. El funcionamiento de estos circuitos
está resumido en la tabla 1. El latch S-R tiene un cambio de estados similar a lo explicado previamente, pero con
niveles de activación en ALTO.

S R SALIDA S R SALIDA
0 0 No hay cambio 0 0 Condición inválida
0 1 Estado RESET: Q = 0 y Q = 1 0 1 Estado SET: Q = 1 y Q = 0
1 0 Estado SET: Q = 1 y Q = 0 1 0 Estado RESET: Q = 0 y Q = 1
1 1 Condición inválida 1 1 No hay cambio
(a) Latch S-R, activación en ALTO. (b) Latch S R, activación en BAJO.

Tabla 1: Resumen de funcionamiento de los latches S-R y S-R. Elaboración propia.

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 (a) Estado inicial RESET - S = 1 y R = 1 (b) Cambio a estado SET - S = 0 y R = 1

(c) Mantiene el estado SET - S = 1 y R = 1 (d) Cambio a estado RESET - S = 1 y R = 0

Figura 4: Funcionamiento del latch S-R. Elaboración propia.

Las señales que reciben en sus entradas los circuitos secuenciales normalmente no son estáticas, y varı́an en el
tiempo. Por esta razón, es importante comparar, para cada uno de los tiempos de una señal de entrada, cómo se
comporta el latch. Esto se hace ubicando las señales, una debajo de la otra, y verificando en los cambios de nivel.
La figura 5 muestra un ejemplo de esto. La gráfica corresponde a un latch S-R, por lo tanto se deberá evaluar con
respecto a la tabla 1a.

Figura 5: Diagrama de tiempos de un latch S-R. Elaboración propia.

El análisis que se puede hacer es:

• En t0 , el problema deberı́a dar el valor de Q inicial en esta posición. Para la gráfica, se asumió que Q = 1.

• Entre t0 y t1 , las dos entradas están en BAJO, por lo tanto la salida se mantiene en el valor que tenı́a en t0 .

• Entre t1 y t2 , las dos entradas están en ALTO, y se genera un nivel inválido o ambiguo. No es posible saber
en qué nivel está el latch para ese periodo.

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 • Entre t2 y t3 , la entrada S está en ALTO y R en BAJO, el latch se mantiene en estado SET.
• Entre t3 y t4 , las dos entradas están en BAJO, por lo tanto la salida se mantiene en el valor que tenı́a en t3 .
• Entre t4 y t5 , la entrada R está en ALTO y S en BAJO, el latch se pone en estado RESET.
• Se continúa evaluando por intervalos hasta llegar al final de la señal.

Existe otro tipo de latch, el latch S-R con entrada de habilitación, el cual tiene además de las entradas S y R, un
pin de ENABLE o habilitación. Si dicho pin no está en ALTO, no se presenta cambio de estado, ası́ las entradas
S o R cambien. En la figura 6 se muestra el circuito. Fı́jese que se trata de un latch S-R internamente, pero la
conexión hacia los pines de entrada pasa por otro conjunto de compuertas NAND, haciendo que hacia el exterior,
el circuito funcione como un latch S-R con entradas de activación en ALTO y el pin de habilitación (EN). Este
pin debe tenerse en cuenta también, al momento de analizar el diagrama de tiempos.

S R EN SALIDA
X X 0 No hay cambio
0 0 1 No hay cambio
0 1 1 Estado RESET
1 0 1 Estado SET
1 1 1 Condición inválida
(a) Circuito. (b) tabla de funciones.

Figura 6: Latch S-R con entrada de habilitación. Elaboración propia.

2.1.2. Latch D con entrada de habilitación

El latch D obtiene su nombre por su capacidad de almacenamiento de datos (Mano, 2014, p.172). Cuenta con una
entrada de datos y el pin de habilitación, aunque internamente es un circuito similar a los ya analizados. En este
caso, el pin D de entrada se pasa como SET y el valor negado de D se pasa a la conexión RESET. De esta manera,
cuando D = 0 entonces D = 1, haciendo que se active el estado RESET. En el caso cuando D = 1 entonces D = 0,
haciendo que sea el estado SET el que se active. La entrada de habilitación debe permanecer en ALTO para que
esto suceda, de lo contrario, no hay cambios en el estado interno del latch, y las salidas Q y Q se mantienen. En
la figura 7 se muestra el circuito y la tabla de funciones para un latch D.

La simbologı́a para los diferentes latches vistos en esta sección se presenta en la figura 8. Además, en la tabla 2
se presentan dos referencias de circuitos integrados. Antes de continuar con los Flip-Flops, lo invito a regresar al
escenario, donde encontrará una actividad que permitirá verificar qué tan claros están los diferentes latches.

2.2. Flip-Flops

El término Flip-Flop se aplica a los multivibradores biestables que cambian de estado cuando reciben un flanco
especı́fico de la señal de reloj (sea positivo o negativo, sólo se detecta uno de los dos flancos). Por esta razón se dice

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 D EN SALIDA
X 0 No hay cambio
0 1 Estado RESET
1 1 Estado SET
(a) Circuito. (b) tabla de funciones.

Figura 7: Latch D con entrada de habilitación. Elaboración propia.

(a) Latch S-R (b) Latch S-R (c) Latch S-R con habilitación (d) Latch D con habilitación

Figura 8: Simbologı́a para los diferentes latches presentados. Elaboración propia.

que son de tipo sı́ncrono (Floyd, 2010, p.421). Cuando se detecta dicho flanco, se envı́a una señal de habilitación
(también llamada de control, C), de tal forma que cuando se detecta el flanco, el Flip-Flop verifica el estado de
su(s) entrada(s), para entrar en modo SET, RESET o mantener el dato almacenado.

La ventaja de utilizar los flancos positivos (de subida) o negativos (de bajada) para realizar el cambio de estado
o activación del Flip-Flop (en comparación con la detección del nivel de la señal, que se hacı́a en los latches),
radica en que en los Flip-Flops este cambio se realiza de manera casi instantánea y el estado se mantiene hasta
un nuevo cambio de flanco. En los latches, durante todo el tiempo que el pulso de reloj se mantenga en el nivel de
habilitación, es posible que se presente un cambio en los estados de salida no deseado. Esto supone una desventaja,
y hace que los latches no sean tan utilizados para sistemas secuenciales.

Los Flip-Flops activados por flanco cuentan con una entrada de reloj (CLK). Internamente cuentan además con
un circuito que detecta la transición, bien sea de un nivel BAJO a uno ALTO (flanco positivo o de subida), o de
un nivel ALTO a un nivel BAJO (flanco negativo o de bajada). La construcción de este circuito está basada en
los retardos que se generan entre la entrada y salida de una señal en un circuito integrado (Tocci y cols., 2007,
p.227). Este circuito envı́a la señal de ENABLE siempre que detecta el flanco correspondiente.

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 Tipo Descripción
74LS279 Cuádruple latch S-R.
74LS75 Cuádruple latch D, con entrada de habilitación.

Tabla 2: Referencias de latches. Elaboración propia.

2.2.1. Flip-Flop S-R

En la figura 9a se muestra el circuito de un Flip-Flop S-R. El único cambio con respecto al latch es el detector de
flancos, que genera la señal de habilitación cada vez que se detecta un flanco positivo o negativo (positivo en este
caso). Además, se muestra la tabla de funciones (figura 9b), que no tiene cambios considerables con respecto al
latch S-R con habilitación. En este caso, la habilitación se hace en el flanco de subida. En la figura 10 se muestran
dos Flip-Flop J-K activados por flancos, el sı́mbolo de la figura10a determina que la entrada de reloj (CLK) se
activa con flancos positivos, mientras que el de la derecha muestra la activación por flancos negativos (Con la
entrada CLK negada).

S R CLK SALIDA Q
0 0 ↑ Q - No hay cambio
0 1 ↑ 0
1 0 ↑ 1
1 1 ↑ Condición inválida
(a) Circuito interno de un Flip-Flop S-R. (b) tabla de funciones.

Figura 9: Flip-Flop S-R con entrada de habilitación. Basado en (Tocci y cols., 2007).

(a) Flip-Flop S-R con activación por flanco positivo (b) Flip-Flop S-R con activación por flanco negativo

Figura 10: Simbologı́a de los Flip-Flop S-R. Elaboración propia.

Al igual que se evaluó en los latches, cuando se trabaja con Flip-Flops es necesario verificar las señales en sus
entradas, teniendo en cuenta que la activación se realiza únicamente en un flanco, sea positivo o negativo. La
figura11 muestra las entradas de un Flip-Flop S-R, incluyendo la entrada de reloj (CLK). Para estas entradas, la
salida se ve reflejada en Q. El análisis se hace con respecto a los flancos, para este caso el Flip-Flop tiene activación
por flanco positivo:

• En t0 se asume que Q = 1.

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 • En t1 el flanco es de bajada y no se tiene en cuenta la información de las entradas. El estado se mantiene
igual.

• En t2 el flanco es de subida, la entrada S está en BAJO y R en ALTO, el Flip-Flop se pone en estado RESET.

• En t4 el flanco es de subida, las dos entradas están en BAJO, por lo tanto el estado no cambia y se mantiene
en RESET.

Figura 11: Diagrama de tiempos de un Flip-Flop S-R con activación por flanco positivo. Elaboración propia.

2.2.2. Flip-Flop D

El Flip-Flop D, activado por flanco, sigue el mismo principio del Flip-Flop S-R, usando un detector de flancos en
su entrada de habilitación. El circuito y la tabla de funciones se pueden ver en la figura 12. Funciona de manera
similar al latch D, se pasa el dato directo a la entrada S, y se niega para dejarla en la entrada R.

D CLK SALIDA Q
0 ↑ 0
1 ↑ 1
(a) Circuito interno de un Flip-Flop D. (b) tabla de funciones.

Figura 12: Flip-Flop D con activación por flanco. Basado en (Tocci y cols., 2007).

2.2.3. Flip-Flop J-K

El Flip-Flop J-K es similar en funcionamiento al Flip-Flop S-R, sólo que en su construcción se elimina la condición
inválida cuando las dos entradas se encuentran en ALTO. En cambio, cuando esto sucede, se presenta el Flip-Flop
entra en modo de “basculación” (en inglés, toggle) (Floyd, 2010, p.427). En este modo, la salida del Flip-Flop es

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 J K CLK SALIDA Q
0 0 ↑ Q - No hay cambio
0 1 ↑ 0
1 0 ↑ 1
1 1 ↑ Basculación - Q - Conmuta Q
(a) Circuito interno de un Flip-Flop J-K. (b) tabla de funciones.

Figura 13: Flip-Flop J-K con activación por flanco. Basado en (Floyd, 2010).

invertida, es decir, si el valor en la salida es Q = 1, pasará a Q = 0 y viceversa. En la figura 13 se muestra el

circuito de un Flip-Flop J-K (basado en un S-R), además, la tabla de funciones del mismo.

En la figura 16 se presenta el análisis en el tiempo de un par de señales en las entradas de un Flip-Flop J-K con
activación por flanco negativo. El análisis es el siguiente:

• En t0 se asume que Q = 1.

• En t1 el flanco es de bajada, las entradas J y K están en ALTO, el Flip-Flop entra en modo basculación y
la salida pasa de Q = 1 a Q = 0.

• En t2 el flanco es de subida y no se tiene en cuenta la información de las entradas. El estado se mantiene

igual.

• En t3 el flanco es de bajada, la entrada J está en ALTO y K está en BAJO, el Flip-Flop se pone en estado
SET.

• En t4 el flanco es de subida y no se tiene en cuenta la información de las entradas. El estado se mantiene

igual.

• En t5 el flanco es de bajada, la entrada J está en BAJO y K está en ALTO, el Flip-Flop se pone en estado
RESET.

Figura 14: Diagrama de tiempos de un Flip-Flop J-K con activación por flanco negativo. Elaboración propia.

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En la figura 15 se presentan la simbologı́a más común para representar los diferentes Flip-Flops vistos, bien sea con
activación por flancos positivos o negativos. Además, en la tabla 3 se encuentran algunas referencias comerciales
de circuitos integrados tipo Flip-Flop, a nivel comercial los Flip-Flops más comunes son el tipo D y J-K.

Es importante tener en cuenta que algunos Flip-Flops cuentan con entradas ası́ncronas (que no dependen del pulso
de reloj). Una de ellas se conoce como de inicialización (PRE: Preset), la cual pone el estado del Flip-Flip en SET.
El otro tipo de entrada ası́ncrona es de borrado (CLR: Clear), la cual pone el Flip-Flop en estado RESET.

Cómo mejorar...
Además de las caracterı́sticas de funcionamiento vistas en la lectura, para latches y Flip-Flops, es impor-
tante conocer otras caracterı́sticas como retardos de propagación, tiempos de establecimiento y mantenimiento,
frecuencia máxima de reloj, entre otros. Toda esta información se encuentra en los datasheets de los circuitos
integrados en las tablas de la lectura.

Lo invito nuevamente a regresar al escenario, donde encontrará una actividad a realizar, para complementar lo
visto hasta ahora sobre el tema.

(a) Flip-Flop S-R con activa- (b) Flip-Flop S-R con activa- (c) Flip-Flop D con activación (d) Flip-Flop D con activa-
ción por flanco positivo. ción por flanco negativo. por flanco positivo. ción por flanco negativo.

(e) Flip-Flop J-K con activa- (f) Flip-Flop J-K con activa-
ción por flanco positivo. ción por flanco negativo.

Figura 15: Simbologı́a de los Flip-Flops. Elaboración propia.

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 Tipo Descripción
74L71 Flip-Flop S-R maestro-esclavo.
74HC73 Doble Flip-Flop J-K con activación por flanco negativo.
74HC74 Doble Flip-Flop D con activación por flanco positivo.
74HC174 Sı́xtuple Flip-Flop D, con estado Clear

Tabla 3: Algunas referencias de Flip-Flops. Elaboración propia.

3. Multivibradores Monoestables y Aestables

3.1. Multivibradores Monoestables

Un multivibrador monoestable es aquel que tiene un sólo estado estable, pero que puede generar un pulso de un
ancho fijo cuando se aplica un pulso en su entrada de disparo (trigger ) (Floyd, 2010, p.442). Estos elementos
funcionan aprovechando las caracterı́stica de carga y descarga de los circuitos con resistencias y condensadores.
Por esta razón, aunque normalmente tienen un ancho de pulso mı́nimo, es posible utilizar ecuaciones para escoger
los elementos que permitan un ancho de tamaño mayor, conectados externamente (R y CEXT ). Un monoestable
como el 74121 tiene anchura ajustable entre 30 nanosegundos y 28 segundos.

Figura 16: Sı́mbolo de un monoestable, con la conexión externa de resistencia y condensador. Elaboración propia.

En el momento en el que el monoestable se activa, dado un disparo externo, entra en un estado inestable y se
mantiene ası́ hasta que pasa el tiempo del pulso. Si el monoestable acepta más disparos mientras se encuentra en
el estado inestable, se le conoce como un monoestable redisparable. Si, por el contrario, no acepta más pulsos de
disparo, se le llama no redisparable. Para comprender mejor esta situación, fı́jese en la figura 17. Q1 muestra la
salida de un monoestable no redisparable. Cuando la señal de disparo llega en t1 se genera el pulso en la salida por
un tiempo tw , ignorando la nueva señal de disparo en t2 . Por otro lado, Q2 muestra la salida de un monoestable
redisparable, que se activa igualmente en t1 con la señal de disparo. En este caso, cuando sucede el nuevo disparo
en t2 la señal de salida se mantiene en ALTO, esperando un tiempo tw adicional, a partir de t2 para desactivarse.

En la tabla 4 se presentan dos referencias de circuitos integrados monoestables con sus respectivas ecuaciones para
calcular el ancho del pulso.

POLITÉCNICO GRANCOLOMBIANO 11
 Figura 17: Diagrama de tiempos para un monoestable no redisparable y uno redisparable. Elaboración propia.

Tipo Descripción Ecuación

74121 Monoestable no redisparable. tw = 0.7RCEXT
74LS122 Monoestable redisparable. tw = 0.32RCEXT (1 + 0.7/R)

Tabla 4: Algunas referencias de monoestables y sus ecuaciones para tw . Elaboración propia.

3.2. Multivibradores Aestables

Un multivibrador aestable es aquel circuito que no cuenta con un estado estable, sino que oscila a una frecuencia
definida, con una forma de onda no sinusoidal. Normalmente esta oscilación depende de circuitos RC o sólo
mediante condensadores.

El circuito integrado LM555 es un circuito versátil, que permite ser configurado en los modos monoestable y
aestable. Para más información con respecto a este integrado, lo invito a regresar al escenario y buscar la lectura
complementaria “Temporizadores integrados: El CI 555”.

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Índice de figuras

1 Sistemas digitales generales. Basado en (Tocci y cols., 2007). . . . . . . . . . . . . . . . . . . . . .

2 Señal de reloj. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3 Dos tipos de latches (Cerrojos). Basado en (Floyd, 2010). . . . . . . . . . . . . . . . . . . . . . . .

4 Funcionamiento del latch S-R. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . . . .

5 Diagrama de tiempos de un latch S-R. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . .

6 Latch S-R con entrada de habilitación. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . .

7 Latch D con entrada de habilitación. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . .

8 Simbologı́a para los diferentes latches presentados. Elaboración propia. . . . . . . . . . . . . . . . .

9 Flip-Flop S-R con entrada de habilitación. Basado en (Tocci y cols., 2007). . . . . . . . . . . . . .

10 Simbologı́a de los Flip-Flop S-R. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . . .

11 Diagrama de tiempos de un Flip-Flop S-R con activación por flanco positivo. Elaboración propia. .

12 Flip-Flop D con activación por flanco. Basado en (Tocci y cols., 2007). . . . . . . . . . . . . . . . .

13 Flip-Flop J-K con activación por flanco. Basado en (Floyd, 2010). . . . . . . . . . . . . . . . . . .

14 Diagrama de tiempos de un Flip-Flop J-K con activación por flanco negativo. Elaboración propia.

15 Simbologı́a de los Flip-Flops. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

16 Sı́mbolo de un monoestable, con la conexión externa de resistencia y condensador. Elaboración propia.

17 Diagrama de tiempos para un monoestable no redisparable y uno redisparable. Elaboración propia.

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Índice de tablas

1 Resumen de funcionamiento de los latches S-R y S-R. Elaboración propia. . . . . . . . . . . . . . .

2 Referencias de latches. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3 Algunas referencias de Flip-Flops. Elaboración propia. . . . . . . . . . . . . . . . . . . . . . . . . .

4 Algunas referencias de monoestables y sus ecuaciones para tw . Elaboración propia. . . . . . . . . .

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Referencias

Floyd, T. L. (2010). Fundamentos de sistemas digitales. Pearson Prentice Hall. (OCLC: 893578510)
Mano, M. M. (2014). Diseño digital: con una introducción a Verilog HDL. Naucalpan de Juárez, México: Pearson
Educación. (OCLC: 881629816)
Tocci, R. J., Widmer, N. S., y Moss, G. L. (2007). Sistemas digitales: principios y aplicaciones. México [etc.:
Pearson Educación. (OCLC: 804512544)

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 INFORMACIÓN TÉCNICA

Módulo: Sistemas digitales y ensambladores

Unidad 3: Diseño con Lógica Secuencial
Escenario 5: Introducción a los circuitos secuenciales

Autor: Gabriel Eduardo Ávila Buitrago

Asesor Pedagógico: Jeimmy Lorena Romero Perilla

Diseñador Gráfico: Leonardo Stiglitch Campos
Asistente: Jhon Edwar Vargas Villa

Este material pertenece al Politécnico Grancolombiano.

Por ende, es de uso exclusivo de las Instituciones
adscritas a la Red Ilumno. Prohibida su reproducción
total o parcial.

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