SOLUCIÓN PRÁCTICA 5 LABORATORIO DE

ELECTRÓNICA

PRESENTADO POR:
Javier Martínez Valencia 1192803248
Jhonatan Fuentes Toro 1088039901

PRESENTADO A:
Ramiro Andrés Barrios Valencia

09 de octubre - 2019

UNIVERSIDAD TECNOLÓGICA DE PEREIRA

INGENIERÍA EN SISTEMAS Y COMPUTACIÓN
IS543
Introducción:

Para esta práctica realizamos un ejercicio muy similar al de la anterior práctica, en el anterior teníamos un
sumador medio, en el cual teníamos dos entradas y dos salidas, para esta práctica tuvimos tres entradas y
dos salidas, las entradas corresponden a A, B y un acarreo el cual se denomina Cin.

Desarrollo del ejercicio:

Lo primero que debemos de realizar para dar solución a este problema, es realizar la tabla de verdad del
comportamiento de nuestro sistema, el cual cuenta de tres entradas y dos salidas, esta queda de la
siguiente forma;

1. Representación lógica.

A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Teniendo el comportamiento del sistema, podemos usar las herramientas de Minterms y Maxterms
para encontrar las ecuaciones booleanas que nos describen el comportamiento del sistema,
realizamos una para cada una de las salidas, se muestran a continuación:

𝑆 = (~𝐴 ∗ ~𝐵 ∗ 𝐶𝑖𝑛) + (~𝐴 ∗ 𝐵 ∗ ~𝐶𝑖𝑛) + (𝐴 ∗ ~𝐵 ∗ ~𝐶𝑖𝑛) + (𝐴 ∗ 𝐵 ∗ 𝐶𝑖𝑛)

𝐶𝑜𝑢𝑡 = (𝐴 + 𝐵 + 𝐶𝑖𝑛) ∗ (𝐴 + 𝐵 + 𝐶𝑖𝑛) ∗ (𝐴 + ~𝐵 + 𝐶𝑖𝑛) ∗ (~𝐴 + 𝐵 + 𝐶𝑖𝑛)

COMPUERTAS LOGICAS
2. Implementación del código

1. Creamos un nuevo proyecto llamado Sumador Medio seleccionando como lenguaje de

programación VHDL.
2. Creamos un nuevo recurso con la característica de ser VHDL module al cual llamaremos
SumadorCompleto.
3. Luego nos pide que definamos cuales serán nuestras entradas y cuáles serán nuestras
salidas.
a. Entradas A,B y Cin.
b. Salidas S y Cout.

4. Al darle a finalizar la creación del recurso este nos generara una plantilla de código en la
cual podremos observar la siguiente estructura.
a. Librerías.
b. Entidad.
i. Cuáles son mis entradas cuales son mis salidas y como se llaman.
c. Arquitectura (esta divididita en dos segmentos).
i. Antes del begin (definimos señales y componentes a utilizar)
ii. Después del begin. (definimos la estructura de las salidas).
5. Luego chequeamos que la sintaxis estuviera correcta y después sintetizamos.

6. Para poder ver lo que hizo le damos en esquemático y nos muestra lo siguiente (Sumador
de forma gráfica).

7. Para poder probar el diseño hacemos una simulación, creamos un nuevo recurso con la
característica de ser VHDL test bench y al momento de nombrarlo le damos el mismo
nombre del módulo, pero añadiendo _tb.

8. Le damos a siguiente y nos aparecen todos los módulos del proyecto, seleccionamos el
módulo de SumadorCompleto y le damos a finalizar.
9. Ahora nos genera la siguiente plantilla de código en donde estimulamos las entradas para
poder observar las salidas que obtendremos.
10. Luego para poder observar los diferentes estímulos en las entradas, le damos un tiempo
de espera de 100ns.
11. Luego nos paramos sobre el archivo test bench y le damos en simular donde nos aparecerá
lo siguiente en el que podremos observar los distintos cambios de las entradas y el cómo
afecta a las salidas.