PROYECTO DISEÑO DE UNA MEMORIA RAM

CARLOS ANDRES ROMERO ORTIZ

CODIGO 1721022534

Septiembre 2019.

Politécnico Gran Colombiano.

Facultad de Ingeniería.
Sistemas Digitales y Ensambladores
 OBJETIVO

El objetivo del presente proyecto es poner en práctica la teoría de circuitos

combinacionales, estructuras de diseño y análisis para la comprensión de
elementos electrónicos, por tal motivo se desea diseñar una memoria RAM.
 Primera Entrega

Diseño de los elementos de control de lectura/escritura de una memoria RAM.

1. Un decodificador que convierte una señal de 5 bits a un único dato (entre 0 y

31) para la selección de filas y columnas de una memoria RAM, y para el
control de lectura/escritura de la misma.

La figura representa un decodificador de 5 señales de entrada con 4 de salida,

respuesta hexadecimal = 100000

TABLA DE DESPEJE COEFICIENTE
25 24 23 22 21 20
32 16 8 4 2 1
Tabla de verdad de decodificador

A B C D E
0 0 0 0 0 0
1 0 0 0 0 1
2 0 0 0 1 0
3 0 0 0 1 1
4 0 0 1 0 0
5 0 0 1 0 1
6 0 0 1 1 0
7 0 0 1 1 1
8 0 1 0 0 0
9 0 1 0 0 1
10 0 1 0 1 0
11 0 1 0 1 1
12 0 1 1 0 0
13 0 1 1 0 1
14 0 1 1 1 0
15 0 1 1 1 1
16 1 0 0 0 0
17 1 0 0 0 1
18 1 0 0 1 0
19 1 0 0 1 1
20 1 0 1 0 0
21 1 0 1 0 1
22 1 0 1 1 0
23 1 0 1 1 1
24 1 1 0 0 0
25 1 1 0 0 1
26 1 1 0 1 0
27 1 1 0 1 1
28 1 1 1 0 0
29 1 1 1 0 1
30 1 1 1 1 0
31 1 1 1 1 1
EXPLICACIÓN DE MEMORIA

A=Entrada de bit datos.

Sel= selección y activador de datos.
Out =es el ingreso o salidas de datos para la memoria.
Clr =parámetro para el borrado de la memoria o reseteo

Representación gráfica del decodificador conectada 5 bits de entrada contiene

datos como a= (01100) b= (00010) c= (01010) y siendo diferente posición a=(1y1)
b=(2y2) c=(3y3), el resultado de la operación se puede obtener hexadecimal en 4
bits de salida, siendo los resultados A= (0001) B= (0010) Y C= (0011)
Ejemplos
25 24 23 22 21 20 p
32 16 8 4 2 1 HEX
0 0 1 1 0 0 a
0 0 0 0 1 1 b
0 0 1 0 1 0 c

2. Un circuito de control con tres entradas y dos salidas

a. Entrada chip select (CS) funciona como la habilitación de la memoria RAM.

b. Entrada write enable (WE) para activar la escritura en la memoria.
c. Entrada output enable (OE) para activar el envío de datos por el bus.

Cuando CS y WE están activados, la salida E (escritura) debe activarse. Si WE está

activado, la salida L (lectura) debe permanecer inactiva. Si CS y OE están activados,
la salida L (lectura) debe activarse.
TABLA DE VERDAD DE CIRCUITOS

CS Y WE salida E activa=escritura
WE activo la salida L Inactiva

CS Y OE activos salida L activa

Expresiones arrojadas desde el

programa
 3. Un circuito conversor para un display de siete segmentos, que se utilizará
para visualizar posteriormente el dato disponible en la memoria RAM.

TABLA DE LA VERDAD
E1 E2 E3 E4 A B C D E G F
0 0 0 0 1 1 1 1 1 0 1
0 0 0 1 0 1 1 0 0 0 1
0 0 1 0 1 1 0 1 1 1 0
0 0 1 1 1 1 1 1 0 1 0
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
E1 E2 E3 E4 A B C D E G F #
0 1 0 0 0 1 1 0 0 1 1 4
E1 E2 E3 E4 A B C D E G F #
0 1 1 0 1 0 1 1 1 1 1 6
 Segunda Entrega

1. Una celda de almacenamiento de un bit para una memoria RAM utilizando cerrojos
(latches).

Los usos de los cerrojos en un circuito se identifica n que al usar un cerrojo (lacht) para
ingresar los datos se establecen 4 posibles combinaciones con datos binarios, las cuales
tienen dos entradas (SET Y RESET) esto es por cada bit que se utilice.

Al usar el cerrojo (lacht) de tipo D al ser activada la entrada (E) se almacena en el cerrojo
un dato, en la siguiente tabla mostraremos las 4 posibles combinaciones que se realizan
por cada bit utilizado.

Lacht(D) Entrada (E) Salida(Q)

0 0 X
0 1 0
1 0 X
1 1 1

Para la elaboración del circuito se evidencia la entrada D y E con una salida

2. Utilizando la celda de un bit, montar una celda de 4 bits (nibble).

Se realiza un circuito de un bit con un lacht tipo D se integra y se crea una nueva entrada
que habilita la escritura (WE).
3. Utilizando el byte, montar 4 bytes consecutivos.

Se crea un circuito con 1 byte utilizando 2 celdas de almacenamiento de 4 bits (nibble),

se agrega 2 pines de 8 bits que son de entrada y salida y también habilitamos la salida
WE, para cumplir con el requermiento se ensambla 4 bytes al circuito con dos pines de 8
bits que son la entrada y salida del circuito recordando que (WE) Habilita la escritura y
(OE) habilita salida.

4. Montar una matriz de memoria de 64 palabras de 4 bits, es decir de 8 x 8 nibbles,

utilizando los elementos de control de la entrega uno, diseñe un circuito que le permita
la lectura/escritura de los datos de cada una de las celdas.
Se crea una matriz de 8 x 8 nibbles utilizando un 1 byte de memoria se utiliza circuito de
la primera entrega para adaptarlo el cual permitirá leer y escribir.
5. Utilice el decodificador de binario a 7 segmentos diseñado en la primera entrega para la
visualización de los datos.

se adaptan dos decodificadores con dos display de 7 segmentos para la visualización de

los datos ingresados, se añade los pines de entradas OE, CS, WE, y por último para le
direccionamiento de la memoria RAM se utiliza un pin de 3 bits
 Referencias

http://www.fdi.ucm.es/profesor/jjruz/WEB2/Temas/EC5.pdf

https://es.slideshare.net/sergiolopezulloa/problemariodigital3-bcd

https://www.youtube.com/watch?v=GIhuLGEUe2M