Circuitos lógicos

combinacionales

Síntesis
(PLD’s)
1
 circuitos lógicos
(DISEÑO)
1. Descripción del problema a
resolver (enunciado, Diagrama de
flujo)
2. Diagrama de bloques
3. Tabla de verdad ( ∑ ó ∏ .)

4. Plantear ecuaciones
5. Simplificación (manual o
software)**
6. Implementación:
2

 circuitos lógicos
(DISEÑO)
 PLD’s (Herramientas CAD):
 Herramienta de esquemático o
HDL (CUPL, ABEL, VHDL)
 Compilación y síntesis (GAL,
p.ej)
 Simulación (Diagramas de
tiempo)
 Diagrama esquemático: .DOC ó
3
DISPOSITIVOS LÓGICOS
PROGRAMABLES
 Principios de funcionamiento (Marco te
 Programación de PLD’s (WinCupl y
ChipMaster)
 Ejemplo práctico

4
DISPOSITIVOS LÓGICOS
PROGRAMABLES
 Diseño lógico actual
 Estructura de los Dispositivos Lógic
 PROM
 PLA’s

 PAL’s

 GAL’s

 Herramientas computacionales de
diseño descendente (Top-Down)
 Herramientas para el diseño
electrónico (EDA tools) 5
 Diseño lógico actual
 La mayor parte de los diseños de nivel
de sistema incorporan diversos
dispositivos, como:
 Memorias RAM, ROM

 Controladores

 Procesadores

 En los últimos años, los dispositivos

PLD (Programmable Logic Device) han
comenzado a reemplazar muchos de
los antiguos dispositivos de unión, SSI y 6
MSI.
 ¿Qué es PLD?
 Un dispositivo lógico programable
(PLD) es un chip LSI ASICs (Application
Specific Integrated Circuit) configurable
por el usuario.

 La mayoría de los PLD consisten en

una matriz de puertas AND seguida de
otra matriz de puertas OR.
7
 Diseño lógico actual
Ventajas:
 Reducción en el número de
circuitos integrados.
 Reducción de los costos

 Dispositivos re-programables

 Menos espacio en los impresos

 Reserva del diseño

 Menos inventarios que con

circuitos estándar SSI, MSI
 Menos alambrado 8
 Diseño lógico actual
Evolución

C.I. Fabricant Año Características

PLA e
Philips 1970 Planos AND y OR
Programables
Plano AND programable y
PAL MMI (AMD) 1978 plano OR Fijo

Borrables UV. Tipo PAL con

EPLD Altera 1980 registros. Salida
versátil (VPAL)
9
 Diseño lógico actual
Evolución

Matrices de lógica programable por

FPGA Xilinx 1984 conexiones controladas por SRAM
en el propio circuito.

Tipo VPAL, Borrable Flash-

CPLD Xilinx, Altera, 1995 EEPROM y programable en
etc. circuito, conexiones programables
(PLA)

(5)
10
 Estructura de los
Dispositivos Lógicos
Programables Básicos

Los PLD se clasifican de acuerdo

con su estructura (ordenación
funcional) de los elementos
internos.

11
MATRICES PROGRAMABLES
 La matriz OR
 La matriz AND

12
MATRICES PROGRAMABLES
La matriz OR sin
programar

13
MATRICES PROGRAMABLES
La matriz OR programada

14
MATRICES PROGRAMABLES
La matriz AND sin programar

15
MATRICES PROGRAMABLES
La matriz AND programada

16
MATRICES PROGRAMABLES

17
MATRICES PROGRAMABLES
ARQUITECTURA BASICA

ARREGLO
IN AND-OR OUT

18
MATRICES PROGRAMABLES
Término Producto

V+ Entradas
Salida

19
MATRICES PROGRAMABLES
Término Suma
E
N
T
E R
N A
T D
R A
A S
D
A
S

Salida Salida
20
MATRICES PROGRAMABLES
Celda programable

21
MATRICES PROGRAMABLES
Diagramas de Bloques

22
MATRICES PROGRAMABLES
Cuatro tipos básicos:
 PROM (Programmable Read-Only
Memory)
Memoria de sólo lectura programable
 PLA (Programmable Logic Array)

Arreglo lógico programable

 PAL (Programmable Array Logic)

Dispositivo de lógica de arreglo

programable
 GAL (Generic Array Logic)
(5)
23
 Algunas definiciones
 Memoria: es un conjunto de
celdas capaces de almacenar
información binaria.
 RAM: Memorias de acceso
aleatorio(Random Access
Memory )
 ROM: Memorias de solo
lectura(Ready Only Memory)
24
 PROM (Programmable
Read Only Memory).
Es un PLD en el que las uniones en
la matriz de puertas AND es fija,
siendo programables las uniones en
la matriz de puertas OR.

Una PROM es un sistema

combinacional completo que
permite realizar cualquier función
lógica con las n variables de
entrada, ya que dispone de 2n 25
 PROM (PROM,
Programable Read Only
Memory)

26
 PROM (PROM,
Programable Read Only
Memory)
 Direcciones: N bits
 Palabra de salida: M bits
 ROM contiene 2N palabras de M
bits
 Los bits de entrada deciden la
palabra particular que estará
disponible en las líneas de salidas

27
 PROM (Programmable
Read Only Memory).
Están adaptadas para:
 Tablas

 Generadores de caracteres

 Convertidores de códigos

Se pueden encontrar PROM con

capacidades potencia de 2, que van
desde las 32 hasta las 8192
palabras de 4, 8 o 16 bit de ancho.
28
29
 PROM (Programmable
Read Only Memory).
 Las líneas de entrada pueden ser
usadas como dirección y las líneas
de salidas como datos.

 Las PROM son una arquitectura

poco eficiente (demasiados términos
de producto) y no son muy utilizadas
en la práctica para este propósito.

30
PROM (Programmable
Read Only Memory).

31
 PROM (Programmable
Read Only Memory).
Ventajas:
• Disponibilidad comercial
• Cantidad de referencias
• Cantidad de entradas
• Reprogramabilidad
Desventajas:
• Crecimiento de la matriz según número de
entradas
• Diseños netamente combinacionales
(5)
32
 Arreglo Lógico Programable
PLA
(Programmable Logic Array)
 El PLA es un PLD formado por una
matriz AND programable y una matriz
OR programable.
 La PLA ha sido desarrollada para
superar algunas de las limitaciones de
las memorias PROM .
 Primer dispositivo desarrollado para
implementar circuitos lógicos.
 Llamado FPLA (Field Programmable
Logic Array), o simplemente PLA.
33
Arreglo Lógico Programable
PLA
(Programmable Logic Array)

34
 Arreglo Lógico Programable
PLA
(Programmable Logic Array)

Entradas (n)
Salidas (m)
Términos Producto (p)
Es un PLA notado como n x p x m

Un PLA n x p x m con p términos

producto contiene p compuertas AND
de 2*n entradas y m compuertas OR 35
 Arreglo Lógico Programable
PLA
(Programmable Logic Array)

PLA 4x8x4

36
Arreglo Lógico Programable
PLA
(Programmable Logic Array)

37
 Arreglo Lógico Programable
PLA
(Programmable Logic Array)

Desventajas:
Costosa fabricación
Baja velocidad
(dos planos de lógica programable)

Para solucionar estos inconvenientes

se desarrollaron los PAL.
(5)
38
 PAL (Programmable
Array Logic).
 PAL (Programmable Array Logic): Tipo de
PLDs en las que se pueden programar las
uniones en la matriz de puertas AND, siendo
fijas las uniones en la matriz de puertas OR.
 Los dispositivos con arquitectura PAL son los
más populares y los más utilizados.
 No reprogramable (Excepto la referencia PAL-
CE que emplea tecnología EPROM ó EEPROM)
 Las PAL no reprogramables emplean el
principio de fusible (Metal sobre aleaciones
de titanio y tungsteno o de silicio y platino).
Más comunes en TTL que en CMOS.
39
PAL (Programmable
Array Logic).
DIAGRAMA DE BLOQUES DE UNA
PAL

40
PAL (Programmable
Array Logic).

41
 PAL (Programmable
Array Logic).
Permite implementar cualquier suma
de productos lógica con un número de
variables definido.

Durante el proceso de programación

cuando se requiere la conexión entre
una fila y una columna el fusible se
deja intacto. Por el contrario, cuando
dicha unión no se requiere, el fusible
42
PAL (Programmable Array
Logic).

43
PAL (Programmable Array
Logic).

44
 PAL (Programmable
Array Logic).
Ventajas:
• Popularidad
• Reemplazos universales
• Diseños combinacionales/secuenciales
• Soporte
• Mayor densidad y menores retardos que las
PLAs.
Desventajas:
• Cantidad de referencias
• El número de funciones que pueden
implementarse con PAL es menor que con PROM
45
y PLA
 PAL (Programmable
Array Logic).
LÓGICAS DE SALIDA DE UNA
PAL

Salida combinacional a
Algunas PAL disponen de
través de un Buffer tri-
pines de E/S.
estado para evitar cargar la 46
compuerta OR.
PAL (Programmable
Array Logic).
LÓGICAS DE SALIDA DE UNA
PAL

47
Lógica de salida Combinacional
Completa

48
 PAL (Programmable
Array Logic).
REFERENCIA DE UNA PAL

LÓGICA DE ARREGLO
PROGRAMABLE SALIDAS EN ESTADO N° DE SALIDAS
N° DE ENTRADAS ACTIVO BAJO

49
 REFERENCIAS ESTÁNDAR
Configuraciones de salida más comunes:
• H: salida a nivel lógico alto
• L: salida a nivel lógico bajo
• P: nivel lógico programable
• R: salida por registro
• RA: salida por registro asíncrono
•V: salida con producto de términos
versátil
•VX: salida con producto de términos
versátil con XOR
• X: salida por XOR con registro
•XP:salida por XOR con polaridad
50
programable
51
 GAL
(Matriz Genérica programable)
 Semejantes a las PAL en cuanto a
estructura:
 Contiene un arreglo AND
programable y un arreglo OR fijo.
 Re-programables por celdas
E2CMOS, a diferencia de las PAL
(fusibles)
 Posee una macrocelda de salida
(OLMC: Output logic macrocells) que
puede ser programada con lógica52
 GAL
(Matriz Genérica
programable)
DIAGRAMA DE BLOQUES DE UNA
GAL

Típicamente n >8 y m > 8.

53
 (Matriz Genérica
programable)
Bloque de entrada

54
 GAL
E2CMOS
En una GAL el fusible se reemplaza
por una celda CMOS eléctricamente
borrable (E2CMOS o EECMOS) y
mediante programación se activa o
desactiva cada celda.

Una celda activada conecta la

correspondiente intersección entre la
fila y la columna.
55
(Matriz Genérica
programable)
Programada

56
 (Matriz Genérica
programable)
Bloque de salida
 El número de términos
producto que cada salida
de la GAL maneja es fijo.

 Ver ejemplo de la GAL

22V10
57
 GAL
Matriz Genérica
programable)
Bloque de Salida

OLMC Típico
(GAL 22V10)

58
59
 GAL 22V10
Multiplexor selector de salida:

- Multiplexor selector de salida:

•Nivel de salida (S0)
•Combinacional / secuencial (S1)

-Multiplexor de entrada/realimentación:
• Señal externa (S1 “1”)
• realimentación (S1 “0”)
60
 GAL
(Matriz Genérica
programable)
REFERENCIA DE UNA GAL

GAL 22V10

MATRIZ GENÉRICA
PROGRAMABLE CONFIGURACIÓN DE N° DE SALIDAS
N° DE ENTRADAS SALIDAS VARIABLES

61
GAL 22V10

62
 GAL 22V10

Diagrama de bloques
Entradas:
Directas 12 Realimentadas 10
Salidas:
10
Posee además:
•OLMC *Reset asíncrono
•Preset síncrono
63
GAL 22V10

64
65
 GAL
(Matriz Genérica
programable)
GAL 22V10

66
 GAL Comerciales
Referencia Número tPD ICC Características
de Pines (mA)
GAL16V8A 20 10, 15, 55, 115 E2CMOS PLD Genérica
25
GAL18V10 20 15, 20 115 E2CMOS PLD Universal

GAL22V8A 24 10, 15, 55, 115 E2CMOS PLD Genérica

25
GAL22RA10 24 15, 20 115 E2CMOS PLD Universal

GAL22V10 24 10, 15, 130 E2CMOS PLD Universal

25
GAL26CV12 28 15, 20 130 E2CMOS PLD Universal

GAL6001 24 30, 35 150 E2CMOS FPLA

ispGAL16Z8 24 30, 35 190 E2CMOS PLD Programable
en Circuito 67
 Tecnología EPROM
Arreglo de transistor MOS
con doble compuerta

68
 Tecnología EPROM
 Una celda EPROM es un arreglo de transistor MOS con doble
compuerta.
 La compuerta flotante es puesta entre la compuerta de control del
transistor MOS normal y el canal.
 En estado sin programar, la compuerta flotante está descargada y
el transistor puede ser llevado a ON y OFF de acuerdo con el
voltaje aplicado en la compuerta de control.
 Para programar la celda un voltaje alto (14 V, por ejemplo) es
aplicado a la compuerta de control, y al mismo tiempo el drenador
del transistor es puesto a 12 voltios.
 Esto produce un campo eléctrico muy grande y alto flujo de
corriente entre la fuente y el drenador.
69
 Tecnología EPROM
 El gran campo E en el drenador produce una deflexión en dicha
región y acelera electrones a alta velocidad y una pequeña
fracción de éstos atraviesan la delgada región de óxido y son
atrapados por le compuerta flotante.
 Debido a que la compuerta se encuentra rodeada por una región
aislante, ésta queda “permantentemente” (10 años o más
dependiendo de la temperatura de trabajo) cargada.
 Las celda se puede borrar por exposición del chip a luz
ultravioleta, al excitar los electrones de la compuerta flotante
éstos son llevados al sustrato y el resultado es un borrado del
chip.
 El chip EPROM es típicamente guardado en un encapsulado que
le permite a la luz ultravioleta incidir sobre la compuerta. En el
caso de que el encapsulado no le permita, dicho chip será
programable una sola vez (Aun sin funcionar con fusible)
70
Tecnología EEPROM

71
 Tecnología EPROM
 La celda EPROM se constituye a través de una estructura de
compuerta flotante con un control de compuerta sobre ella
 La figura anterior muestra una vista superior de dicha celda y la
estructura física requerida para escribir y borrar.
 En la región de tunel , el dieléctrico entre la compuerta flotante
y el sustrato es muy delgado (100 Amstrongs o menos)
 Cuando el voltaje para programar es aplicado a través de la la
delgada región, los electrones fluyen hasta la compuerta flotante
por el mecanismo de efecto túnel.
 Dicho efecto puede ser reversible y la celda es eléctricamente
borrada al aplicar un voltaje contrario al aplicado para escribir.
Una celda de tecnología EEPROM puede consumir el doble de
área que una de tecnología EPROM; reduciendo de esta manera
la capacidad de integración en un integrado. 72