TC4

Termen limita: 1 aprilie 2008, 10pm

Problema 1: Sa se proiecteze un sistem de tipul celui din Exemplul 4.1, unde in[1:0] iar lp[2:0]. Vor rezulta 4
comportamente independente de variatiile de pe intrare. Se cere:
 Descrierea Verilog a sistemului
 Specificarea celor 4 cicluri rezultate, similar cu modul exemplificat in Figurile 4.2c si 4.1d

module buclaSyst ( output [2:0] out,

input [1:0] in);
initSyst farabuclaSyst (out ,in ,out);
endmodule

module initSyst ( output reg [2:0] out,

input [1:0] in,
input [2:0] lp);
always @ (in or lp) #1 case (in)
2’b00 :case (lp)
3’b000 :out =3’b001 ;
3’b001 :out =3’b000 ;
3’b010 :out =3’b000;
3’b011 :out =3’b010;
3’b100 :out =3’b011;
3’b101 :out =3’b100;
3’b110 :out =3’b101;
3’b111 :out =3’b110;
endcase
2’b11 :case(lp)
3’b000 :out =3’b001 ;
3’b001 :out =3’b010;
3’b010 :out =3’b011;
3’b011 :out =3’b100;
3’b100 :out =3’b101;
3’b101 :out =3’b110;
3’b110 :out =3’b111;
3’b111 :out =3’b001;
endcase
2’b01 :case(lp)
3’b000 :out =3’b001 ;
3’b001 :out =3’b010;
3’b010 :out =3’b011;
3’b011 :out =3’b100;
3’b100 :out =3’b001;
3’b101 :out =3’b000;
3’b110 :out =3’b101;
3’b111 :out =3’b110;
endcase
2’b10:case(lp)
3’b000 :out =3’b100 ;
3’b001 :out =3’b000;
3’b010 :out =3’b001;
3’b011 :out =3’b010;
3’b100 :out =3’b101;
3’b101 :out =3’b110;
3’b110 :out =3’b111;

1
 3’b111 :out =3’b100;
endcase
endcase
endmodule

Circuitul are intrarea in pe 2 biti, deci vor exista 4 comportari diferite, in functie de valoarea pe care o ia
aceasta variabila, ca in figura de mai sus.
- Primul caz ( pentru intrare constanta in = 2’b00 ) output-ul sistemului evolueaza spre starea de 000.
- In cel de-al doilea caz ( pentru intrare constanta in=’2’b11 ) sistemul are o evolutie “in sens crescator al
starilor”.
- In cel de-al treilea caz ( pentru intrare constanta in = 2’b01 ) sistemul are evolutie crescatoare a starilor pana
la starea 100, restul starilor ducandu-se inspre starea 000 “de reset”.
- Al patrulea caz e complementar cazului al treilea, “evolutia crescatoare” se realizeara de la starea 100 spre
starea 111, restul starilor evoluand spre starea 000

Problema 2: Folosind definitia recursiva a unui decodificator sa se deseneze explicit, cu circuite logice, structura unui
decodificator pentru cuvinte de 4 biti.

O schema posibila a decodificatorului pentru cuvinte de 4 biti este urmatoarea:

2
Decodificatorul are intrarea pe 4 biti si este reprezentata in schema prin x0 ,x1 ,x2 , x3. Iesirea decodificatorului ar
trebui sa fie pe m=24=16 biti, ea este reprezentata in schema prin variabilele z0,……..,z15. Circuitul imparte initial
intrarea in doua intrari de cate 2biti si fiecare subgrupa astfel formata se mai divide odata pana se ajunge la decodorul
elementar reprezentat cu iesirile y0 si y1 acestea fiind semnalul si valoarea lui negata. Valorile de pe iesire vor duce la
valoarea cuvantului de pe intrare ( cei 4 biti ).
Optional:

Problema 1: Sa se proiecteze circuitul care calculeaza N=2A , unde A=2B , unde B=2C, unde C=2M. M este un numar
binar de 4 biti.

Sa se compare dimensiunea circuitului rezultat cu dimensiunea circuitului care calculeaza pe N=2M

???